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JP4601686B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP4601686B2
JP4601686B2 JP2008157844A JP2008157844A JP4601686B2 JP 4601686 B2 JP4601686 B2 JP 4601686B2 JP 2008157844 A JP2008157844 A JP 2008157844A JP 2008157844 A JP2008157844 A JP 2008157844A JP 4601686 B2 JP4601686 B2 JP 4601686B2
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hole
semiconductor substrate
recess
insulating film
forming
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保廣 吉村
直敬 田中
孝洋 内藤
隆 赤沢
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Renesas Electronics Corp
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Description

本発明は、半導体装置およびその製造技術に関し、特に、三次元的に積層された複数の半導体チップを有する半導体装置に関するものである。
近年、複数の半導体チップ（単に、「チップ」ということもある）を高密度に実装して高機能なシステムを短期間で実現するＳｉＰ（System in Package）の開発が進み、多様な実装構造が提案されている。特に複数のチップを積層して、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。通常、チップ間の電気的な接続には、ワイヤボンディングを用いる。ワイヤボンディングは引き回し自由度が高く、複数の半導体チップの接続に有効なためである。
しかし、ワイヤボンディング接続では、一方のチップから引き出した配線を一旦搭載基板に落とし、他方のチップに再配線する必要があるため、チップ間の配線長が長くなる。これによって、チップ間のインダクタンスが増加して高速伝送が困難となる。このワイヤボンディング接続における課題に対して、チップ内部に貫通した電極を形成し、チップ間を直接接続するＳｉ（シリコン）貫通電極技術が提案されている。
特開２０００−２６０９３４号公報（特許文献１）では、チップ内に形成した貫通孔部分に電解または無電解めっき法により半田あるいは低融点金属を埋め込んだ電極をチップの上下に形成し、チップを積層したのち加熱して、埋め込み電極の溶融接合によりチップを三次元的に積層する技術が開示されている。
また、特開２００７−０５３１４９号公報（特許文献２）では、上段チップに形成したスタッドバンプを、下段チップに形成した中空の貫通電極に圧接によって変形注入し、スタッドバンプと貫通電極を幾何学的にかしめてチップを積層する技術が開示されている。
特開２０００−２６０９３４号公報 特開２００７−０５３１４９号公報
チップ積層を考慮して、チップを構成する半導体基板に貫通電極を形成する場合、導通路を確保するために、半導体基板を貫通する孔の内面および半導体基板裏面側のその孔の周辺に電極材料が設けられる。なお、本願では、孔の側面に設けられた電極材料を内部電極とし、またその孔周辺に設けられた電極材料を裏面配線パッドとしている。
特開２００７−０５３１４９号公報（特許文献２）に記載の技術を用いて貫通電極を形成する場合、半導体基板の裏面より外側、すなわち半導体基板の裏面上に裏面配線パッドが形成されるため、半導体基板裏面に裏面配線パッドによる凸部ができる。この凸部が原因で、チップ吸着時に空気のリークが発生して、吸着力の低下が起きることを本発明者らは見出した。このため、半導体装置の製造歩留りが低下してしまうことが考えられる。
これに対して、本発明者らは以下の検討を行った。図１は本発明者らが検討したチップ１Ｃの裏面の模式的平面図である。なお、構成を分かり易くするために図中の一部にハッチングを付している。
チップ１Ｃを構成する半導体基板１には複数の貫通電極４が設けられており、その平面形状が円形状で示されている。その貫通電極４の周辺の半導体基板１の裏面上には裏面配線パッド４ｄが設けられており、貫通電極４と電気的に接続されている。また、裏面配線パッド４ｄ間を電気的に接続するように、半導体基板１の裏面上には裏面配線４ｅが設けられている。なお、裏面配線パッド４ｄおよび裏面配線４ｅは、同じ電極材料から構成され、工程の効率化の観点から、同時に形成される。
このように半導体基板１の裏面上に裏面配線パッド４ｄおよび裏面配線４ｅが設けられた場合、前述したように半導体基板１の裏面に凸部ができ、チップ１Ｃの吸着時に空気のリークが発生して、吸着力の低下が起きてしまう。
そこで、チップ１Ｃの裏面において裏面配線パッド４ｄや裏面配線４ｅが設けられていない領域にダミー裏面配線パッド４ｆや、チップ１Ｃの裏面における周辺領域に枠状のダミー裏面配線４ｇを形成し、ダミーの裏面配線パッドをチップ裏面全面に配置することで凸部をなくし、空気のリークを防止することができると考えられる。
しかし、裏面配線パッド４ｄ、裏面配線４ｅ、ダミー裏面配線パッド４ｆおよびダミー裏面配線４ｇを設ける方法では、例えばＡｕ（金）のような電極材料を用いた場合、チップ１Ｃ裏面全面にＡｕを配置することになるため、貫通電極４の製造コストが上がってしまう問題がある。さらに、枠状のように細くて長いパターンは、剥がれ易いといった問題もある。
本発明の目的は、半導体装置の製造歩留りを改善することのできる技術を提供することにある。
本発明の他の目的は、半導体装置の製造コストを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
裏面配線パッドおよび裏面配線のパターンよりも広域に半導体基板の裏面側に凹部を設け、その凹部の内部に裏面配線パッドおよび裏面配線を設ける。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の製造歩留りを改善することができる。
また、半導体装置の製造コストを低減することができる。
チップ裏面の周辺領域に枠などを形成し、ダミー裏面配線パッドおよびダミー裏面配線をチップ裏面全面に配置することなく、チップ吸着力低下を防止する方法として、以下の技術が考えられる。
まず、素子形成面である主面（第１面）に半導体素子が形成された半導体ウェハ（ウェハ状態の半導体基板）において、その主面とは反対側の裏面（第２面）に、凹部形成用のレジストマスク（第１レジストマスク）を形成する。このレジストマスクを使ってドライエッチングにより、後の工程で形成する裏面配線パッドの厚さ以上に深い凹部を形成する。
その後、主面の半導体素子と電気的に接続した主面配線パッド（第１導電膜）と対応する凹部内部の位置に、孔開口用のレジストマスク（第２レジストマスク）を形成する。このレジストマスクを用いてドライエッチングにより半導体ウェハの表面上の層間絶縁膜に達する孔（第１孔）を形成し、その後プロセスガスを変更して、少なくとも半導体ウェハのシリコンと層間絶縁膜との境界から、主面配線パッドとの間で層間絶縁膜により深く孔（第１孔）を形成する。
エッチング後に洗浄を行い、ＣＶＤ法によって孔内面および半導体ウェハの裏面に絶縁膜を形成する。上記絶縁膜を保護するためにＡｌ（アルミニウム）膜を形成する。フォトリソグラフィ技術により、孔底面の一部に開口を有するレジストマスク（第３レジストマスク）を形成し、エッチングで孔底面のＡｌ膜と絶縁膜と孔底面にある層間絶縁膜を加工して、半導体ウェハの表面の電極に達するコンタクトホール（第２孔）を形成する。
凹部、孔およびコンタクトホールの内面と底面を含む半導体ウェハの裏面に金属シード層を形成し、形成した金属シード層にフォトリソグラフィ技術により裏面配線および裏面配線パッドを形成するめっき用のレジストマスク（第４レジストマスク）を形成し、めっき法によりめっき層を形成する。めっき用のレジストマスクを除去したのち裏面配線および裏面配線パッドに保護用のレジストマスク（第５レジストマスク）のカバーを設け、金属シード層をエッチングして、裏面配線および裏面配線パッド（第２導電膜）を形成する。この時、凹部は裏面配線パッドの厚みよりも深いため、裏面配線パッド表面は、半導体基板裏面よりも内側に位置する。すなわち、裏面配線および裏面配線パッドが凹部の内部に収められる。
図２は本発明を適用した半導体チップ裏面の模式的平面図である。なお、構成を分かり易くするために図中の一部にハッチングを付している。
図２に示すように、裏面配線パッド４ｄおよび裏面配線４ｅのパターンよりも広域に凹部１００を設け、その凹部１００の内部に裏面配線パッド４ｄおよび裏面配線４ｅを設け、半導体基板１（チップ１Ｃ）裏面よりも外側に裏面配線パッド表面が形成されるのを防止して、チップ裏面に凸部ができるのを防ぐ。
貫通電極形成の際、本発明を適用すればチップ裏面に凸部が形成されるのを防ぐことができ、チップ吸着力の低下を防止することができる。また、チップ裏面に裏面配線パッドの枠やダミーパターンを形成する技術に比べ、低コストでチップ吸着力低下を防止することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態では、例えばマイコンチップのような半導体装置を構成する半導体チップにおいて、高集積回路（半導体素子）を搭載した半導体チップへ貫通電極を設ける際に、本発明を適用した場合について説明する。なお、半導体チップは、半導体基板に半導体素子が形成された後、ウェハ状態の半導体基板（半導体ウェハ）から切り出されてなるものである。また、半導体チップに貫通電極を形成する際にはウェハ状態となる。
図３は本実施の形態における半導体装置の要部の模式的平面図であり、図４は図３のＸ１−Ｘ１線における半導体装置の模式的断面図である。
図４に示すように、半導体基板１は主面１ｘおよびそれとは反対側にある裏面１ｙを有している。この半導体基板１の主面１ｘには半導体素子（図示せず）が形成されており、その半導体素子を覆うように半導体基板１の主面１ｘ上には層間絶縁膜２が形成されている。その層間絶縁膜２の最表面には主面配線パッド４ａが形成されており、半導体基板１の主面１ｘ上に層間絶縁膜２を介して設けられている。その主面配線パッド４ａ上にはスタッドバンプ３（バンプ電極）が形成されている。
また、半導体基板１の裏面１ｙ側には凹部１００が形成されている。その凹部１００の底面から半導体基板１の内部を貫通するように、層間絶縁膜２の表面と主面配線パッド４ａの間に達する孔５が形成されており、その孔５の底面から層間絶縁膜２の内部を貫通するように、孔５より孔径が小さいコンタクトホール６が主面配線パッド４ａまで形成されている。
また、孔５、凹部１００の底面および側面を含む半導体基板１の裏面１ｙ上には絶縁膜７が形成されている。その絶縁膜７を介して凹部１００および孔５に沿って、かつコンタクトホール６に沿って、金属シード層４ｂとＡｕ膜（内部電極４ｃおよび裏面配線パッド４ｄを構成する）との積層膜（導電膜）が構成されているこのため、主面配線パッド４ａ、金属シード層４ｂ、内部電極４ｃ、および裏面配線パッド４ｄは電気的に接続されている。なお、本実施の形態で用いるＡｕ膜はめっき法によって形成されためっき層であり、Ａｕ膜でなくとも、Ａｕ／Ｎｉ積層膜などであっても良い。
そこで、本実施の形態における半導体装置の貫通電極４は、凹部１００の底面から層間絶縁膜２に達する孔であって、その孔の底面が層間絶縁膜２と半導体基板１の境界よりも主面配線パッド４ａに近い位置にある孔５と、孔５の底面から主面配線パッド４ａに達する孔であって、孔５の孔径より小さいコンタクトホール６とから、半導体基板１を貫通する孔を有する。さらに、貫通電極４は、孔５の底面およびその側面上と凹部１００の底面上に形成された絶縁膜７と、孔５の底面およびその側面上と凹部１００の底面上では絶縁膜７を介して形成され、主面配線パッド４ａと電気的に接続されてコンタクトホール６の底面上に形成された裏面配線パッド４ａや、金属シード層４ｂおよび内部電極４ｃを有するものである。
貫通電極４は周囲を絶縁膜７および層間絶縁膜２によって覆われており、半導体基板１から電気的に絶縁された状態にある。また、裏面配線パッド４ｄは凹部１００内部に形成され、裏面配線パッドの主面１０１は、半導体基板の裏面１ｙより内側に位置する。さらに、図３に示すように平面視において凹部１００が裏面配線パッド４ｄより大きければ、その平面形状は図示する形状（矩形状）に限らない。
このように、裏面配線パッド４ｄのパターンよりも広域に凹部１００を設けられ、その凹部１００の内部に裏面配線パッド４ｄを設けられることによって、半導体基板１の裏面１ｙよりも外側に裏面配線パッド４ｄの主面１０１が形成されるのを防ぐことができる。すなわち、半導体基板１の裏面１ｙに凸部ができるのを防ぐことができる。また、半導体基板１の裏面１ｙの平坦性を確保することができるので、チップ１Ｃとして取り扱うに際し、吸着力の低下を防止することができる。これにより、半導体装置の製造において、製造歩留りを改善することができ、さらに製造コストを低減することができる。
次に、図４に示した半導体装置の製造方法、特に、貫通電極４の製造方法について図５〜図２９を参照して説明する。
図５に示すように、例えば単結晶シリコンからなる１０〜５０μｍ程度の厚さの半導体基板１を準備する。次いで、半導体基板１の主面（素子形成面）に、周知技術を用いて例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタなどの半導体素子（図示しない）を形成した後、半導体基板１の主面１ｘ上に例えば酸化シリコン膜や窒化シリコン膜からなる層間絶縁膜２を形成する。次いで、半導体基板１の主面１ｘ上に層間絶縁膜２を介するように、層間絶縁膜２の表面側に主面配線パッド４ａを形成する。この主面配線パッド４ａは、半導体基板１の主面に形成された半導体素子とは層間絶縁膜２によって電気的に分離されており、フォトリソグラフィ法、スパッタ法などを用いて例えばＡｌ膜から形成することができる。
貫通電極が形成されることとなる半導体基板１は、例えば１０〜５０μｍ程度まで薄型化を行うと形成する貫通電極が浅くなり加工難易度が下がるが、薄型化に伴う基板強度の低下および基板の反りによる歩留まり低下が起きる。
そこで、図６に示すように層間絶縁膜２上に接着層８を塗布し、例えば石英やガラス、シリコンからなる支持基板９を貼り合わせる。支持基板９を貼り合わせることで、薄型化後の半導体ウェハ強度低下および半導体ウェハの反りを抑制することができる。また、接着層８は集積回路を保護する役割も持つ。
続いて、図７に示すように、バックグラインド処理を施し、半導体基板１の厚みを薄く削る。削る方法としては研削、研磨などがある。削った後の平坦性が、基板の裏面１ｙに形成する裏面配線パッド形成精度に影響するため、ドライポリッシュやエッチング、あるいはＣＭＰ（Chemical Mechanical Polish）を実施するのが望ましい。
続いて、図８に示すように、半導体基板１の裏面１ｙ上にフォトレジストを塗布し、フォトリソグラフィ法によって、凹部加工用のレジストマスク１０２を形成する。レジスト塗布方法として例えばスピナー塗布を用いる。なお、マスク形成位置は、赤外分光法により半導体基板１の主面１ｘのデバイスパターンを確認して決定する。
続いて、図９に示すように、ドライエッチング装置によりレジストマスク１０２を使用して半導体基板１の裏面１ｙにエッチングによって凹部１００を形成する。具体的には、ＩＣＰ−ＲＩＥ（Inductively coupled plasma-Reactive ion etching）で異方性のエッチングを行い、凹部１００を形成する。なお、プロセスガスとしてＳＦ６とＣ４Ｆ８を用いた。凹部１００の深さは、以降の工程で形成する裏面配線パッド４ｄの厚み（例えば２μｍ程度）より深く、もしくは同等とする。
続いて、図１０に示すように、有機溶剤や酸素アッシングによって凹部加工用のレジストマスク１０２を除去する。
続いて、図１１に示すように、半導体基板１の裏面１ｙ上にフォトレジストを塗布し、フォトリソグラフィ法によって、孔開口用のレジストマスク１０を形成する。レジスト塗布方法として例えばスピナー塗布を用いる。なお、マスク形成位置は、例えば凹部１００と同時に形成した合わせマークを使って決定する。
続いて、図１２に示すように、ＩＣＰ−ＲＩＥで異方性のエッチングを行い、孔５を形成する。なお、プロセスガスとしてＳＦ６とＣ４Ｆ８を用いた。通常シリコンのドライエッチングでは、酸化シリコン膜をマスクとしてシリコンをエッチングするため、ＳＦ６とＣ４Ｆ８によるエッチングでは、酸化シリコン膜を主成分とする層間絶縁膜２でエッチングがストップする。この時の孔５の深さは、半導体基板１の厚さによって決定する。
その後、図１３に示すようにプロセスガスをＳＦ６とＣ４Ｆ８から、Ｃ３Ｆ８、Ａｒ、ＣＨＦ４の混合ガスに換えて、層間絶縁膜２の加工を進める。この際、新たなマスクの形成は行わない。その結果、レジストマスク１０と半導体基板１（シリコン部）をマスクとして孔底部の層間絶縁膜２の薄層化が進む。その後、レジストマスク１０等を除去するため、有機溶剤や酸素アッシングによって洗浄する。これにより、孔５の底面が層間絶縁膜２と半導体基板１の境界よりも主面配線パッド４ａに近い位置まで形成されることとなる。
この際、層間絶縁膜２を加工し続けて主面配線パッド４ａに達する孔５を形成しても良いが、主面配線パッド４ａに接する層間絶縁膜２がなくなり、主面配線パッド４ａの強度が低下する。そこで、後述するが、層間絶縁膜２の表面下部から主面配線パッド４ａに到達するまでの範囲からは、シリコン部に形成した孔５よりも小径のコンタクトホール６を形成することとなる。
続いて、図１４に示すように、孔５および凹部１００のそれぞれの底面および側面を含む半導体基板１の裏面１ｙ全面上に、例えばＣＶＤ（Chemical vapor deposition）法で絶縁膜７を形成する。絶縁膜７は、孔５内壁及び半導体基板１の裏面１ｙに沿ってこれらの面を覆うように形成される。絶縁膜７として酸化シリコン、窒化シリコン、ポリイミド樹脂を形成することができる。
続いて、図１５に示すように、例えばスパッタ法で孔５内壁および凹部１００も含めた絶縁膜７を覆うように、絶縁膜保護用のＡｌ（アルミニウム）膜１１を形成する。形成方法は、蒸着法でも良い。
続いて、図１６に示すように、孔５内壁および凹部１００も含めた領域にフォトレジスト（レジストマスク１２）を塗布する。例えばレジストの塗布方法として、スピナーによる塗布とスプレーによる塗布がある。スピナーで塗布する場合は，孔５を埋め込むため５〜３０μｍ厚に塗布できるレジストを使用するのが望ましい。さらにレジストの中に気泡が残っていると，フォトリソグラフィの工程で露光が難しくなりパターン不良が発生する。そのため、真空脱泡により気泡を除去する事が望ましい。スプレーで塗布する場合は、スピナー塗布と異なり、孔５に沿ってレジストを塗布することができる。
続いて、図１７に示すように、孔５内壁に塗布したレジストのパターニングを行い、孔５の底面にコンタクトホール開口用のレジストマスク１２を形成する。孔５の内壁を保護するレジストマスク１２がパターニングされないように、開口径を小さく形成する。なお、レジストマスク１２の開口部には、絶縁膜保護用のＡｌ膜１１が現れる。
続いて、図１８に示すように、リン酸を主成分とするエッチング液により、開口部のＡｌ膜１１を除去し、開口部の絶縁膜７を露出させる。なお、Ａｌのエッチング液として稀フッ酸などを用いても良い。
続いて、図１９に示すように、レジストマスク１２を用いて開口部の絶縁膜７と層間絶縁膜２の残りをすべて加工する。これによって、開口部に主面配線パッド４ａが露出するコンタクトホール６が形成される。加工にはＣＨＦ３やＣ４Ｆ８ガスを主成分とした混合ガスを用いる。このようにして、凹部１００の底面に主面配線パッド４ａに達する孔５およびコンタクトホール６を形成する。
続いて、図２０に示すように、有機溶剤や酸素アッシングによってレジストマスク１２を除去する。その後、図２１に示すように、絶縁膜保護用のＡｌ膜１１をＡｌのエッチング溶液によって除去する。この時、開口部には薄い主面配線パッド４ａが露出しているため、主面配線パッド４ａがエッチング液に溶けないことが重要である。
続いて、図２２に示すように、孔５の内部を含む半導体基板１の裏面１ｙ（絶縁膜７）上に金属シード層１３を例えばスパッタ法で形成する。形成する金属シード層１３として、例えばＴｉ（チタン）膜とＡｕ（金）膜からなる積層が考えられる。Ｔｉ膜は絶縁膜７とＡｕ膜の密着性を確保するため０.０２μｍ〜０.３μｍ程度の厚みに形成し、Ａｕ膜はめっきのシードとして０.３〜２μｍ程度の厚みがあれば良い。金属シード層としてＴｉ膜とＡｕ膜の積層膜の他、例えばＣｒ膜とＡｕ膜の積層膜が考えられる。
続いて、図２３に示すように、フォトリソグラフィ技術によりレジストマスク１４を形成する。このレジストマスクは、後のめっき膜を形成する工程で用いられる。
続いて、図２４に示すように、例えば電気めっき法により内部電極４ｃおよび裏面配線パッド４ｄとなるＡｕ膜１５（めっき層）を形成する。形成するめっき膜厚は、電気抵抗を考慮して１μｍ以上が望ましいが、Ａｕ膜１５の膜厚で貫通電極４の内径が所定の径になるように調節する。Ａｕ膜１５の形成方法として無電解めっき法、スパッタ法などが考えられる。なお、めっき膜としてＡｕ膜とＣｕ膜の積層も考えられるが、チップ積層およびウェハ積層の観点から最表面はＡｕ膜とするのが望ましい。
続いて、図２５に示すように、有機溶剤や酸素アッシングによってめっき用のレジストマスク１４を除去する。その後、図２６に示すように、フォトリソグラフィ工程によりレジストをパターニングして、孔５および裏面配線パッド４ｄを覆う保護用のレジストマスク１６を形成する。
続いて、図２７に示すように、露出している金属シード層１３であるＡｕ膜とＴｉ膜を、それぞれＡｕのエッチング溶液とＴｉのエッチング溶液によって除去する。なお、Ｔｉ膜のエッチング溶液として、例えばフッ酸が考えられるが、その他のエッチング溶液でも良い。
このようにして、凹部１００の底面上では絶縁膜７を介し、コンタクトホール６の底面上では主面配線パッド４ａと電気的に接続される金属シード層４ｂおよび裏面配線パッド４ｄを構成する導電膜が形成される。
続いて、図２８に示すように、保護用のレジストマスク１６を除去し、半導体基板１の加工が完了する。その後、図２９に示すように、半導体基板１から支持基板９の引き剥がしを行う。例えば、熱可塑性の接着層８であれば加熱によって引き剥がしを行う。次いで、ウェハ状態の半導体基板１をブレードダイシングによってチップ１Ｃへ個片化する。チップへの個片化は、支持基板９に半導体基板１を貼り付けた状態でも行えるが、支持基板９ごと個片化してしまうと支持基板９の再利用ができない。ハンドリングは難しくなるが支持基板９を剥がしてダイシングを行うことで、支持基板９の再利用が可能となる。
続いて、図４に示すように、半導体基板１の主面１ｘ側にある主面配線パッド４ａに例えばスタッドバンプ法によりバンプ３を形成する。バンプの形成方法として、ソルダーペーストバンプ法、めっき法、蒸着法などがある。
このように貫通電極４形成の際、本発明を適用すればチップ１Ｃ（半導体基板１）の裏面１ｙに凸部が形成されるのを防ぐことができ、チップ吸着力の低下を防止することができる。また、チップ１Ｃの裏面１ｙに裏面配線パッド４ｄの枠状のダミー裏面配線やダミー裏面配線パッドを形成する場合と比較して、低コストでチップ吸着力低下を防止することができる。このように本実施の形態における半導体装置において、製造歩留りを改善することができ、製造コストを低減することができる。
（実施の形態２）
本実施の形態では、例えばマイコンチップのような半導体装置を構成する半導体チップにおいて、高集積回路（半導体素子）を搭載した半導体チップへ隣接する複数の貫通電極を設ける際に、本発明を適用した場合について説明する。具体的には、前記実施の形態１では１つの凹部内部に１つの貫通電極を有する場合について説明したが、本実施の形態では１つの凹部内部に複数の貫通電極を有する場合について説明する。なお、前記実施の形態１とは１つの凹部内部に複数の貫通電極を有する点のみが相違するので、前記実施の形態１と同様の説明は省略する場合がある。
図３０は本実施の形態における半導体装置の要部の模式的平面図であり、図３１は図３０のＸ２−Ｘ２線における半導体装置の模式的断面図である。１つの凹部１００内部には、例えば１〜３つの貫通電極４が設けられている。半導体基板１に複数の貫通電極４を設ける場合、例えば１つの凹部１００内部に１つの貫通電極４を設けることもできる。しかしながら、隣接する貫通電極４の狭ピッチ化の対応を考慮した場合、隣接する凹部１００のピッチを確保することが妨げとなることがある。そこで、本実施の形態では、１つの凹部１００内部に複数の貫通電極４を設けることによって、貫通電極４の狭ピッチ化に対応している。
なお、本実施の形態における貫通電極は、前記実施の形態１で図５〜図２９を参照して説明した製造方法を用いて同様に形成することができるため、その説明は省略する。
（実施の形態３）
本実施の形態では、例えばマイコンチップのような半導体装置を構成する半導体チップにおいて、高集積回路（半導体素子）を搭載した半導体チップへ貫通電極および配線引き回し用の裏面配線を設ける際に、本発明を適用した場合について説明する。なお、前記実施の形態１とは凹部内部に貫通電極の他に配線引き回し用の裏面配線を有する点のみが相違するので、前記実施の形態１と同様の説明は省略する場合がある。
図３２は本実施の形態における半導体装置の要部の模式的平面図であり、図３３は図３のＸ３−Ｘ３線における半導体装置の模式的断面図である。
図３３に示すように、半導体基板１の主面１ｘには半導体素子（図示せず）が形成されており、その半導体素子を覆うように層間絶縁膜２が形成されている。また、半導体基板１の裏面１ｙには凹部１００が設けられており、その凹部１００内部には金属シード層４ｂと内部電極４ｃから構成される裏面配線４ｅが設けられている。この裏面配線４ｅは凹部１００内部に形成され、裏面配線４ｅの主面１０１は、半導体基板１の裏面１ｙより内側に位置する。なお、図３２に示すように平面視において凹部１００が裏面配線４ｅより大きければ、その平面形状は図示する形状に限らない。
このように、裏面配線４ｅのパターンよりも広域に凹部１００を設け、その凹部１００の内部に裏面配線４ｅを設け、半導体基板１の裏面１ｙよりも外側に裏面配線４ｅの主面１０１が形成されるのを防止して、半導体基板１の裏面１ｙに凸部ができるのを防ぐことができる。また、半導体基板１の裏面１ｙの平坦性を確保することができるので、チップ１Ｃとして取り扱うに際し、吸着力の低下を防止することができる。これにより、半導体装置の製造において、製造歩留りを改善することができ、さらに製造コストを低減することができる。
次に、図３３に示した半導体装置の製造方法、特に、裏面配線４ｅの製造方法について図３４〜図５０を参照して説明する。なお、前記実施の形態１と同一工程である図５〜図７の説明を省略し、それ以降の工程について説明する。
図３４に示すように、半導体基板１の裏面１ｙ上にフォトレジストを塗布し、フォトリソグラフィ法によって、凹部加工用のレジストマスク１０２を形成する。次いで、図３５に示すようにＩＣＰ−ＲＩＥで異方性のエッチングを行い、凹部１００を形成する。凹部１００の深さは、以降で形成する裏面配線４ｅの厚みより深くもしくは同等とする。その後、有機溶剤や酸素アッシングによって凹部加工用のレジストマスク１０２を半導体基板１から除去する（図３６）。
続いて、図３７に示すように、半導体基板１にフォトレジストを塗布し、フォトリソグラフィ法によって、凹部を覆うようにレジストマスク１０を形成する。これにより、前記実施の形態１で説明した図９の加工を行っても、レジストマスク１０によって覆われている領域は加工されない。次いで、孔５の形成が完了後、残ったレジストマスク１０を有機溶剤や酸素アッシングによって洗浄する（図３８、図１２）。その後、図３９に示すように、凹部１００を含む半導体基板１の裏面１ｙ全面に、例えばＣＶＤ（Chemical vapor deposition）法で絶縁膜７を形成する。絶縁膜７は、孔５内部において孔内壁及び裏面に沿ってこれらの面を覆うように形成される（図１４）。
続いて、図４０に示すように、例えばスパッタ法で凹部１００も含めて絶縁膜７を覆うようにＡｌ膜１１を形成する。このとき、孔５内面および底面にも絶縁膜保護用のＡｌ膜１１が形成される（図１５）。形成方法は、蒸着法でも良い。次いで、図４１に示すように、凹部１００を覆うようにレジストマスク１２を形成する。これにより、前記実施の形態１で説明した図１８および図１９に示す加工を行っても、レジストマスク１２によって覆われている領域は、加工されない。その後、有機溶剤や酸素アッシングによって絶縁間開口用のレジストマスク１２を半導体基板１から除去する（図４２）。
続いて、絶縁膜保護用のＡｌ膜１１をＡｌのエッチング溶液によって除去する（図４３）。次いで、孔５の内部を含む半導体基板１に金属シード層１３を例えばスパッタ法で形成するため（図２２）、図４４に示すように、絶縁膜７上に金属シード層１３が形成される。次いで、図４５に示すように、フォトリソグラフィ技術によりめっき用のレジストマスク１４を金属シード層１３上に形成する。
続いて、図４６に示すように、例えば電気めっき法により裏面配線４ｅとなるＡｕ膜１５をレジストマスク１４の開口部から露出している金属シード層１３上に形成する。このＡｕ膜１５は内部電極４ｃおよび裏面配線パッド４ｄを構成するものでもある（図２４）。次いで、有機溶剤や酸素アッシングによってめっき用のレジストマスク１４を半導体基板１から除去する（図４７）。その後、図４８に示すように、フォトリソグラフィ工程によりレジストをパターニングして、保護用のレジストマスク１６を金属シード層１３上に形成する。このとき、孔５および裏面配線パッド４ｄを覆うように保護用のレジストマスク１６が形成される（図２６）。
続いて、図４９に示すように、露出している金属シード層１３であるＡｕ膜とＴｉ膜を、それぞれＡｕのエッチング溶液とＴｉのエッチング溶液によって除去する。次いで、保護用のレジストマスク１６を除去することによって、半導体基板１の加工が完了する（図５０）。これにより、前記実施の形態１で示した裏面配線パッド４ｄと同時に、凹部１００の底面上で金属シード層１３／Ａｕ膜１５の積層膜から構成される裏面配線４ｅを形成することとなる。
続いて、半導体基板１から支持基板９の引き剥がしを行う。例えば、熱可塑性の接着層８であれば加熱によって引き剥がしを行う（図５１）。その後、ウェハ状態の半導体基板１をブレードダイシングによってチップ１Ｃへ個片化する（図３３）。
このように裏面配線４ｅ形成の際、本発明を適用すればチップ１Ｃ（半導体基板１）の裏面１ｙに凸部が形成されるのを防ぐことができ、チップ吸着力の低下を防止することができる。このように本実施の形態における半導体装置において、製造歩留りを改善することができ、製造コストを低減することができる。
（実施の形態４）
本実施の形態では、前記実施の形態１で示した半導体チップを積層して構成される半導体装置について説明する。図５２は本実施の形態における半導体装置の模式的断面図であり、図５３は図５２における半導体装置を分解して示す模式的平面図である。
図５２には、前記実施の形態１で示した半導体チップで構成される例えばマイコンチップ２０とＳＤＲＡＭチップ２１の高集積回路を搭載した２枚のチップを積層するため、再配線を行うインターポーザチップ２２を上記２枚のチップ間に挿入し、配線基板２３に搭載している。
各チップ間は、上段チップのスタッドバンプ３を下段チップに形成した中空の貫通電極４に圧接によって変形注入し、幾何学的にかしめて電気的に接続している。配線基板２３の下側には、はんだバンプ２４が形成されており、外部との接続用に使用される。これにより、マイコンチップ２０の貫通電極４とインターポーザチップ２２のスタッドバンプ３とが幾何学的にかしめられて、マイコンチップ２０の裏面１ｙ上に積層されている。また、インターポーザチップ２２の貫通電極４とＳＤＲＡＭチップ２１のスタッドバンプ３とが幾何学的にかしめられて、インターポーザチップ２２の裏面１ｙ上に積層されている。
各チップ（マイコンチップ２０、ＳＤＲＡＭチップ２１、インターポーザチップ２２）と配線基板２３を積層した後に、封止用接着材２５で各チップや配線基板２３の間を埋めて、機械強度を高め半導体装置の組み立て時のハンドリング性を高めると共に、外部環境から半導体素子を保護する。
図５３に示すように、各チップの裏面１ｙに裏面配線２６が形成されており、貫通電極４を介して配線同士が三次元的につながって三次元配線を構成している。したがって、裏面配線２６は同電位線として使用可能であり、例えば、グランド線、電源線、信号線としての利用が考えられる。このような使用をすることにより、半導体装置全体としての配線インダクタンスを低減することができるので、動作を高速化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、スタッドバンプと貫通電極を幾何学的にかしめてチップを積層する場合について説明したが、スタッドバンプの他に、はんだバンプやめっきバンプを用いて貫通電極とかしめる場合にも適用することができる。
本発明は、半導体装置、特に、三次元的に積層された複数の半導体チップを有する半導体装置の製造業に幅広く利用されるものである。
本発明者らが検討した半導体チップ裏面の模式的平面図である。 本発明を適用した半導体チップ裏面の模式的平面図である。 本発明の一実施の形態における半導体装置の要部の模式的平面図である。 図３のＸ１−Ｘ１線における半導体装置の模式的断面図である。 本発明の一実施の形態における製造工程中の半導体装置の要部の模式的断面図である。 図５に続く製造工程中の半導体装置の要部の模式的断面図である。 図６に続く製造工程中の半導体装置の要部の模式的断面図である。 図７に続く製造工程中の半導体装置の要部の模式的断面図である。 図８に続く製造工程中の半導体装置の要部の模式的断面図である。 図９に続く製造工程中の半導体装置の要部の模式的断面図である。 図１０に続く製造工程中の半導体装置の要部の模式的断面図である。 図１１に続く製造工程中の半導体装置の要部の模式的断面図である。 図１２に続く製造工程中の半導体装置の要部の模式的断面図である。 図１３に続く製造工程中の半導体装置の要部の模式的断面図である。 図１４に続く製造工程中の半導体装置の要部の模式的断面図である。 図１５に続く製造工程中の半導体装置の要部の模式的断面図である。 図１６に続く製造工程中の半導体装置の要部の模式的断面図である。 図１７に続く製造工程中の半導体装置の要部の模式的断面図である。 図１８に続く製造工程中の半導体装置の要部の模式的断面図である。 図１９に続く製造工程中の半導体装置の要部の模式的断面図である。 図２０に続く製造工程中の半導体装置の要部の模式的断面図である。 図２１に続く製造工程中の半導体装置の要部の模式的断面図である。 図２２に続く製造工程中の半導体装置の要部の模式的断面図である。 図２３に続く製造工程中の半導体装置の要部の模式的断面図である。 図２４に続く製造工程中の半導体装置の要部の模式的断面図である。 図２５に続く製造工程中の半導体装置の要部の模式的断面図である。 図２６に続く製造工程中の半導体装置の要部の模式的断面図である。 図２７に続く製造工程中の半導体装置の要部の模式的断面図である。 図２８に続く製造工程中の半導体装置の要部の模式的断面図である。 本発明の他の実施の形態における半導体装置の要部の模式的平面図である。 図３０のＸ２−Ｘ２線における半導体装置の模式的断面図である。 本発明の他の実施の形態における半導体装置の要部の模式的平面図である。 図３２のＸ３−Ｘ３線における半導体装置の模式的断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部の模式的断面図である。 図３４に続く製造工程中の半導体装置の要部の模式的断面図である。 図３５に続く製造工程中の半導体装置の要部の模式的断面図である。 図３６に続く製造工程中の半導体装置の要部の模式的断面図である。 図３７に続く製造工程中の半導体装置の要部の模式的断面図である。 図３８に続く製造工程中の半導体装置の要部の模式的断面図である。 図３９に続く製造工程中の半導体装置の要部の模式的断面図である。 図４０に続く製造工程中の半導体装置の要部の模式的断面図である。 図４１に続く製造工程中の半導体装置の要部の模式的断面図である。 図４２に続く製造工程中の半導体装置の要部の模式的断面図である。 図４３に続く製造工程中の半導体装置の要部の模式的断面図である。 図４４に続く製造工程中の半導体装置の要部の模式的断面図である。 図４５に続く製造工程中の半導体装置の要部の模式的断面図である。 図４６に続く製造工程中の半導体装置の要部の模式的断面図である。 図４７に続く製造工程中の半導体装置の要部の模式的断面図である。 図４８に続く製造工程中の半導体装置の要部の模式的断面図である。 図４９に続く製造工程中の半導体装置の要部の模式的断面図である。 図５０に続く製造工程中の半導体装置の要部の模式的断面図である。 本発明の他の実施の形態における半導体装置の要部の模式的断面図である。 図５２における半導体装置を分解して示す模式的平面図である。
符号の説明
１ 半導体基板
１ｘ 主面（第１面）
１ｙ 裏面（第２面）
１Ｃ チップ
２ 層間絶縁膜
３ スタッドバンプ（バンプ電極）
４ 貫通電極
４ａ 主面配線パッド（第１導電膜）
４ｂ 金属シード層（第２導電膜）
４ｃ 内部電極（第２導電膜）
４ｄ 裏面配線パッド（第２導電膜）
４ｅ 裏面配線（第２導電膜）
４ｆ ダミー裏面配線パッド
４ｇ ダミー裏面配線
５ 孔（第１孔）
６ コンタクトホール（第２孔）
７ 絶縁膜
８ 接着層
９ 支持基板
１０ レジストマスク（第２レジストマスク）
１１ Ａｌ膜
１２ レジストマスク（第３レジストマスク）
１３ 金属シード層（第２導電膜）
１４ レジストマスク（第４レジストマスク）
１５ Ａｕ膜（第２導電膜）
１６ レジストマスク（第５レジストマスク）
２０ マイコンチップ
２１ ＳＤＲＡＭチップ
２２ インターポーザチップ
２３ 配線基板
２４ はんだバンプ
２５ 封止用接着材
２６ 裏面配線
１００ 凹部
１０１ 主面
１０２ レジストマスク（第１レジストマスク）

Claims (10)

  1. 第１面およびそれとは反対側にある第２面を有する半導体基板と、
    前記半導体基板の第１面上に形成された層間絶縁膜と、
    前記半導体基板の第１面上に前記層間絶縁膜を介して形成された第１導電膜と、
    前記半導体基板の第２面に形成された凹部と、
    前記凹部の底面に形成され、前記第１導電膜に達する孔と、
    前記凹部の底面上に形成された絶縁膜と、
    前記凹部の底面上では前記絶縁膜を介して形成され、前記第１導電膜と電気的に接続されて前記孔の底面上に形成された第２導電膜とを有し、
    前記第２導電膜が前記凹部の内部に収められる半導体装置。
  2. 請求項１記載の半導体装置において、
    前記孔、前記絶縁膜および前記第２導電膜は、貫通電極を構成し、
    前記貫通電極は、
    前記孔を構成し、前記凹部の底面から前記層間絶縁膜に達する第１孔であって、前記第１孔の底面が前記層間絶縁膜と前記半導体基板の境界よりも前記第１導電膜に近い位置にある前記第１孔と、
    前記孔を構成し、前記第１孔の底面から前記第１導電膜に達する第２孔であって、前記第１孔の孔径より小さい前記第２孔と、
    前記第１孔の底面およびその側面上と前記凹部の底面上に形成された前記絶縁膜と、
    前記第１孔の底面およびその側面上と前記凹部の底面上では前記絶縁膜を介して形成され、前記第１導電膜と電気的に接続されて前記第２孔の底面上に形成された前記第２導電膜とを有する。
  3. 請求項２記載の半導体装置において、
    前記半導体基板の前記貫通電極と他の半導体基板のバンプ電極とが幾何学的にかしめられて、前記半導体基板の第２面上に前記他の半導体基板が積層されている。
  4. 請求項３記載の半導体装置において、
    前記凹部の底面上の前記第２導電膜は、前記貫通電極と電気的に接続される配線を構成し、
    前記貫通電極、前記バンプ電極および前記配線とで三次元配線を構成する。
  5. 請求項４記載の半導体装置において、
    前記三次元配線が、同電位線を構成する。
  6. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１面およびそれとは反対側にある第２面を有する半導体基板を準備する工程；
    （ｂ）前記半導体基板の第１面上に層間絶縁膜を形成する工程；
    （ｃ）前記半導体基板の第１面上に前記層間絶縁膜を介して第１導電膜を形成する工程；
    （ｄ）前記半導体基板の第２面に凹部を形成する工程；
    （ｅ）前記凹部の底面上に絶縁膜を形成する工程；
    （ｆ）前記凹部の底面に、前記第１導電膜に達する孔を形成する工程；
    （ｇ）前記凹部の底面上では前記絶縁膜を介し、前記孔の底面上では前記第１導電膜と電気的に接続される第２導電膜を形成する工程、
    ここで、前記（ｇ）工程で形成される前記第２導電膜が前記凹部の内部に収められる。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２導電膜の厚さ以上に深い前記凹部を形成する。
  8. 請求項６記載の半導体装置の製造方法において、
    前記工程（ｇ）では、前記凹部の底面上で前記第２導電膜から構成される配線および配線パッドを同時に形成する。
  9. 請求項６記載の半導体装置の製造方法において、
    前記工程（ｇ）では、金属シード層とめっき層とを積層することによって前記第２導電膜を形成し、
    前記工程（ｆ）の後、前記凹部の底面上では前記絶縁膜を介し、前記孔の底面上では前記第１導電膜と電気的に接続される前記金属シード層を形成し、前記金属シード層上に前記めっき層を形成する。
  10. 以下の工程を含む半導体装置の製造方法：
    （ａ）主面およびそれとは反対側にある裏面を有する半導体基板を準備した後、前記半導体基板の主面に半導体素子を形成し、前記半導体基板の主面上に層間絶縁膜を形成する工程；
    （ｂ）前記半導体基板の主面上に前記層間絶縁膜を介して主面配線パッドを形成する工程；
    （ｃ）前記半導体基板の裏面に第１レジストマスクを形成し、前記第１レジストマスクを用いて前記半導体基板にエッチングによって凹部を形成した後、前記第１レジストマスクを除去する工程；
    （ｄ）前記主面配線パッドの位置と相対する前記凹部の底面の一部に開口部を有する第２レジストマスクを形成し、前記第２レジストマスクを用いて前記半導体基板にエッチングによって第１孔を形成した後、前記第２レジストマスクを除去する工程；
    （ｅ）前記第１孔の内部を含む前記半導体基板の裏面上に絶縁膜を形成する工程；
    （ｆ）前記絶縁膜上にアルミニウム膜を形成する工程；
    （ｇ）前記工程（ｆ）の後、前記第１孔の底面の一部に開口部を有する第３レジストマスクを形成し、前記第３レジストマスクを用いて前記アルミニウム膜、前記絶縁膜、前記半導体基板および前記層間絶縁膜をそれぞれエッチングによって除去し、前記主面配線パッドに達する第２孔を形成した後、前記第３レジストマスクを除去する工程；
    （ｈ）前記第２孔、前記第１孔、前記凹部のそれぞれの底面および側面、ならびに前記半導体基板の裏面上に金属シード層を形成する工程；
    （ｉ）前記凹部の一部、前記第１孔および前記第２孔に開口部を有する第４レジストマスクを形成し、前記第４レジストマスクを用いためっき法によって前記金属シード層上にめっき層を形成した後、前記第４レジストマスクを除去する工程；
    （ｊ）前記めっき層を覆う第５レジストマスクを形成し、前記第５レジストマスクで覆われていない前記金属シード層を除去することによって前記凹部の底面上に前記金属シード層および前記めっき層から構成される裏面配線パッドを形成した後、前記第５レジストマスクを除去する工程、
    ここで、前記（ｊ）工程で形成される前記裏面配線パッドが前記凹部の内部に収められる。
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