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JP4439976B2 - 半導体装置およびその製造方法 - Google Patents

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JP4439976B2
JP4439976B2 JP2004108304A JP2004108304A JP4439976B2 JP 4439976 B2 JP4439976 B2 JP 4439976B2 JP 2004108304 A JP2004108304 A JP 2004108304A JP 2004108304 A JP2004108304 A JP 2004108304A JP 4439976 B2 JP4439976 B2 JP 4439976B2
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hole
plug
forming
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semiconductor device
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連也 川野
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NEC Electronics Corp
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NEC Electronics Corp
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Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体装置の軽薄短小化と高性能化が要求されており、マルチチップパッケージなどの半導体装置において、配線の高密度化、論理素子の微細化およびメモリの大容量化が進められている。
こうした要請に対応する一つの手段として、半導体基板に貫通電極を設け、配線の高密度化等を図ることが試みられている。従来の貫通電極としては、たとえば特許文献１に記載されたものがある。同文献には、半導体素子基板を貫通する貫通孔内に中間絶縁層が周設され、その内側に導電層が充填された構成の貫通電極を有する半導体装置が開示されている。この構成を用いると、複数の半導体素子基板を高密度で三次元的に積層することができるとされている。
また、技術分野は異なるが、半導体基板と金属膜を同時に除去する技術として、非特許文献１に記載されたものがある。非特許文献１には、電極形成後に裏面研削する工程を含む半導体基板が記載されているが、これについては後述する。
特開２０００−３１１９８２号公報 Ｍａｓａｔａｋａ Ｈｏｓｈｉｎｏ他５名、「Ｗａｆｅｒ Ｐｒｏｃｅｓｓ ａｎｄ Ｉｓｓｕｅ ｏｆ Ｔｈｒｏｕｇｈ Ｅｌｅｃｔｒｏｄｅ ｉｎ Ｓｉ ｗａｆｅｒ Ｕｓｉｎｇ Ｃｕ Ｄａｍａｓｃｅｎｅ ｆｏｒ Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｃｈｉｐ Ｓｔａｃｋｉｎｇ」、２００２年、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ ｐ．７５−７７
ところが、上記特許文献１に記載の構成では、半導体素子基板を太い貫通電極が貫通しているため、貫通電極を形成した領域には、配線等を設けることができない構成となっていた。このため、配線等の集積度が低下してしまい、配線の高密度化の点でさらに改善の余地があった。また、貫通電極が素子形成後に作製されるため、貫通電極の形成時に素子の信頼性を低下させる懸念があった。
本発明は、上記事情に鑑みなされたものであり、その目的は、電極としての性能および製造安定性に優れた貫通電極を有する半導体装置を提供することにある。
本発明によれば、半導体基板と、前記半導体基板の素子形成面に設けられた絶縁層と、前記半導体基板を貫通し、前記絶縁層の内部に設けられた導電部材と接続する貫通電極と、を有し、前記貫通電極は、前記導電部材と接続し、前記半導体基板側の端部が前記半導体基板の中に位置する第一の導電プラグと、前記半導体基板に設けられ、前記半導体基板の裏面から前記半導体基板の前記素子形成面に向かって形成され、前記第一の導電プラグの断面積よりも大きい断面積を有し、前記第一の導電プラグの前記半導体基板側の端部を内包する第二の導電プラグと、 を有することを特徴とする半導体装置が提供される。
本明細書において、素子形成面は、半導体素子が形成される半導体基板の面のことである。また、第二の導電プラグは半導体基板に設けられるが、その一部が、素子形成面上に設けられた絶縁膜中に存在していても良い。
本発明の半導体装置では、第一の導電プラグの一部が第二の導電プラグに内包されている。このため、アンカー効果により、これらのプラグの密着性にすぐれた構成となっている。また、これらのプラグ間のコンタクト抵抗が低減される構成となっている。また、素子形成面側に断面積の小さい第一の導電プラグが配設されているため、貫通電極近傍の配線の集積度を向上させることができる。このため、小型化に適した構成となっている。
本発明によれば、半導体基板と前記半導体基板の素子形成面に設けられたトランジスタ形成層と、前記トランジスタ形成層の上部に設けられた配線層と、前記配線層の上部に設けられた上部配線層と、前記トランジスタ形成層および前記半導体基板を貫通する貫通電極と、を有し、前記貫通電極は、前記トランジスタ形成層に設けられ前記配線層中に形成された配線に接続する第一の導電プラグと、前記半導体基板に設けられ、前記第一の導電プラグの断面積よりも大きい断面積を有し、前記第一の導電プラグと接続する第二の導電プラグと、を有することを特徴とする半導体装置が提供される。
本発明の半導体装置では、上部絶縁層に被覆された配線層に第一の導電プラグが接続されている。また、第一の導電プラグの断面積が第二の導電プラグの断面積よりも小さい構成となっている。このため、当該配線層の上層の配線や素子の集積度を向上させることができる。よって、本発明の半導体装置は、小型化に適した構成となっている。なお、上記半導体装置において、第一の導電プラグはトランジスタ形成層に設けられるが、その一部が基板中に存在していてもよい。また、第二の導電プラグは半導体基板に設けられるが、その一部が、素子形成面上に設けられた絶縁膜中に存在していても良い。
本発明の半導体装置において、前記上部配線層が前記配線層に接続する構成とすることができる。本発明の半導体装置は、上部配線層が配線層を介して貫通電極に接続する構成の場合にも、配線層に設けられた配線および上部配線層に設けられた上部配線の集積度を向上させることができる。
本発明の半導体装置において、前記第一の導電プラグが前記第二の導電プラグに内包されるように構成されてもよい。こうすることにより、アンカー効果を確実に得ることができる。このため、これらのプラグの密着性を向上させることができる。また、これらのプラグ間のコンタクト抵抗が低減される構成とすることができる。
本発明の半導体装置において、複数の第一の導電プラグの一部が、一つの前記第二の導電プラグに内包されるように構成されてもよい。こうすることにより、前記アンカー効果をさらに確実に得ることができる。このため、これらのプラグの密着性をさらに向上させることができる。また、これらのプラグ間のコンタクト抵抗がさらに低減される構成とすることができる。
本発明の半導体装置において、前記第二の導電プラグが前記半導体基板の前記裏面から前記半導体基板の前記素子形成面の近傍にわたって形成されていてもよい。また、本発明の半導体装置において、第二の導電プラグは、半導体基板の素子形成面よりも下方に位置することができる。こうすることにより、半導体基板上の素子や配線の集積度をさらに向上させることができる。
本発明の半導体装置において、前記第一の導電プラグの一部が前記第二の導電プラグに貫入している構成とすることができる。こうすることにより、両プラグの密着性をさらに確実に向上させることができる。
本発明の半導体装置において、前記第二の導電プラグと前記半導体基板とが絶縁膜を介して接している構成とすることができる。こうすることにより、製造容易性にすぐれた構成とすることができる。また、寄生容量を低下させることができる。たとえば、本発明において、前記絶縁膜を電着絶縁膜とすることができる。
本発明の半導体装置において、前記第二の導電プラグが前記半導体基板の前記裏面から突出している構成とすることができる。こうすることにより、さらに製造安定性にすぐれた構成とすることができる。
本発明の半導体装置において、前記第二の導電プラグの側面外周に環筒状絶縁体が配設された構成とすることができる。こうすることにより、寄生容量を確実に低減することができる。
本発明の半導体装置において、前記半導体基板の前記素子形成面における前記貫通電極の断面積が、前記半導体基板の前記裏面における前記貫通電極の断面積よりも小さい構成とすることができる。こうすることにより、素子形成面の上部に形成された配線の集積度をさらに確実に高めることができる。
本発明によれば、半導体基板の素子形成面の側に、前記素子形成面から前記半導体基板の途中まで伸びる第一の孔を形成する工程と、前記第一の孔の内壁に、絶縁材料からなるバリア膜を形成する工程と、前記第一の孔の内部を埋め込むように第一の金属膜を埋設する工程と、前記第一の孔の外部に形成された前記第一の金属膜を除去し、前記第一の孔の内部に第一の導電プラグを形成する工程と、裏面の側から前記半導体基板を選択的に除去することにより、前記裏面から前記素子形成面に向かって伸びていて前記第一の孔より断面積が小さい第二の孔を形成し、前記第二の孔の内部に前記第一の導電プラグの一部を露出させる工程と、露出した前記バリア膜の少なくとも一部を除去し、前記第一の金属膜を露出させる工程と、第一の金属膜を露出させる前記工程の後、前記第二の孔を埋めるように第二の金属膜を成長させて、前記第一の導電プラグの一部を内包する第二の導電プラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
この方法によれば、第一の導電プラグと第二の導電プラグとの密着性にすぐれた貫通電極を有する半導体装置を簡便なプロセスで安定的に製造することができる。
なお、本発明において、第一の導電プラグは、第一の金属膜とバリア膜を含む。また、本発明において、第一の金属膜がバリアメタル膜を含んでもよい。
本発明の半導体装置の製造方法において、第一の孔を形成する前記工程の前に、前記素子形成面の側から前記半導体基板を選択的に除去して環筒状の孔を形成し、前記孔の内部に絶縁体を埋設して環筒状絶縁体を形成する工程を含み、 第一の孔を形成する前記工程は、前記半導体基板の前記環筒状絶縁体の内側の領域の一部を除去して前記第一の孔を形成する工程を含み、第二の孔を形成する前記工程は、前記半導体基板の前記環筒状絶縁体の内側の領域の少なくとも一部を除去して前記第二の孔を形成する工程を含んでもよい。こうすることにより、寄生容量の発生が抑制された半導体装置を確実に得ることができる。
本発明の半導体装置の製造方法において、第一の孔を形成する前記工程は、前記半導体基板の前記素子形成面の側に絶縁膜を形成した後、前記絶縁膜および前記半導体基板を選択的に除去して前記第一の孔を形成する工程を含んでもよい。こうすることにより、第一の導電プラグが絶縁膜の上部の配線に接続する構成の半導体装置を安定的に得ることができる。
本発明によれば、半導体基板の素子形成面の側から前記半導体基板を選択的に除去して孔を形成し、前記孔の内部に絶縁体を埋設し絶縁プラグを形成する工程と、前記半導体基板の前記素子形成面の側に、前記絶縁プラグの一部が選択的に除去された第一の孔を、断面積が前記絶縁プラグより小さくなるように形成する工程と、前記第一の孔の内部を埋め込むように第一の金属膜を埋設する工程と、前記第一の孔の外部に形成された前記第一の金属膜を除去し、前記第一の孔の内部に第一の導電プラグを形成する工程と、前記半導体基板の裏面全面を一部除去し、前記絶縁プラグの下面を露出させる工程と、半導体基板の裏面を除去する前記工程の後、前記絶縁プラグを前記半導体基板の裏面側から選択的に除去して前記第一の孔より断面積が大きい第二の孔を形成し、前記第二の孔の内部に前記第一の導電プラグの一部を露出させる工程と、前記第二の孔を埋めるように第二の金属膜を成長させて、前記第一の導電プラグの一部を内包する第二の導電プラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
この方法によれば、第一の導電プラグと第二の導電プラグとの密着性にすぐれた貫通電極を有する半導体装置をさらに安定的に製造することができる。
本発明の半導体装置の製造方法において、第一の孔を形成する前記工程は、前記半導体基板の前記素子形成面の側に絶縁膜を形成した後、前記絶縁膜および絶縁プラグを選択的に除去して前記第一の孔を形成する工程を含むことができる。こうすることにより、第一の導電プラグが絶縁膜の上部の配線に接続する構成の半導体装置を安定的に得ることができる。
本発明の半導体装置の製造方法において、第二の孔を形成する前記工程は、前記第一の孔よりも断面積が大きい孔を形成する工程を含んでもよい。こうすることにより、第一の導電プラグの一部を第二の導電プラグにさらに確実に内包させることができる。
本発明の半導体装置の製造方法において、第一の導電プラグを形成する前記工程の後、前記素子形成面の上部に、前記第一の導電プラグに接続する配線を有する配線層を形成する工程を含んでもよい。こうすることにより、第一の導電プラグに接続する配線と同層の配線の集積度を高めることができる。このため、配線の集積度の高い半導体装置を安定的に製造することができる。また、本発明の半導体装置の製造方法において、前記配線層の上部に、前記配線に接続する上部配線を形成する工程を含んでもよい。こうすることにより、配線層よりも上層に存在する上部配線の集積度の高い多層の半導体装置を安定的に製造することができる。
本発明の製造方法において、第一の孔を形成する前記工程の前に、前記半導体基板の前記素子形成面の上部に設けられた絶縁層を設ける工程を有し、第一の導電プラグを形成する前記工程は、前記絶縁層の内部に、前記第一の導電プラグと同時にトランジスタ素子へ接続する接続プラグを形成する工程を含んでもよい。こうすることにより、さらに簡便な製造手順とすることができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
たとえば、本発明において、第一の導電プラグの一部を露出させる前記工程の後、第一の金属膜を露出させる前記工程の前に、前記第二の孔の内面の前記第一の導電プラグを除く領域に選択的に絶縁材料を付着させる工程をさらに含んでもよい。こうすることにより、簡便なプロセスで第二の導電プラグの表面の絶縁性にすぐれた半導体装置を製造することができる。
本発明の半導体装置の製造方法において、前記絶縁材料は電着材料であってもよい。こうすることにより、絶縁材料をさらに高い選択性で前記第二の孔の内面の前記第一の導電プラグを除く領域に付着させることができる。
本発明の半導体装置の製造方法において、前記電着材料は電着ポリイミドであってもよい。こうすることにより、以降のプロセスにおける処理に対する絶縁材料の耐性を向上させることができる。よって、半導体装置のさらに高い歩留まりで安定的に製造することができる。
また、本発明において、第一の金属膜を埋設する前記工程は、前記第一の孔の内壁に、バリアメタル膜を形成する工程を含んでもよい。また、本発明において、第一の金属膜は、バリアメタル膜を含む積層膜とすることができる。こうすることにより、第一の導電プラグを構成する導電材料の半導体基板への拡散をより一層確実に抑制することができる。
以上説明したように本発明によれば、素子形成面側に設けられた第一の導電プラグと、半導体基板に設けられ、第一の導電プラグの断面積よりも大きい第二の導電プラグとにより貫通電極を構成しているため、電極としての性能および製造安定性に優れた貫通電極を有する半導体装置が提供される。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、以下の説明において詳細な説明を適宜省略する。また、以下の実施形態において、半導体基板の素子形成面側を半導体装置の上（表）側とし、半導体基板の裏面側を半導体装置の下（裏）側とする。
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１の半導体装置１００は、シリコン基板１０１、エッチングストッパ膜１０９、最下層絶縁膜１１１、第一配線層絶縁膜１１３の積層構造を有し、シリコン基板１０１、エッチングストッパ膜１０９、および最下層絶縁膜１１１を貫通する貫通電極１３５が設けられている。
シリコン基板１０１の素子形成面に、拡散層１０５、ゲート電極１０７等からなるＭＯＳトランジスタおよび素子分離膜１０３が形成されている。ＭＯＳトランジスタおよび素子分離膜１０３を埋め込むように最下層絶縁膜１１１が形成されている。最下層絶縁膜１１１中には、シリコン基板１０１およびゲート電極１０７の上面に接してエッチングストッパ膜１０９が設けられている。また、最下層絶縁膜１１１には、拡散層１０５に接続する接続プラグ１２３も設けられている。
第一配線層絶縁膜１１３には第一配線１２１および第一配線１２１に電気的に接続する接続プラグ１２２が設けられている。また、接続プラグ１２２の上部には、これと電気的に接続するパッド１２５およびパッド１２５と電気的に接続するバンプ１２７がこの順に形成されている。
貫通電極１３５は、導電性の小径プラグ１１９と導電性の大径プラグ１３１とを有する。小径プラグ１１９の断面積および径は、それぞれ接続プラグ１２３の断面積および径よりも大きく大径プラグ１３１の断面積および径よりも小さい。また、シリコン基板１０１から小径プラグ１１９が突出した突出部１４１が大径プラグ１３１の上面に貫入している。
小径プラグ１１９の径は、たとえば、１〜５μｍ程度とすることができる。また、小径プラグ１１９はシリコン基板１０１中に２０〜５０μｍ程度貫入している構成とすることができる。さらに、大径プラグ１３１中に貫入している突出部１４１の長さを、たとえば１〜５０μｍ程度とすることができる。また、大径プラグ１３１の径は、たとえば１０〜１０００μｍ程度とすることができる。
小径プラグ１１９は、最下層絶縁膜１１１の上面からエッチングストッパ膜１０９、シリコン基板１０１をこの順に貫通し、その先端がシリコン基板１０１の外部に露出した突出部１４１となっている。小径プラグ１１９の上面は、第一配線層絶縁膜１１３の底面と同一平面内に底面を有する第一配線１２１と接触し、電気的な接続が確保されている。小径プラグ１１９の側面は、突出部１４１を除きＳｉＮ膜１３７に被覆されている。
また、大径プラグ１３１は、シリコン基板１０１の裏面から素子形成面に向かって形成されている。大径プラグ１３１の上面は、シリコン基板１０１の上面よりも下方に位置する。大径プラグ１３１の底面および側面、ならびにシリコン基板１０１の裏面に電着絶縁膜１２９が設けられている。また、大径プラグ１３１の表面はめっき膜１３３に被覆されている。
小径プラグ１１９の材料に特に制限はないが、たとえば、Ｗを用いることができる。こうすることにより、シリコン基板１０１への拡散が好適に抑制される。また、大径プラグ１３１およびめっき膜１３３の材料に特に制限はないが、それぞれ、たとえばＮｉおよびＡｕとすることができる。
次に、半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｄ）は、図１に示した半導体装置１００の製造工程を模式的に示す断面図である。
まず、シリコン基板１０１上にゲート電極１０７、拡散層１０５、素子分離膜１０３を形成する。素子分離膜１０３は、たとえばＳＴＩ（シャロートレンチアイソレーション）とする。その後、シリコン基板１０１の上面全面にエッチングストッパ膜１０９および最下層絶縁膜１１１をこの順に積層する。
このとき、エッチングストッパ膜１０９として、たとえばＳｉＮ膜をプラズマＣＶＤ法により５０ｎｍ成膜する。また、最下層絶縁膜１１１として、たとえばＳｉＯ2膜をプラズマＣＶＤ法により４００ｎｍ成膜する。または、最下層絶縁膜１１１として、低誘電率層間絶縁膜であるＬ−Ｏｘ（商標）膜を塗布法により３００ｎｍ成膜し、Ｌ−Ｏｘ（商標）膜の上面にＳｉＯ2膜を１００ｎｍ成膜して、積層膜を形成してもよい。
次に、最下層絶縁膜１１１上に反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて小径プラグ１１９の形状に対応する開口部を有するレジストパターン（不図示）を形成する。フォトレジスト膜をマスクとして最下層絶縁膜１１１をドライエッチングして、小径プラグ１１９を設ける位置を開口させる。そして、ドライエッチングによりエッチングストッパ膜１０９のエッチバックを行う。
その後、さらにエッチングガスを変えて、シリコン基板１０１を途中までエッチングする。たとえば、シリコン基板１０１の上面から１０μｍ以上５０μｍ以下の深さまでエッチングする。深さを１０μｍ以上とすることにより、突出部１４１の周囲を大径プラグ１３１に確実に接続することができる。また、５０μｍ以下とすることにより、シリコン基板１０１の素子形成面からの小径プラグ１１９のシリコン基板１０１内部への突出量を減少させることができる。このため、開口部を安定的に形成することができる。開口部の径は、小径プラグ１１９の径がたとえば１〜５μｍ程度となるように選択される。そして、フォトレジスト膜および反射防止膜あるいはエッチングによるそれらの残渣を除去する。
次に、小径プラグ１１９の形状に対応した開口部が設けられたシリコン基板１０１の上面全面にＳｉＮ膜１３７を２０ｎｍ成膜する。これにより、開口部の側面および底面にＳｉＮ膜１３７が形成される。
そして、最下層絶縁膜１１１上に、新たに反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて接続プラグ１２３の形状に対応して開口するレジストパターン（不図示）を形成する。このフォトレジスト膜をマスクとして、最下層絶縁膜１１１をドライエッチングし、拡散層１０５の上部の接続プラグ１２３を設ける位置を開口させる。そして、ドライエッチングによりエッチングストッパ膜１０９のエッチバックを行い、拡散層１０５の上面を露出させる。こうして、小径プラグ１１９および接続プラグ１２３を形成するための孔を得る。
次に、シリコン基板１０１の上面全面に、金属膜としてＷ膜をＣＶＤ法により成膜する。Ｗ膜の膜厚は、接続プラグ１２３および小径プラグ１１９の径に合わせて、その両方が埋め込められるような膜厚に設定される。たとえば、Ｗの膜厚を１μｍ程度とする。そして、最下層絶縁膜１１１上のＷ膜およびＳｉＮ膜１３７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去する。こうして、小径プラグ１１９および接続プラグ１２３が同時に形成される（図２（ａ））。
次に、シリコン基板１０１の上面全面に第一配線層絶縁膜１１３を設ける。第一配線層絶縁膜１１３は、図２（ｂ）に示したように、配線用絶縁膜１１２およびプラグ用絶縁膜１１４が積層された構成である。
まず、シリコン基板１０１の上面全面を被覆し、第一配線層絶縁膜１１３の下層をなす配線用絶縁膜１１２を３００ｎｍ成膜する。配線用絶縁膜１１２は、たとえば、Ｌ−Ｏｘ（商標）膜等の低誘電率膜とすることができる。このとき、最下層絶縁膜１１１上にＣｕ拡散防止膜のＳｉＣＮ膜を設けてもよい。また、低誘電率膜上にＳｉＯ2膜を１００ｎｍ成膜してもよい。次に、シリコン基板１０１の上面全面に反射防止膜およびフォトレジストを塗布し、フォトリソグラフィー技術を用いて、フォトレジストに溝配線用レジストパターンを形成する。そして、フォトレジストをマスクにして、第一配線層絶縁膜１１３をエッチングし、第一配線１２１作製用の開口部を形成する。次に、アッシングによりフォトレジストと反射防止膜を除去する。
その後、スパッタリング法により、バリアメタル膜としてＴａＮ膜を３０ｎｍ成膜し、ＴａＮ膜の上にシード用のＣｕ膜を１００ｎｍ成膜する。次に、電解メッキ法によりＣｕ膜を７００ｎｍ成膜し、次いでＣＭＰ法により、第一配線１２１となる金属膜を形成する。その後、小径プラグ１１９および接続プラグ１２３の形成時と同様にして、配線用絶縁膜１１２上のＣｕ膜およびバリアメタル膜を除去し、第一配線１２１が形成される。
その後、通常の配線作製工程により、配線用絶縁膜１１２上に、第一配線層絶縁膜１１３の上層をなすプラグ用絶縁膜１１４を形成する。プラグ用絶縁膜１１４中に、第一配線１２１と接続する接続プラグ１２２を形成する。そして、接続プラグ１２２に接続するパッド１２５、およびバンプ１２７をこの順に形成する。パッドの材料は、たとえばＡｌ、Ｃｕ、Ｎｉ、ＴｉＮ等とすることができる。また、バンプ１２７の材料は、たとえばＡｕ、ハンダ等とすることができる。
なお、第一配線層絶縁膜１１３の上部にさらに所定の数の配線層等の上層を形成してもよい。
次に、シリコン基板１０１の上面に粘着剤層１１５を形成し、支持体１１７を貼付する（図２（ｂ））。粘着剤層１１５として、たとえば粘着テープを用いる。粘着テープは基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。また、粘着テープを構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。
また、支持体１１７の材料は、後述する裏面研削によるシリコン基板１０１の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を備えている材料であればよく、たとえば、石英やパイレックス（登録商標）等のガラスとすることができる。また、ガラス以外の材料としてもよい。たとえば、アクリル樹脂などのプラスチックス等のを用いてもよい。
次に、シリコン基板１０１の裏面研削を行う。裏面研削は、機械的研磨により行う。研削後のシリコン基板１０１の厚さは、小径プラグ１１９の底部が露出しない範囲で適宜選択することができるが、たとえば、５０〜２００μｍ程度とすることができる。そして、シリコン基板１０１の裏面に反射防止膜およびフォトレジストをこの順に成膜し、フォトリソグラフィー技術を用いて大径プラグ１３１を形成する領域が開口するレジストパターン（不図示）を形成する。フォトレジスト膜をマスクとしてシリコン基板１０１をドライエッチングして選択的に除去し、後に大径プラグ１３１を設ける位置に開口部１３９を設ける。
開口部１３９は、シリコン基板１０１の裏面から素子形成面に向かい、上面がシリコン基板１０１の素子形成面の近傍よりも下方に位置する形状とする。また、開口部１３９は突出部１４１の底部に設けられ、その上面が小径プラグ１１９の底面よりも上方に位置する。小径プラグ１１９の表面にＳｉＮ膜１３７が設けられており、前述のシリコン基板１０１をドライエッチングする際のエッチング条件は、シリコン膜とＳｉＮ膜１３７との選択比が高い条件に設定されているため、開口部１３９の形成時に小径プラグ１１９は除去されず、小径プラグ１１９の側面外周のシリコン基板１０１が選択的に除去される。これにより、小径プラグ１１９の底面を含む姿態で開口部１３９が形成される。また、小径プラグ１１９の一部がシリコン基板１０１の外部に露出し、突出部１４１が形成される。
次に、シリコン基板１０１の裏面に電着絶縁膜１２９を設ける（図２（ｃ））。このとき、電着絶縁膜１２９は、シリコン基板１０１の裏面ならびに開口部１３９の底面および側面に選択的に成膜される。突出部１４１の表面は絶縁性のＳｉＮ膜１３７に被覆されているため、小径プラグ１１９の外側には電着絶縁膜１２９が形成されない。電着絶縁膜１２９の膜厚は、たとえば０．５〜５μｍ程度とする。
電着絶縁膜１２９は、たとえば電着ポリイミド膜とする。電着ポリイミド膜の材料として、カチオン型ポリイミド電着塗料またはアニオン型ポリイミド電着塗料を用いることができる。具体的には、たとえば、シミズ社製エレコートＰＩ等を用いることができる。なお、電着絶縁膜１２９の材料はポリイミドには限定されず、エポキシ系の電着塗料、アクリル系の電着塗料、フッ素系の電着塗料等、他の電着高分子塗料を用いてもよい。電着絶縁膜１２９の材料としてポリイミドを用いることにより、電着絶縁膜１２９の耐熱性を向上させることができる。このため、その後の製造プロセスにおける劣化が好適に抑制され、高い歩留まりで安定的に製造可能な構成とすることができる。
電着絶縁膜１２９の形成は、たとえば以下のようにして行う。シリコン基板１０１を一方の電極とし、他方の対極とともに電着塗料の液体中に浸漬させる。そして、シリコン基板１０１および対極に電着塗料中の高分子の電荷に応じて所定の電位を印加する。こうすると、シリコン基板１０１の表面に高分子が付着する。所定の膜厚が得られたら、塗料からシリコン基板１０１を取り出し、水洗する。その後、シリコン基板１０１を焼成することにより、その裏面に電着絶縁膜１２９が形成される。
次に、ＳｉＮ膜１３７のエッチバックを行う。これにより、突出部１４１の先端部においてＳｉＮ膜１３７が除去されて小径プラグ１１９の表面を露出させる。このとき、シリコン基板１０１の裏面には電着絶縁膜１２９が形成されているため、シリコン基板１０１は除去されず、ＳｉＮ膜１３７が選択的に除去される。なお、図１および図２（ｄ）においては、突出部１４１におけるＳｉＮ膜１３７がすべて除去されている構成を例示したが、小径プラグ１１９のプラグ底部を含む少なくとも一部が露出していればよい。
次いで、無電解めっきにより小径プラグ１１９の露出部を起点としてＮｉ膜を成長させて、開口部１３９を埋め込むとともに、開口部１３９の外部にバンプを一体に形成する。そして、バンプの表面にＡｕのめっき膜１３３を設けることにより、大径プラグ１３１が形成される（図２（ｄ））。
このとき、大径プラグ１３１の形成を、裏面の開口部１３９の埋め込み工程と、裏面のバンプ形成工程に分けて行ってもよい。
その後、粘着剤層１１５をシリコン基板１０１の素子形成面から剥離することにより、支持体１１７が除去され、図１に示した半導体装置１００が得られる。
次に、図１に示した半導体装置１００の効果を説明する。
まず、半導体装置１００においては、貫通電極１３５が小径プラグ１１９および大径プラグ１３１の二つのプラグからなる。小径プラグ１１９の端部の突出部１４１は、大径プラグ１３１に内包されている。
図７（ａ）および図７（ｂ）は、太さの異なる２本のプラグからなる貫通電極の構成を模式的に示す図である。各分図において、上の図が断面図であり、下の図が平面図である。図７（ａ）は、本実施形態に係る貫通電極１３５の構成を示す図である。また、図７（ｂ）は、小径プラグ２１９と大径プラグ２３１とが平坦面において接続した形状の貫通電極２３５を示す図である。
図７（ａ）の構成では、アンカー効果による両プラグの密着性の向上が図られる。このため、図７（ｂ）の構成のように、これらの端部同士が単に接触している場合に比べて密着した構成とすることができる。また、シリコン基板１０１の裏面側から選択成長で大径プラグ１３１を形成可能な構成とすることができる。このため、製造プロセスの簡素化が可能な構成となっている。また、この構成により、両プラグ間のコンタクト抵抗の低減が図られる。このため、半導体装置１００の電気的特性を向上させることができる。
また、図７（ｃ）に示したように、貫通電極１３５が大径プラグ１３１に内包される二つの小径プラグ１１９および大径プラグ１３１の三つのプラグからなる構造では、アンカー効果によるプラグの密着性はさらに向上し、コンタクト抵抗のさらなる低減が図られる。
なお、小径プラグ１１９は、大径プラグ１３１の裏面側まで貫通する必要はない。突出部１４１の深さを浅くすることができるため、埋め込みによる小径プラグ１１９の製造が安定的に行える構成である。
また、貫通電極１３５においては、小径プラグ１１９の径が大径プラグ１３１の径よりも小さい構成となっている。このため、小径プラグ１１９に電気的に接続する第一配線１２１の大きさを小さくすることができる。また、最下層絶縁膜１１１中の素子の集積度を向上させることが可能な構成となっている。よって、装置全体の小型化に好適な構成となっている。
また、小径プラグ１１９が接続プラグ１２３と同時に成形可能であるため、製造プロセスの簡素化およびそれに伴う製造コストの低減が可能な構成となっている。また、小径プラグ１１９の成形がトランジスタの成形工程に与える影響が小さく、貫通電極１３５の形成によるトランジスタへのダメージが少ない構成となっている。
また、貫通電極１３５の上部において、小径プラグ１１９が最下層配線である第一配線層絶縁膜１１３内の第一配線１２１に接続しており、貫通電極１３５が第一配線層絶縁膜１１３に突出しない構成となっている。このため、第一配線層絶縁膜１１３内の配線密度を向上させることが可能な構成となっている。よって、貫通電極１３５の設置が回路の構成に与える影響が小さく、半導体装置１００は素子や配線の配置の選択の自由度が高く、また、第一配線層絶縁膜１１３のデッドスペースの減少および第一配線１２１の集積度を高くすることが可能な構成とすることができる。
また、半導体装置１００においては、開口部１３９の内面の突出部１４１の表面を除く領域に電着絶縁膜１２９が選択的に設けられている。このため、大径プラグ１３１を形成する以降の工程において、電着絶縁膜１２９を保護膜として用いることができるため、大径プラグ１３１形成用のレジストパターンをシリコン基板１０１の裏面に形成する必要がない。このため、簡便なプロセスで大径プラグ１３１を安定的に製造可能な構成となっている。
次に、小径プラグ１１９と大径プラグ１３１からなる貫通電極１３５の構成を従来の貫通電極の構成と対比してさらに説明する。図８（ａ）および図８（ｂ）は、貫通電極の構成を模式的に示す断面図である。図８（ａ）は本実施形態に係る貫通電極１３５の構成を模式的に示した図である。また、図８（ｂ）は、従来の貫通電極２３５の構成を模式的に示した図である。
図８（ｂ）に示したように、従来の貫通電極２３５は、太い一本のプラグからなり、その上面で配線２５３に接触している。このため、貫通電極２３５の上部の配線２５３の面積が比較的大きくなる傾向にあった。また、貫通電極２３５に接触する配線２５３の層においては、貫通電極２３５の近傍に、貫通電極２３５に接触する配線２５３以外の配線２５４を設けることができなかった。このため、図中に矢印で示したように、貫通電極２３５の上面およびその近傍から離れた領域にのみ、貫通電極２３５に接触する配線２５３以外の配線２５４を形成することが可能であった。よって、貫通電極２３５に接触する配線２５３以外の配線２５４の集積度の向上の点で改善の余地があった。
これに対し、図８（ａ）に示したように、本実施形態に係る貫通電極１３５では、小径プラグ１１９の上面で配線１５３に接触している。このため、小径プラグ１１９の上部の配線１５３の断面積を小さくすることができる。また、配線１５３に接続するプラグ１１９が小径プラグ１１９である。このため、図中に矢印で示したように、小径プラグ１１９に接触する配線１５３以外の配線１５４を形成可能な領域が広い。このため、小径プラグ１１９に接触する配線１５３以外の配線１５４の集積度を向上させることができる。また、配線層近傍ではプラグの径を低くして配線密度を充分に確保しつつ、配線層の近傍以外ではプラグの径を太くして電気抵抗を低減することができる。
また、図８（ａ）の貫通電極１３５は、図７（ａ）および図７（ｂ）を用いて前述したように、小径プラグ１１９の一部が大径プラグ１３１に貫入した構成である。このため、図８（ｂ）の構成とは異なり２本のプラグを用いた場合にも、図７（ｂ）の構成と比較した場合に、これらのプラグの間の接触抵抗が充分に小さく、貫通電極としての特性に優れた構成となっている。
なお、図１には示していないが、半導体装置１００において、第一配線層絶縁膜１１３の上層の構成は、装置設計に応じて適宜選択することができる。第一配線層絶縁膜１１３の上部にさらに配線層等が積層されていてもよい。
たとえば、図１０は、配線層が積層された半導体装置の構成を模式的に示す断面図である。図１０の半導体装置の構成は基本的には図１に示した半導体装置１００と同様であるが、シリコン基板１０１上に、最下層絶縁膜１１１、第一配線層絶縁膜１１３に加え、さらに絶縁層１６１および絶縁層１６３が積層されている。絶縁層１６１には、配線１６５および接続プラグ１６７が形成されている。絶縁層１６３には、配線１６９および接続プラグ１７１が形成されている。
図１０に示したように、本実施形態に係る貫通電極１３５は、素子形成面側に断面積の小さい小径プラグ１１９が設けられ、これが積層体中の下層に設けられた第一配線１２１と接続している。このため、上層の配線の集積度を向上させることができる。
また、図１１は、配線層が積層された半導体装置の別の構成を模式的に示す断面図である。図１１に示したように、小径プラグ１１９が第一配線１２１と接続しているため、第一配線１２１よりも上層の設計の自由度にすぐれている。たとえば、貫通電極１３５がバンプ１２７に接続していない構成や、貫通電極１３５の直上にバンプ１２７を形成せずに、不図示の配線を介して貫通電極１３５とバンプ１２７とを接続した構造等とすることができる。
また、本実施形態および以下の実施形態に係る半導体装置において、貫通電極１３５を構成する小径プラグ１１９の一部が大径プラグ１３１に内包する態様として、たとえば、小径プラグ１１９の断面の一部が内包される態様および断面すべてが内包される態様が挙げられる。図１２（ａ）および図１２（ｂ）は、こうした貫通電極１３５の構成を模式的に示す断面図である。図１２（ａ）は、小径プラグ１１９の断面のすべてが大径プラグ１３１に内包されている構成を示す図である。また、図１２（ｂ）は、小径プラグ１１９の断面の一部が大径プラグ１３１に内包されている構成を示す図である。小径プラグ１１９の内包のされ方により、大径プラグ１３１に形成される凹部の形状が異なっている。
図１２（ａ）および図１２（ｂ）のように、小径プラグ１１９の断面の少なくとも一部が大径プラグ１３１に内包される構成とすることにより、小径プラグ１１９が大径プラグ１３１に複数の面で接触する構成とすることができる。このため、図７（ｂ）を用いて前述した構成に比べ、小径プラグ１１９と大径プラグ１３１との密着性を向上させることができる。また、図１２（ａ）に示したように、小径プラグ１１９の断面すべてが大径プラグ１３１に貫入し、内包される構成とすることにより、これらの密着性をさらに向上させることができる。
以下の実施形態では、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図３は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図３に示した半導体装置１０２においては、大径プラグ１３１の上面がシリコン基板１０１の上面すなわち素子形成面に一致している。また、半導体装置１０２では、図１に示したシリコン基板１０１における電着絶縁膜１２９に代わり、大径プラグ１３１の側面にＳｉＮ膜１４３が形成され、シリコン基板１０１の裏面にＳｉＮ膜１４５が形成されている。
次に、半導体装置１０２の製造方法を説明する。図４（ａ）〜図４（ｄ）は、図２に示した半導体装置１０２の製造工程を模式的に示す断面図である。
まず、シリコン基板１０１に、反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いて大径プラグ１３１の形状に対応する開口部を有するレジストパターン（不図示）を形成する。このフォトレジスト膜をマスクとして、シリコン基板１０１をドライエッチングし、大径プラグ１３１を設けるための開口部を形成する。このとき、開口部の深さは適宜選択されるが、たとえば５０μｍ以上２００μｍ以下とすることができる。そして、フォトレジスト膜および反射防止膜を除去する。
次に、大径プラグ１３１の形状に対応した開口部が設けられたシリコン基板１０１の上面全面にＳｉＮ膜１４３を１００ｎｍ成膜する。そして、開口部を埋め込むようにシリコン基板１０１の素子形成面の全面にＳｉＯ2膜１４７をＳＯＧ（スピンオングラス）塗布する。次に、開口部以外の領域に成膜されたＳｉＯ2膜１４７をＣＭＰにより除去し、ＳｉＮ膜１４３の上面を露出させる。次いで、エッチングストッパ膜１０９としてＳｉＮ膜を成膜し、ＳｉＯ2膜１４７の上面をエッチングストッパ膜１０９で被覆する（図４（ａ））。
次に、第一の実施形態と同様にして、素子分離膜１０３、拡散層１０５、ゲート電極１０７を設ける。さらに、第一の実施形態と同様にして最下層絶縁膜１１１を形成し、最下層絶縁膜１１１を貫通する小径プラグ１１９および接続プラグ１２３を同時に形成する（図４（ｂ））。なお、半導体装置１０２では、小径プラグ１１９がＳｉＯ2膜１４７の内部にたとえば深さ１〜５０μｍ程度貫入した構成とすることができる。
そして、第一の実施形態と同様にして、第一配線層絶縁膜１１３、第一配線１２１、接続プラグ１２２、パッド１２５、バンプ１２７を形成する。そして、粘着剤層１１５を介して支持体１１７の表面にシリコン基板１０１の素子形成面の側を固定する。
次に、シリコン基板１０１の裏面研削を行い、ＳｉＯ2膜１４７の底面に設けられているＳｉＮ膜１４３の下面を露出させる。このとき、さらに裏面研削を進めてＳｉＯ2膜１４７を露出させてもよい。このＳｉＮ膜１４３あるいはＳｉＯ2膜１４７をマスクとして、シリコン基板１０１の裏面をさらにドライエッチングする。これにより、シリコン基板１０１の裏面側に突出部１４２が形成される。そして、シリコン基板１０１の裏面側の表面全面にＳｉＮ膜１４５を成膜する。そして、シリコン基板１０１の裏面においてＳｉＮのＣＭＰを行い、突出部１４２においてＳｉＯ2膜１４７の下面を露出させる（図４（ｃ））。
次に、ウエットエッチングによりＳｉＯ2膜１４７を除去する。エッチング液として、たとえば４０〜４９重量％程度の濃ＨＦ水溶液を用いる。このとき、ＳｉＯ2膜１４７の上面および側面にはエッチングストッパ膜１０９およびＳｉＮ膜１４３がそれぞれ設けられているため、ＳｉＯ2膜１４７が選択的に除去される。こうして、大径プラグ１３１の形状の開口部が得られ、突出部１４１が露出する。
そして、第一の実施形態と同様にしてＳｉＮ膜１３７のエッチバックを行い、無電解めっきにより小径プラグ１１９の露出部を起点としてＮｉ膜を成長させて、開口部１３９を埋め込むとともに、開口部１３９の外部にバンプを一体に形成する。そして、バンプの表面にＡｕのめっき膜１３３を設けることにより、大径プラグ１３１が形成される（図４（ｄ））。
そして、粘着剤層１１５をシリコン基板１０１の素子形成面から剥離することにより、支持体１１７が除去され、図３に示した半導体装置１０２が得られる。
次に、図３に示した半導体装置１０２の効果を説明する。半導体装置１０２は、第一の実施形態に記載の半導体装置１００の効果に加えて以下の効果を有する。
半導体装置１０２は、トランジスタの形成前に大径プラグ１３１の位置にＳｉＯ2膜１４７が形成される構成である。このため、大径プラグ１３１形成のための深いエッチングを素子形成前に行うことが可能な構成となっている。よって、裏面研削の後、大径プラグ１３１を形成するための開口部を裏面側に設ける際に、ＳｉＯ2膜１４７を除去すればよい。したがって、トランジスタ形成後のシリコン基板１０１の深いエッチングを行うことなく大径プラグ１３１を形成することができる。このため、プラズマ照射等によるトランジスタ等の受けるダメージが少なく、信頼性がさらに向上されている。
また、半導体装置１０２においては、シリコン基板１０１の裏面側に突出部１４２が形成されている。このため、Ｎｉ膜が大径プラグ１３１やバンプの側面でシリコン基板１０１と接触することの抑制が図られる。このため、信頼性にすぐれた構成となっている。
また、シリコン基板１０１の裏面研削の際に、ＳｉＯ2膜１４７とシリコン基板１０１が同時に研磨される構成となっている。このため、金属膜とシリコン基板１０１とを同時に研削する場合と比べて、研磨比の違いによる貫通電極１３５の裏面の粗面化が抑制された構成となっている。
一方、従来の貫通電極においては、たとえば、前述の非特許文献１に記載されているように、電極形成後に裏面研削がなされる構成となっている。このため、裏面研削の際にシリコン基板と金属膜とを同時に研削しなければならなかった。ところが、これらの研磨比が比較的大きいため、貫通電極の裏面が粗面化しやすかった。また、金属膜は延性が強いため裏面電極周辺がダレが生じてＳｉ面上に付着し、Ｃｕ等の比較的Ｓｉ中に拡散しやすい金属を含む場合、金属がシリコン基板中に拡散することがあった。このため、トランジスタ等の素子の信頼性を低下させることがあった。
これに対し、図３に示した半導体装置１０２においては、裏面研削においてＳｉＯ2膜１４７とシリコン基板１０１の同時研磨が行われる構成であるため、裏面研削の制御が容易であり、安定的に研削可能な構成であり、また平坦な裏面を有する構成とすることができる。また、安定的な大径プラグ１３１の形成が可能な構成となっている。また、大径プラグ１３１の側面および底面がそれぞれＳｉＮ膜１４３およびＳｉＮ膜１４５により被覆されているため、大径プラグ１３１中に含まれる金属のシリコン基板１０１中への拡散が好適に抑制される構成となっている。このため、トランジスタ等の素子の信頼性に優れた構成が実現される。また、裏面研削の際の製造コストを低減可能な構成となっている。
なお、本実施形態に係る半導体装置１０２を作製する際には、上述のようにシリコン基板１０１をドライエッチングし、大径プラグ１３１を設けるための開口部（図４（ａ）では不図示）を形成する。この手順を、ウエハ上に複数の半導体装置１０２を同時に作製する際のダイシングに利用することができる。
図９（ａ）および図９（ｂ）は、半導体装置１０２を作製するウエハ１５５の構成を模式的に示す平面図である。図９（ａ）は、ダイシング前のウエハ１５５を示しており、図中に点線で示したのがダイシングライン１５７である。また、図９（ｂ）は、図９（ａ）のダイシングライン１５７近傍を拡大した図である。なお、ウエハ１５５は半導体装置１０２におけるシリコン基板１０１に対応している。
図９（ａ）および図９（ｂ）に示したように、ウエハ１５５の表面に複数の半導体装置１０２が形成される。半導体装置１０２の形成において、シリコン基板１０１に大径プラグ１３１の形成と同時にダイシングライン１５７上にダイシングのための溝を形成しておく。その後、上述した方法で半導体装置１０２を作製する。このとき、ダイシングライン１５７近傍に形成された開口部は、裏面研削により貫通溝１５９となっている。そして、ウェハ全体を引っ張るか、ローラー等に押しつけて変形させることにより、ダイシングライン１５７にそって破断し、複数の半導体装置１０２を得る。
この方法では、複数の半導体装置１０２が形成されたウエハ１５５において、半導体装置１０２の形成領域間に貫通溝１５９を設けることができる。貫通溝１５９の内部のウエハ１５５が除去されているため、貫通溝１５９の形成領域を他の領域よりも薄化することができる。このため、この部分をダイシング領域とすることにより、確実にウエハ１５５の分割が可能となる。
また、この方法では、ダイシングライン１５７の近傍に貫通溝１５９を形成することができる。このため、ダイシングが容易な構成とすることができる。貫通溝１５９は、大径プラグ１３１の形成用の開口部と同時に得られるため、貫通溝１５９を作製するための独立のプロセスを経る必要がない。このため、低コストのダイシングが可能な構成となっている。このため、裏面工程でコストアップなくダイシング工程を含めることが可能である。また、貫通溝１５９の間隔、大きさを調節することにより、ダイシングの条件に適したスクライブ領域を得ることができる。このため、たとえば貫通溝１５９の集積度を向上させることにより、狭いピッチでのダイシングが可能である。すなわち、このようなダイシング方法においては、通常のブレードを用いる方法と比較して、ダイシング幅を非常に小さくでき、ウェハ１枚からのチップの取り数を大きくすることができる。
（第三の実施形態）
図５は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図５に示した半導体装置１０４においては、大径プラグ１３１の周囲を覆うＳｉＯ2リング１５１が設けられている。ＳｉＯ2リング１５１は、大径プラグ１３１の側面において、ＳｉＮ膜１４３に接して設けられている。ＳｉＯ2リング１５１の側面は、ＳｉＮ膜１４３を介してシリコン基板１０１に接している。また、第二の実施形態と同様に、シリコン基板１０１の裏面にＳｉＮ膜１４９が設けられている。
次に、半導体装置１０４の製造方法を説明する。図６（ａ）〜図６（ｄ）は、図５に示した半導体装置１０４の製造工程を模式的に示す断面図である。
まず、図６（ａ）に示した構成を形成する。はじめに、シリコン基板１０１に、反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いてＳｉＯ2リング１５１の形状に対応する円筒環形状の開口部を有するレジストパターン（不図示）を形成する。このフォトレジスト膜をマスクとして、シリコン基板１０１をドライエッチングし、ＳｉＯ2リング１５１を設けるための開口部を形成する。このとき、開口部の深さは適宜選択されるが、たとえば５０μｍ以上２００μｍ以下とすることができる。そして、フォトレジスト膜および反射防止膜を除去する。
次に、ＳｉＯ2リングの形状に対応した開口部が設けられたシリコン基板１０１の上面全面にＳｉＮ膜１４３を１００ｎｍ成膜する。そして、開口部を埋め込むようにシリコン基板１０１の素子形成面の全面にＳｉＯ2膜をＳＯＧ（スピンオングラス）塗布する。次に、開口部以外の領域に成膜されたＳｉＯ2膜をＣＭＰにより除去し、ＳｉＮ膜１４３の上面を露出させる。こうして、ＳｉＯ2リングが得られる。そして、エッチングストッパ膜１０９としてＳｉＮ膜を成膜し、ＳｉＯ2膜１４７の上面をエッチングストッパ膜１０９で被覆する。
次に、第一の実施形態と同様にして、素子分離膜１０３、拡散層１０５、ゲート電極１０７を設ける。さらに、第一の実施形態と同様にして最下層絶縁膜１１１を形成し、最下層絶縁膜１１１を貫通する小径プラグ１１９および接続プラグ１２３を同時に形成する。なお、半導体装置１０２では、小径プラグ１１９がシリコン基板１０１の内部にたとえば深さ１〜５０μｍ程度貫入した構成とすることができる。
次に、図６（ｂ）に示した構成を形成する。まず、第一の実施形態と同様にして、第一配線層絶縁膜１１３、第一配線１２１、接続プラグ１２２、パッド１２５、バンプ１２７を形成する。そして、素子形成面を粘着剤層１１５を介して支持体１１７の表面に固定する。
次に、第一の実施形態と同様にしてシリコン基板１０１の裏面研削を行う。研削後のシリコン基板１０１の厚さは、本実施形態においてもたとえば５０〜２００μｍ程度とすることができる。
次に、図６（ｃ）に示した構成を形成する。はじめに、研削後のシリコン基板１０１の裏面全面にＳｉＮ膜１４９を２０ｎｍ成膜する。
そして、シリコン基板１０１の裏面に反射防止膜とフォトレジストをこの順に塗布し、フォトリソグラフィー技術を用いてＳｉＯ2リング１５１の内側が開口するレジストパターン（不図示）を形成する。このフォトレジスト膜をマスクとして、シリコン基板１０１の裏面をさらにウエットエッチングする。このとき、たとえば濃フッ硝酸を用いてウエットエッチングを行う。これにより、ＳｉＯ2リング１５１により囲まれた領域のシリコン基板１０１が除去されて、シリコン基板１０１の裏面側に開口部１３９が形成される。また、突出部１４１が開口部１３９内に露出する。
次に、図６（ｄ）に示した構成を形成する。フォトレジストおよび反射防止膜を除去した後、ＳｉＮ膜１４９をエッチバックする。このとき、小径プラグ１１９の先端部分のＳｉＮ膜１３７も除去される。そして、シリコン基板１０１の裏面全面にバリアメタル膜としてＴｉＷ膜とＣｕ膜をスパッタ法によりこの順に成膜する。そして、シリコン基板１０１の裏面に開口部１３９を開口させたフォトレジストを設け、電解めっきによりＮｉ膜を成長させて、開口部１３９を埋め込むとともに、開口部１３９の外部にバンプを一体に形成する。そして、バンプの表面にＡｕのめっき膜１３３を設け、大径プラグ１３１を得る。なお、大径プラグ１３１の形成と同時に、裏面配線を形成してもよい。
そして、フォトレジストを除去し、ウエットエッチングによりシリコン基板１０１の表面のバリアメタル膜を除去する。そして、粘着剤層１１５をシリコン基板１０１の素子形成面から剥離することにより、支持体１１７が除去され、図５に示した半導体装置１０４が得られる。
次に、図５に示した半導体装置１０４の効果を説明する。半導体装置１０２は、第一の実施形態に記載の半導体装置１００（図１）の効果に加えて以下の効果を有する。
半導体装置１０４においては、シリコン基板１０１内の貫通電極１３５の側方にＳｉＯ2リング１５１が形成されている。ＳｉＯ2の厚い壁を大径プラグ１３１の周囲に設けることにより、寄生容量を減少させることができる。よって、半導体装置の動作を高速化させることができる。
また、ＳｉＯ2リング１５１は、トランジスタ等の素子の形成前にシリコン基板１０１中に設けられる。このため、第二の実施形態の場合と同様に、ＳｉＯ2リング１５１の形成による素子の信頼性の低下が抑制された構成となっている。
なお、半導体装置１０４では、大径プラグ１３１の側方にＳｉＯ2リング１５１を形成したが、リングの材料はその後の素子形成過程での加熱に対する耐性を有する絶縁材料であれば、ＳｉＯ2以外の材料とすることもできる。また、ＳｉＯ2リング１５１の断面形状は、閉じていれば円筒環には限定されず、たとえば断面が矩形の環状の筒状体としてもよい。
また、本実施形態に係る半導体装置１０４においても、第二の実施形態に記載の半導体装置１０２（図３）の場合と同様に、ＳｉＯ2リング１５１を大径プラグ１３１の側方に加え、ウエハ１５５のダイシングライン１５７の近傍に形成しておくことにより、ダイシング特性にすぐれた構成とすることができる。
以上、発明の好適な実施形態を説明した。しかし、本発明は上述の実施形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
たとえば、以上の実施形態においては、半導体基板としてシリコン基板を用いたが、ＧａＡｓ基板等の化合物半導体基板としてもよい。
また、以上の実施形態においては、小径プラグ１１９の材料としてＷを用いたが、導電率の高い他の材料を用いてもよい。たとえば、Ｃｕ、Ａｌ、Ｎｉ、ポリシリコンなどの材料を用いてもよい。
また、以上の実施形態においては、貫通電極１３５を構成する小径プラグ１１９が第一配線層絶縁膜１１３に接続される構成について説明したが、第二配線層以上の第一配線層絶縁膜１１３より上部の下層配線層に接続される構成としてもよい。
また、以上の実施形態においては、一つの大径プラグ１３１の上面に一つの小径プラグ１１９が貫入した構成を例に説明したが、図７（ｃ）に示したように、一つの大径プラグ１３１に二つ以上の小径プラグ１１９が貫入した構成とすることもできる。こうすることにより、アンカー効果をさらに確実に発揮させることができる。よって、小径プラグ１１９と大径プラグ１３１との電気的接触をさらに確実なものとすることができる。
また、貫通電極１３５を構成する小径プラグ１１９および大径プラグ１３１がともに円柱である場合を例に説明したが、二つのプラグの断面積が異なっていれば、径の異なる円柱を組み合わせる態様には限られない。小径プラグ１１９または大径プラグ１３１を柱状体とすることができ、たとえばその形状は、円柱、楕円柱、または角柱等の上面および底面の面積が略等しい形状であってもよい。また、上面に先端部を有しない円錐台、楕円錐台、または角錐台の形状であってもよい。また、柱状体は、一方向に延在するストライプ状であってもよい。
また、以上の実施形態において、大径プラグ１３１の上面がシリコン基板１０１の素子形成面の下方に位置している構成とすることもできるし、大径プラグ１３１がシリコン基板１０１の裏面から素子形成面の近傍にわたって設けられている構成とすることができる。また、大径プラグ１３１の上面が多少シリコン基板１０１の素子形成面から突出していても、大径プラグ１３１が上面で絶縁された構成であればよい。
また、以上の実施形態においては、粘着剤層１１５および支持体１１７をシリコン基板１０１の素子形成面から剥離したが、必要に応じて剥離させずにそのまま半導体装置の一部としてもよい。
本実施形態に係る半導体装置の構成を模式的に示す断面図である。 図１の半導体装置の製造工程を説明する断面図である。 本実施形態に係る半導体装置の構成を模式的に示す断面図である。 図３の半導体装置の製造工程を説明する断面図である。 本実施形態に係る半導体装置の構成を模式的に示す断面図である。 図５の半導体装置の製造工程を説明する断面図である。 貫通電極の構成を模式的に示す図である。 貫通電極の構成を模式的に示す断面図である。 本実施形態に係る半導体装置の製造方法を説明する平面図である。 本実施形態に係る半導体装置の構成を模式的に示す断面図である。 本実施形態に係る半導体装置の構成を模式的に示す断面図である。 本実施形態に係る貫通電極の構成を模式的に示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ 半導体装置
１０３ 素子分離膜
１０４ 半導体装置
１０５ 拡散層
１０７ ゲート電極
１０９ エッチングストッパ膜
１１２ 配線用絶縁膜
１１３ 第一配線層絶縁膜
１１４ プラグ用絶縁膜
１１５ 粘着剤層
１１７ 支持体
１１９ 小径プラグ
１２１ 第一配線
１２２ 接続プラグ
１２３ 接続プラグ
１２５ パッド
１２７ バンプ
１２９ 電着絶縁膜
１３１ 大径プラグ
１３３ めっき膜
１３５ 貫通電極
１３７ ＳｉＮ膜
１３９ 開口部
１４１ 突出部
１４２ 突出部
１４３ ＳｉＮ膜
１４５ ＳｉＮ膜
１４７ ＳｉＯ2膜
１４９ ＳｉＮ膜
１５１ ＳｉＯ2リング
１５３ 配線
１５４ 配線
１５５ ウエハ
１５７ ダイシングライン
１５９ 貫通溝
１６１ 絶縁層
１６３ 絶縁層
１６５ 配線
１６７ 接続プラグ
１６９ 配線
１７１ 接続プラグ

Claims (15)

  1. 半導体基板と、
    前記半導体基板の素子形成面に設けられた絶縁層と、
    前記半導体基板を貫通し、前記絶縁層の内部に設けられた導電部材と接続する貫通電極と、
    を有し、
    前記貫通電極は、
    前記導電部材と接続し、前記半導体基板側の端部が前記半導体基板の中に位置する第一の導電プラグと、
    前記半導体基板に設けられ、前記半導体基板の裏面から前記半導体基板の前記素子形成面に向かって形成され、前記第一の導電プラグの断面積よりも大きい断面積を有し、前記第一の導電プラグの前記半導体基板側の端部を内包する第二の導電プラグと、
    を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、複数の前記第一の導電プラグが、一つの前記第二の導電プラグと電気的に接続されるように構成されたことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、前記第二の導電プラグが前記半導体基板の前記裏面から前記半導体基板の前記素子形成面の近傍にわたって形成されていることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記第一の導電プラグの前記半導体基板側の端部が前記第二の導電プラグに貫入していることを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、前記第二の導電プラグと前記半導体基板とが絶縁膜を介して接していることを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、前記第二の導電プラグが前記半導体基板の前記裏面から突出していることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、前記第二の導電プラグの側面外周に環筒状絶縁体が配設されたことを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、前記半導体基板の前記素子形成面における前記貫通電極の断面積が、前記半導体基板の前記裏面における前記貫通電極の断面積よりも小さいことを特徴とする半導体装置。
  9. 半導体基板の素子形成面の側に、前記素子形成面から前記半導体基板の途中まで伸びる第一の孔を形成する工程と、
    前記第一の孔の内壁に、絶縁材料からなるバリア膜を形成する工程と、
    前記第一の孔の内部を埋め込むように第一の金属膜を埋設する工程と、
    前記第一の孔の外部に形成された前記第一の金属膜を除去し、前記第一の孔の内部に第一の導電プラグを形成する工程と、
    裏面の側から前記半導体基板を選択的に除去することにより、前記裏面から前記素子形成面に向かって伸びていて前記第一の孔より断面積が小さい第二の孔を形成し、前記第二の孔の内部に前記第一の導電プラグの一部を露出させる工程と、
    露出した前記バリア膜の少なくとも一部を除去し、前記第一の金属膜を露出させる工程と、
    第一の金属膜を露出させる前記工程の後、前記第二の孔を埋めるように第二の金属膜を成長させて、前記第一の導電プラグの一部を内包する第二の導電プラグを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    第一の孔を形成する前記工程の前に、前記素子形成面の側から前記半導体基板を選択的に除去して環筒状の孔を形成し、前記孔の内部に絶縁体を埋設して環筒状絶縁体を形成する工程を含み、
    第一の孔を形成する前記工程は、前記半導体基板の前記環筒状絶縁体の内側の領域の一部を除去して前記第一の孔を形成する工程を含み、
    第二の孔を形成する前記工程は、前記半導体基板の前記環筒状絶縁体の内側の領域の少なくとも一部を除去して前記第二の孔を形成する工程を含むことを特徴とする半導体装置の製造方法。
  11. 請求項９または１０に記載の半導体装置の製造方法において、第一の孔を形成する前記工程は、前記半導体基板の前記素子形成面の側に絶縁膜を形成した後、前記絶縁膜および前記半導体基板を選択的に除去して前記第一の孔を形成する工程を含むことを特徴とする半導体装置の製造方法。
  12. 半導体基板の素子形成面の側から前記半導体基板を選択的に除去して孔を形成し、前記孔の内部に絶縁体を埋設し絶縁プラグを形成する工程と、
    前記半導体基板の前記素子形成面の側に、前記絶縁プラグの一部が選択的に除去された第一の孔を、断面積が前記絶縁プラグより小さくなるように形成する工程と、
    前記第一の孔の内部を埋め込むように第一の金属膜を埋設する工程と、
    前記第一の孔の外部に形成された前記第一の金属膜を除去し、前記第一の孔の内部に第一の導電プラグを形成する工程と、
    前記半導体基板の裏面全面を一部除去し、前記絶縁プラグの下面を露出させる工程と、
    半導体基板の裏面を除去する前記工程の後、前記絶縁プラグを前記半導体基板の裏面側から選択的に除去して前記第一の孔より断面積が大きい第二の孔を形成し、前記第二の孔の内部に前記第一の導電プラグの一部を露出させる工程と、
    前記第二の孔を埋めるように第二の金属膜を成長させて、前記第一の導電プラグの一部を内包する第二の導電プラグを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、第一の孔を形成する前記工程は、前記半導体基板の前記素子形成面の側に絶縁膜を形成した後、前記絶縁膜および前記絶縁プラグを選択的に除去して前記第一の孔を形成する工程を含むことを特徴とする半導体装置の製造方法。
  14. 請求項９乃至１３いずれかに記載の半導体装置の製造方法において、
    第一の導電プラグを形成する前記工程の後、前記素子形成面の上部に、前記第一の導電プラグに接続する配線を有する配線層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  15. 請求項９乃至１４いずれかに記載の半導体装置の製造方法において、
    第一の孔を形成する前記工程の前に、前記半導体基板の前記素子形成面の上部に設けられた絶縁層を設ける工程を有し、
    第一の導電プラグを形成する前記工程は、前記絶縁層の内部に、前記第一の導電プラグと同時にトランジスタ素子へ接続する接続プラグを形成する工程を含むことを特徴とする半導体装置の製造方法。
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