JP4582272B2 - 多層プリント配線板 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ソルダーレジスト層及び絶縁層にクラックが生じ難く、従って信頼性に優れる多層プリント配線板に関する。
【0002】
【従来の技術】
近年、パーソナルコンピューター等に代表されるように、電子機器に小型化、薄型化が求められている。そのため、内部のプリント配線板にも、小型化、薄型化が求められ、それを実現するために、配線パターンの幅は細く、間隙は小さく、配線層の多層化、配線層間を接続するバイアの小径化という、いわゆる高密度配線が求められている。
【0003】
高密度配線を施したプリント配線板としては、ビルドアップ法を用いて高密度配線を形成したプリント配線板が知られている。この方法は絶縁性基板上に配線パターンを形成し、この配線パターン上に絶縁層を形成し、この絶縁層上にさらに配線パターンを形成し、さらに絶縁層を形成するという工程を繰り返すことにより、絶縁性基板の片面上に積層して多層のプリント配線板を形成するというものである。
【0004】
この方法の利点としては、積層プレスが不要であること、スルーホールによる配線障害がないので配線密度が向上することなどが挙げられている。
このプリント配線板は、リードフレーム上に半導体チップを搭載し、樹脂封止して得られるICパッケージや、抵抗部品、コンデンサ部品等の電子部品を搭載する基板としての用いられ方ばかりでなく、単数、もしくは複数の半導体チップを直接搭載し、ボール・グリッド・アレー(BGA)やピン・グリッド・アレー(PGA)等の形態で、一つの機能単位のモジュールとして基板に搭載されるモジュール用の基板としても用いられている。これらのモジュールはマルチチップモジュール(MCM)、シングルチップモジュール(SCM)とも呼ばれている。
【0005】
ビルドアップ法を用いたプリント配線板の製造方法の例を、図5に従って説明する。まず図5(a)のように、ガラスエポキシ基板等のリジッドな材料からなる絶縁基板(51)上に配線パターン(52)を形成する。この場合、両面銅張ガラスエポキシ基板を用いて、エッチングにより配線パターンを形成するという方法が簡易でよい。
続いて、図5(b)のように、感光性エポキシ樹脂を塗布し、絶縁層(53)を形成し、バイアホールを形成する部分(54)の感光性エポキシ樹脂を露光、現像して取り除く。このように露光、現像工程でバイアホールを形成することにより、微細なバイアホールを得ることができる。
【0006】
絶縁層の形成にあたってはシート状の樹脂を貼着するという方法が均一な厚さで簡易に絶縁層を形成できるという点からみて好ましいが、液状の樹脂を塗布するという方法でもよい。その場合の塗布方法としてはスクリーン印刷法、カーテンコート法やスピンコート法が適用されている。
絶縁層の材料としては他にポリイミド樹脂、アクリル樹脂等が用いられる。なお、上述のように感光性樹脂を用い、露光、現像工程でバイアホールを形成する方法ではなく、炭酸ガスレーザーや、YAGレーザー、エキシマレーザー等のレーザーを用いて、絶縁層にバイアホールを形成する方法を採用してもよい。
この場合、絶縁層の材料の絶縁性樹脂は感光性材料である必要はない。
【0007】
次に、図5(c)のように、絶縁層(53)上に無電解めっき、及び電解めっきによって銅箔を形成し、バイアホール(55)を設け、形成された銅箔をエッチングすることにより配線パターン(56)を形成する。
この際、無電解めっきは、絶縁層上に導電性を付与し、電解めっきが可能となるようにするために行うものである。なお、配線パターン形成には、サブトラクティブ法及びアディティブ法のいずれもが適用できる。
【0008】
次に、図5(d)に示すように、絶縁層(57)を全面に形成し、バイアホール部を形成する。この形成の方法は、図5(b)の工程で用いた方法と同様でよい。
さらに、ドリルを用いてスルーホール用の貫通孔(58)を形成する。そして、図5(c)と同様の工程でめっきを行い、バイア(59)及びスルーホール(60)を形成する(図5(e))。この場合、スルーホール(60)は配線パターンの高密度形成の障害とならないように、なるべく孔径が小さいほうが好ましい。
【0009】
続いて、エッチングにより配線パターン(61)を形成する。この際に表層配線層を形成した側と反対の面の銅箔も同時にエッチングして、電源層のパターン(62)とする。そして、配線パターン(61)、電源層のパターン(62)を保護するソルダーレジスト層(63)を設けて、プリント配線板が完成する(図5(f))。
【0010】
ところで、一般にプリント配線板では、半導体チップ等の電子部品に電源供給を行うために、電源層および接地層が形成されている。
電源層および接地層には、配線層をそれぞれ一層づつ割り当てることが望ましいが、高密度化の要求が厳しいことから、その他の信号のための配線を同一層の配線層に混在させることがおこなわれている。しかし、一層づつ割り当てないまでも、電源、接地の電位を安定させることが求められていることから、配線層の導体は広い面積で形成した、いわゆるベタパターンとすることが望ましい。
【0011】
ベタパターンは配線層のパターンに層厚の差や、抜けた部分のない一様な配線層のパターンであるが、その面積が1cm2 以上のベタパターンを設けた多層プリント配線板は、半導体チップなどが搭載され電子機器として用いられると、絶縁層やソルダーレジスト層にクラックが発生することがある。
これは、配線層の導体は銅で形成されているために、絶縁層やソルダーレジスト層との間に熱膨張係数の差異に起因する応力が発生するためであると推定されている。
このような剥離が生ずると、その付近の配線が切断されたり、絶縁層やソルダーレジスト層が絶縁不良となり、電気的短絡の原因となったりするという問題があった。
【0012】
【発明が解決しようとする課題】
本発明は上記問題点に鑑みなされたものであり、ビルドアップ法を用いて製造された多層プリント配線板が、その配線層に広い面積のベタパターンが形成された場合においても、電子機器に用いられた際に絶縁層やソルダーレジスト層にクラックが生じにくく、従って信頼性に優れる多層プリント配線板を提供することを課題とする。
【0013】
【課題を解決するための手段】
本発明は、絶縁性基板上に配線層が形成され、該配線層上に絶縁層及び配線層が繰り返し形成された積層の最上層の配線層上に、該最上層の配線層の少なくも一部を被覆保護するソルダーレジスト層が形成されたプリント配線板であって、該ソルダーレジスト層で被覆保護される配線層に、面積が1cm2以上の多角形ベタパターンが形成され、該ソルダーレジスト層で被覆保護される該多角形ベタパターンの辺の長さが1cm以上の辺に、長さ1cm当たり1個以上の、半径500μm以上の半円状のベタパターン延長部或はベタパターン削除部を有し、前記多角形ベタパターンの辺と4分の1円からなる第1の円弧状部と前記ベタパターン延長部とが滑らかに接続されて前記ベタパターン延長部が前記多角形ベタパターンの辺から外側へ突出し、前記多角形ベタパターンの辺と4分の1円からなる第2の円弧状部と前記ベタパターン削除部とが滑らかに接続されて前記ベタパターン削除部が前記多角形ベタパターンの辺から内側へ窪み、前記第1の円弧状部と前記第2の円弧状部が100μm以上の半径を有し、前記ベタパターン延長部が前記第1の円弧状部と接続する2点の中点に前記ベタパターン延長部の半円の中心があり、前記ベタパターン削除部が前記第2の円弧状部と接続する2点の中点に前記ベタパターン削除部の半円の中心があることで、該多角形ベタパターンを被覆する該ソルダーレジスト層へのクラックの発生を防止したことを特徴とする多層プリント配線板である。
【0015】
【発明の実施の形態】
本発明を実施の形態に基づいて以下に説明する。
図1(a)、(b)は、本発明による多層プリント配線板における配線層のベタパターンの一実施例を示す平面図である。図1に示すように、この一実施例における配線層のベタパターン(10)は、絶縁層(11)上に形成された面積略(a)×(b)の長方形である。
ベタパターンは、長方形が基本となるが、他の信号の配線の配置との関係で、部分的に斜めに削ったりすることが多く、多角形の複雑な形状となることが多い。
該当する配線層としては、絶縁性基板上、或いは絶縁層上に形成された配線層である。
【0016】
図1(a)においては、配線層のベタパターン(10)は、元のベタパターン(12)とベタパターン延長部(13)とで構成されている。また、図1(b)においては、配線層のベタパターン(10)は、元のベタパターン(12)にベタパターン削除部(14)のあるものである。
本発明におけるベタパターンは、面積略(a)×(b)が1cm2 以上であるベタパターンであって、ベタパターンの辺の長さが1cm以上の辺に、長さ1cm当たり半径500μm以上の略半円状のベタパターン延長部或いはベタパターン削除部を1個以上有することを特徴とするものである。
【0017】
図1(a)、(b)においては、ベタパターン延長部(13)或いはベタパターン削除部(14)は、短辺(a)に1個、長辺(b)に2個示されているので、このベタパターン(10)の面積略(a)×(b)は1cm2 以上2cm2
以下のベタパターン(10)を表している。
ベタパターン延長部或いはベタパターン削除部の形状は略半円状であることが望ましく、略半円状であることによって、絶縁層やソルダーレジスト層に発生する熱膨張係数の差異に起因する応力を分散することができ、クラックの発生を防止することができるものとなる。
また、この略半円状の半径は、500μm以上であり、上限は特に限定されないがベタパターンに比べ大きくなり過ぎないよう約5mm以下であることが好ましい。
尚、ベタパターン延長部或いはベタパターン削除部は、同一のベタパターンに組み合わせたものでもよい。
【0018】
また、図2(a)、(b)に示すように、半径(r1)の略半円状のベタパターン延長部(13)或いはベタパターン削除部(14)と、辺が交わる部分は、半径r2の円弧状にすることがクラックの発生を防止する観点から好ましい。
図2(a)に示すように、円弧状の半径(r2)に相当する距離(M1)分ベタパターン延長部(13)を元のベタパターン(12)の外側へ移動させてもよく、また、図2(b)に示すように、ベタパターン削除部(14)の際には、円弧状の半径(r2)に相当する距離(M2)分ベタパターン削除部(14)元のベタパターン(12)の内側へ移動させてもよい。
このような円弧状の分だけ略半円状のベタパターンを移動させる形状も本発明の「略半円状」の概念に含まれる。
【0019】
【実施例】
以下に本発明の実施例を詳細に説明する。
<実施例1>
先ず、ガラス−エポキシの絶縁基板の片面に厚さ18μmの銅箔が貼着された材料を用い、この片面の銅箔をパターニングして配線層を形成した。
次に、配線層上に、太陽インキ製造(株)製、商品名:PSR4000を、絶縁層として仕上がり時の膜厚が37μmとなるように塗布し、仮乾燥後、マスクを用いて露光、現像してビア形成用の孔を形成し、ベーキングすることにより絶縁層形成した。
次に、絶縁層上に無電解めっき、つづけて電解めっきを施し、厚さ15μmの導体層を形成した。この導体層上にレジストを形成し、露光、現像およびエッチングを施し、パターニングして配線層を形成した。
【0020】
パターニングして形成した配線層の形状は、図3に示すように、縦(a’)約11mm、横(b’)約11mmの正方形であり、各辺には約2mmの間隔(c’)毎に略半円状のベタパターン延長部(13)とベタパターン削除部(14)が交互に設けられている。
図4は、図3におけるA位置のベタパターン延長部(13)を更に拡大して示す説明図である。図4に示すように、約500μmの半径(r1)を有するベタパターン延長部(13)と辺が交わる部分は、半径r2の円弧状となっているものである。
【0021】
続いて、配線層上に、乾燥時膜厚が20μmとなるように、絶縁材料と同じ材料、同じ工程で、ソルダーレジスト層を形成した。
得られた配線板について、そのクラック発生の信頼性の評価試験には冷熱サイクル試験(TAT)を適用した。
冷熱サイクル試験(TAT)は、以下のようなものである。
【0022】
先ず、室温から、約3分間で125℃まで、一定の温度勾配で昇温させ、125℃で30分間保持する。次に、5分間で−65℃まで前記と同じ温度勾配で降温させ、−65℃で30分間保持する。約1.5分間でやはり前記と同じ温度勾配で室温まで昇温する。これが1サイクルである。
なお、2サイクル以上行う時は、−65℃から125℃まで前記と同じ温度勾配で昇温する。
【0023】
配線板を200サイクル毎に取り出し、外観を観察しクラックの有無を調べた。従来のベタパターンを有する配線板では、200サイクルでベタパターン上のソルダーレジストにクラックが発生したが、本実施例1における配線板では、1000サイクルでもクラックが全く発生しなかった。
【0024】
【発明の効果】
本発明は、ビルドアップ法を用いて製造された、ソルダーレジスト層が形成され、配線層の少なくとも一層に、面積が1cm2 以上の多角形のベタパターンが形成されている多層プリント配線板において、多角形ベタパターンの辺の長さが1cm以上の辺に、長さ1cm当たり半径500μm以上の略半円状のベタパターン延長部或いはベタパターン削除部を1個以上有するので、配線層に広い面積のベタパターンが形成された場合においても、電子機器に用いられた際に絶縁層やソルダーレジスト層にクラックが生じにくく、従って信頼性に優れる多層プリント配線板となる。
【0025】
また、本発明は、上記多層プリント配線板において、略半円状のベタパターン延長部或いはベタパターン削除部と辺が交わる部分が、半径100μm以上の円弧状であるので、信頼性に更に優れる多層プリント配線板となる。
【図面の簡単な説明】
【図1】(a)、(b)は、本発明による多層プリント配線板における配線層のベタパターンの一実施例を示す平面図である。
【図2】(a)、(b)は、辺が交わる部分の円弧状を示す説明図である。
【図3】実施例1における配線層の形状を示す説明図である。
【図4】図3におけるA位置のベタパターン延長部を更に拡大して示す説明図である。
【図5】(a)〜(f)は、ビルドアップ法を用いたプリント配線板の製造方法の例の説明図である。
【符号の説明】
10……配線層のベタパターン
11、53、57……絶縁層
12……元のベタパターン
13……ベタパターンの延長部
14……ベタパターンの削除部
51……絶縁基板
52、61……配線パターン
54……バイアホールを形成する部分
55……バイアホール
56……配線パターン
58……スルーホール用の貫通孔
59……バイア
60……スルーホール
62……電源層のパターン
a……長方形の短辺
b……長方形の長辺
a’、b’……正方形の辺
c’……約2mmの間隔
r1……略半円状の半径
r2……円弧状の半径
Claims (1)
- 絶縁性基板上に配線層が形成され、該配線層上に絶縁層及び配線層が繰り返し形成された積層の最上層の配線層上に、該最上層の配線層の少なくも一部を被覆保護するソルダーレジスト層が形成されたプリント配線板であって、
該ソルダーレジスト層で被覆保護される配線層に、面積が1cm2以上の多角形ベタパターンが形成され、
該ソルダーレジスト層で被覆保護される該多角形ベタパターンの辺の長さが1cm以上の辺に、長さ1cm当たり1個以上の、半径500μm以上の半円状のベタパターン延長部或はベタパターン削除部を有し、
前記多角形ベタパターンの辺と4分の1円からなる第1の円弧状部と前記ベタパターン延長部とが滑らかに接続されて前記ベタパターン延長部が前記多角形ベタパターンの辺から外側へ突出し、前記多角形ベタパターンの辺と4分の1円からなる第2の円弧状部と前記ベタパターン削除部とが滑らかに接続されて前記ベタパターン削除部が前記多角形ベタパターンの辺から内側へ窪み、
前記第1の円弧状部と前記第2の円弧状部が100μm以上の半径を有し、
前記ベタパターン延長部が前記第1の円弧状部と接続する2点の中点に前記ベタパターン延長部の半円の中心があり、前記ベタパターン削除部が前記第2の円弧状部と接続する2点の中点に前記ベタパターン削除部の半円の中心があることで、
該多角形ベタパターンを被覆する該ソルダーレジスト層へのクラックの発生を防止したことを特徴とする多層プリント配線板。
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4969257B2 (ja) * | 2007-01-29 | 2012-07-04 | 京セラ株式会社 | 配線基板およびそれを用いた半導体素子の実装構造体 |
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JP7003412B2 (ja) * | 2017-02-03 | 2022-01-20 | 大日本印刷株式会社 | 導電基板およびその製造方法 |
JP7223352B2 (ja) * | 2017-02-03 | 2023-02-16 | 大日本印刷株式会社 | 導電基板およびその製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6226887A (ja) * | 1985-07-29 | 1987-02-04 | 日本シイエムケイ株式会社 | プリント配線板 |
JPH1065052A (ja) * | 1996-08-12 | 1998-03-06 | Ngk Spark Plug Co Ltd | セラミック積層構造の電子部品用パッケージ本体 |
JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
JPH11177247A (ja) * | 1997-12-15 | 1999-07-02 | Ngk Spark Plug Co Ltd | 配線基板 |
JPH11251753A (ja) * | 1997-12-29 | 1999-09-17 | Ibiden Co Ltd | 多層プリント配線板 |
JP2000133941A (ja) * | 1998-10-28 | 2000-05-12 | Ibiden Co Ltd | 多層ビルドアップ配線板 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07302979A (ja) * | 1994-05-10 | 1995-11-14 | Toshiba Corp | 多層配線基板 |
US6613413B1 (en) * | 1999-04-26 | 2003-09-02 | International Business Machines Corporation | Porous power and ground planes for reduced PCB delamination and better reliability |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6226887A (ja) * | 1985-07-29 | 1987-02-04 | 日本シイエムケイ株式会社 | プリント配線板 |
JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
JPH1065052A (ja) * | 1996-08-12 | 1998-03-06 | Ngk Spark Plug Co Ltd | セラミック積層構造の電子部品用パッケージ本体 |
JPH11177247A (ja) * | 1997-12-15 | 1999-07-02 | Ngk Spark Plug Co Ltd | 配線基板 |
JPH11251753A (ja) * | 1997-12-29 | 1999-09-17 | Ibiden Co Ltd | 多層プリント配線板 |
JP2000133941A (ja) * | 1998-10-28 | 2000-05-12 | Ibiden Co Ltd | 多層ビルドアップ配線板 |
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