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JP4580890B2 - 薄膜トランジスタ、平板表示装置用アレイ基板、薄膜トランジスタの製造方法、及び平板表示装置用アレイ基板の製造方法 - Google Patents

薄膜トランジスタ、平板表示装置用アレイ基板、薄膜トランジスタの製造方法、及び平板表示装置用アレイ基板の製造方法 Download PDF

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Description

本発明は、平板表示装置に係り、より詳しくは、平板表示装置用の薄膜トランジスタ、アレイ基板、及びそれらの製造方法に関する。
一般的に、現在常用化されている薄膜の表示装置には、液晶表示装置（ＬＣＤ）、プラズマディスプレイ（ＰＤＰ）、あるいは有機ＥＬディスプレイ（ＯＥＬＤ）等がある。前述した表示装置は、スイッチング素子及び駆動素子として薄膜トランジスタを使用する。前記薄膜トランジスタが構成された例として、液晶表示装置ＬＣＤの構成を、以下、図面を参照して説明する。
図１は、従来の液晶表示装置の構造の概略図である。図１に示したように、液晶表示装置３は、相互に対向する上部基板５及び下部基板２２と、前記上部基板５及び下部基板２２間に介された液晶層１１とを含む。
前記下部基板２２上には、ゲート配線１２と、前記ゲート配線１２と交差するデータ配線２４が形成されており、この交差領域は、画素領域Ｐで定義される。前記ゲート配線１２及びデータ配線２４の交差する地点には、薄膜トランジスタＴが位置し、前記画素領域Ｐには、前記薄膜トランジスタＴに連結された画素電極１７が形成されている。前記画素電極１７は、例えば、インジウム−スズ−オキサイド（ＩＴＯ）、またはインジウム−ジンク−オキサイド（ＩＺＯ）のような透明導電性物質を含む。
前記薄膜トランジスタＴは、ゲート電極３０と、前記データ配線２４に連結されるソース電極３４と、前記ソース電極３４と離隔されるように位置するドレイン電極３６と、前記ソース電極３４及びドレイン電極３６とゲート電極３０間に位置する半導体層３２とを含む。
ここで、前記ゲート配線１２は、第１外部回路からのスキャニングシグナル（掃引信号）を前記ゲート電極３０に提供して、前記データ配線２４は、第２外部回路からのデータシグナル（データ信号）を前記ソース電極３４に提供する。
また、前記上部基板５上には、赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃが形成され、赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃ各々は、前記画素領域Ｐに対応する領域に繰り返して配列される。さらに、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃのそれぞれの間の区間には、ブラックマトリックス６が形成され、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃ及び前記ブラックマトリックス６上には、共通電極９が形成される。
前述したように構成される液晶表示装置の駆動原理は、液晶の光学的異方性と分極特性を利用する。前記液晶は、構造が細く長いために、分子の配列において方向性を有しており、液晶に電圧を印加して、分子配列の方向が制御できる。従って、液晶の分子配列の方向を任意に調節すると、液晶の分子配列が変わり、光学的異方性により液晶の分子配列の方向に光の偏光状態が変化され、画像情報を表示する。
前述した構成で、前記スイッチング素子として使用する薄膜トランジスタは、多様な形態で形成でき、特に、その一例としては、非晶質シリコンを利用する逆スタッガード型あるいはポリシリコンを利用するトップゲート型の薄膜トランジスタを挙げることができる。
図２は、従来の逆スタッガード型の薄膜トランジスタの概略的な断面図である。図２に示したように、従来の逆スタッガード型の薄膜トランジスタＴは、基板５０上に形成されたゲート電極５２と、前記ゲート電極５２を含む基板５０の全面上に形成されたゲート絶縁膜５４と、前記ゲート電極５２と対応した位置で、前記ゲート絶縁膜５４上に形成されたアクティブ層５６と、前記アクティブ層５６上に形成されたオーミックコンタクト層５８とを含む。
ここで、前記オーミックコンタクト層５８は、前記アクティブ層５６の中心部を露出させるオープン部５９を有する。前記オーミックコンタクト層５８上には、ソース電極６０及びドレイン電極６２が形成されており、前記ソース電極６０及びドレイン電極６２は、前記オープン部５９によって相互に離隔されて位置する。実質的には、前記オープン部５９は、前記薄膜トランジスタＴのチャンネル部（図示せず）を定義する。
また、薄膜トランジスタＴ上に、保護層６４が形成され、前記保護層６４は、前記ドレイン電極６２の一部領域を露出させるドレインコンタクトホール６６を有しており、前記保護層６４上に、画素電極６８が形成され、前記画素電極６８は、前記ドレインコンタクトホール６６を通じて前記ドレイン電極６２に連結される。
図３Ａないし図３Ｅは、従来の逆スタッガード型の薄膜トランジスタを、その製造工程によって示した概略的な断面図である。図３Ａに示したように、基板５０上に、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）のようなアルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含む導電性金属グループのうちから選択された１つを蒸着してパターニングし、ゲート電極５２を形成する。
前記ゲート電極５２が形成された基板５０全面に、窒化シリコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グループのうちから選択された１つ、または、それ以上の物質を蒸着してゲート絶縁膜５４を形成する。
図３Ｂに示したように、前記ゲート絶縁膜５４が形成された基板５０全面に、非晶質シリコン（ａ−Ｓｉ：Ｈ）と不純物を含む非晶質シリコン（ｎ＋ａ−Ｓｉ：Ｈ）を蒸着してパターニングし、前記ゲート電極５２の上部にアクティブ層５６とオーミックコンタクト層５８を形成する。
この時、前記非晶質シリコン層は、シランガス（ＳｉＨ４）をＲＦ（無線周波数）パワーによって分解した後、プラズマ化学気相蒸着法ＰＥＣＶＤで蒸着させる。
前記非晶質シリコン層の表面に不純物非晶質シリコン層を形成するための工程として、前記非晶質シリコン層が形成された基板が置かれたチェンバー内の空気を出して、シランガスＳｉＨ４と水素希釈ガスと、ホスフィン（ＰＨ３）とジボラン（Ｂ２Ｈ６）のようなドーピングガスをチェンバー内に吹き込む。ガスの圧力が一定水準になると、ＲＦパワーを印加して不純物を蒸着させる。
このような工程により、前記非晶質シリコン層と不純物非晶質シリコン層を形成して、これをパターニングするためのマスク工程を行うことによって、一定形状のアクティブ層５６とオーミックコンタクト層５８を形成することができる。
図３Ｃに示したように、アクティブ層５６とオーミックコンタクト層５８が形成された基板５０全面に、前述したような導電性金属のグループのうちから選択された１つを蒸着してパターニングし、前記オーミックコンタクト層５８の上部で、離隔されたソース電極６０とドレイン電極６２を形成する。ここで、前記ソース電極６０及びドレイン電極６２は、前記オーミックコンタクト層５８の一部を露出させるオープン部５９によって相互に離隔される。
実質的には、前記オープン部５９に対応するオーミックコンタクト層５８の領域は、除去され、前記オープン部５９に対応するアクティブ層５６領域は、露出される。前記露出されたアクティブ層５６領域は、チャンネル部（図示せず）として定義される。前記アクティブ層５６及びオーミックコンタクト層５８は、半導体層５７を形成する。
前記のような工程によって、ゲート電極５２、半導体層５７、ソース電極６０及びドレイン電極６２を含む薄膜トランジスタが形成される。前述した薄膜トランジスタを液晶表示装置用アレイ基板に導入する場合は、以下、図３Ｄないし図３Ｅの工程を行う。
図３Ｄに示したように、前記ソース電極６０及びドレイン電極６２が形成された基板５０全面に、窒化シリコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着したり、場合によっては、ベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂を含む有機絶縁物質グループのうちから選択された１つ、またはそれ以上の物質を塗布して保護層６４を形成する。
前記保護層６４をパターニングして、前記ドレイン電極６２の一部を露出するドレインコンタクトホール６６を形成する。
図３Ｅに示したように、前記保護層６４の上部に、インジウム−スズ−オキサイド（ＩＴＯ）、またはインジウム−ジンク−オキサイド（ＩＺＯ）を含む透明な導電性金属グループのうちから選択された１つを蒸着してパターニングし、前記ドレイン電極６２と接触する画素電極６８を形成する。以上のような工程によって、薄膜トランジスタを含む液晶表示装置用アレイ基板が製作される。
前述したような逆スタッガード型の薄膜トランジスタＴは、前記アクティブ層５６として非晶質シリコンを使用したが、電子及び正孔の移動度が低いため、大面積の液晶表示装置に使用するには適切でない短所がある。
このような問題を解決するための方法として、従来は、多結晶シリコンをアクティブ層５６として使用する薄膜トランジスタＴが提案されており、そのうちの１つであるトップゲート型の薄膜トランジスタについて、以下、図面を参照して説明する。
図４は、従来のトップゲート型の薄膜トランジスタの概略的な断面図である。図４に示したように、従来のトップゲート型の薄膜トランジスタＴは、基板７０上に形成されたポリシリコンで構成されたアクティブ層７２と、前記アクティブ層７２の中心部を露出させるオープン部７３を有し、前記アクティブ層７２上に位置するオーミックコンタクト層７４と、前記オープン部７３によって相互に離隔されるように位置するソース電極７６及びドレイン電極７８で構成される。
前記オープン部７３は、チャンネル領域（図示せず）を定義する。前記ソース電極７６及びドレイン電極７８が形成された基板全面上には、ゲート絶縁膜８０が形成され、前記オープン部７３と対応した領域で、前記ゲート絶縁膜８０上には、ゲート電極８２が形成される。
前記ゲート電極８２上に、保護層８４が形成され、前記保護層８４は、前記ドレイン電極７８の一部を露出させるドレインコンタクトホール８５を有する。前記保護層８４の上部には、前記ドレインコンタクトホール８５を通じて前記ドレイン電極７８に連結される画素電極８６が形成される。例えば、前記アクティブ層７２は、非晶質シリコンの結晶化によってポリシリコンで形成される。
前述したように、逆スタッガード型、またはトップゲート型の薄膜トランジスタは、前記アクティブ層７２及びオーミックコンタクト層７４を形成する複雑な工程によって製造された。さらに、前記薄膜トランジスタを形成する段階は、前記ソース電極及びドレイン電極に信号を印加するデータ配線を形成する段階から独立的でない。
従って、アレイ基板を製造する工程で、工程時間及び工程費用が増加されるに至った。このような問題を解決するために、シリコンナノワイヤーが提案された。
図５は、従来のシリコンナノワイヤーを含む薄膜トランジスタの構造を示した概略的な断面図である。図５に示したように、基板９０上に、ゲート電極９２が形成され、前記ゲート電極９２の両側に、ソース電極９８及びドレイン電極９９が形成され、前記ソース電極９８及びドレイン電極９９と直接接触するように前記ゲート電極９２上に、シリコンナノワイヤー９５が配置される。一般的に、シリコンナノワイヤー９５を形成する段階は、前記ソース電極９８及びドレイン電極９９を形成する段階の前に行われる。
しかしながら、従来技術には次のような課題がある。前記シリコンナノワイヤー９５と前記ソース電極９８及びドレイン電極９９を連結するために、前記シリコンナノワイヤー９５のシリコン結晶９４を取り囲む酸化膜のような絶縁膜９６は、前記ソース電極９８及びドレイン電極９９を形成する前に、各々の一端が除去される。
従って、前記シリコンナノワイヤー９５と前記ソース電極９８及びドレイン電極９９を連結するために、追加的な工程が要求される。その結果、前記シリコンナノワイヤー９５は、前記ゲート電極９２上で不安定に配置されるために、前記ソース電極９８及びドレイン電極９９のような金属と、前記シリコンナノワイヤー９５のような半導体層の電気的接触状態が不安定で、素子の動作の特性に多様な変異を引き起こす。
本発明は、前述した問題を解決するために提案されており、安定的な動作の特性を有するシリコンナノワイヤーを含む薄膜トランジスタを提供することを第１目的とする。
また、本発明は、外部工程変数とは独立的な素子として薄膜トランジスタを形成することを第２目的とする。
さらに、本発明は、従来よりも単純な工程によって薄膜トランジスタを製造することを第３目的とする。
さらに、本発明は、上述の薄膜トランジスタを用いた平板表示装置用アレイ基板、薄膜トランジスタの製造方法、及び平板表示装置用アレイ基板の製造方法を得ることを第４目的とする。
前記目的を達成するために、本発明に係る薄膜トランジスタは、基板上に位置して、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーと、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層と、前記固定層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記固定層から露出した前記絶縁層が除去されて、前記シリコンナノワイヤーの両側部の前記コアが露出され、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に位置するソース電極及びドレイン電極とを含むものである。
また、本発明に係る平板表示装置用アレイ基板は、基板上に位置して、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーと、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層と、前記固定層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記固定層から露出した前記絶縁層が除去されて、前記シリコンナノワイヤーの両側部の前記コアが露出され、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に位置する第１ソース電極及び第１ドレイン電極と、前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と、前記第２ドレイン電極に連結される画素電極とを含むものである。
また、本発明に係る薄膜トランジスタの製造方法は、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを基板上に配置する段階と、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、前記固定層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部にソース電極及びドレイン電極を形成する段階とを含むものである。
また、本発明に係る平板表示装置用アレイ基板の製造方法は、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを基板上に配置する段階と、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、前記固定層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に第１ソース電極及び第１ドレイン電極を形成する段階と、前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と、前記第２ドレイン電極に連結される画素電極を形成する段階とを含むものである。
また、本発明に係る薄膜トランジスタの製造方法は、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを含む溶媒を基板上にコーティングする段階と、前記基板から前記溶媒を除去する段階と、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、前記固定層上にゲート絶縁膜及びゲート電極を連続的に形成する段階と、前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部にソース電極及びドレイン電極を形成する段階とを含むものである。
さらに、本発明に係る平板表示装置用アレイ基板の製造方法は、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを含む溶媒を基板上にコーティングする段階と、前記基板から前記溶媒を除去する段階と、前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、前記固定層上にゲート絶縁膜及びゲート電極を連続的に形成する段階と、前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に第１ソース電極及び第１ドレイン電極を形成する段階と、前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と、前記第２ドレイン電極に連結される画素電極を形成する段階とを含むものである。
本発明による薄膜トランジスタは、半導体層の代わりにシリコンナノワイヤーが利用され、固定層によって、前記シリコンナノワイヤーが基板上に固定される特徴があり、前記薄膜トランジスタの動作の特性が安定化される。従って、前記薄膜トランジスタは、アレイ素子から独立して製作することができ、前記ソース電極及びドレイン電極は、ゲート電極と同一工程によって、同一物質で形成されるため、前記薄膜トランジスタの製造時間と製造費用の減少を実現できる。
以下、図面を参照して、本発明による望ましい実施の形態を説明する。
実施の形態１．
本発明の実施の形態１は、アクティブ層としてシリコンナノワイヤーを含み、ソース電極及びドレイン電極は、ゲート電極と同一工程によって同一物質で構成される。
図６Ａないし図６Ｅは、本発明の実施の形態１によるシリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板を、その製造工程順によって示した概略的な断面図である。
図６Ａに示したように、基板１００上に、シリコンナノワイヤー１０２が配置される。図面には示してないが、例えば、前記シリコンナノワイヤー１０２は、半導体基板（図示せず）上に触媒を蒸着し、シリコンを含む反応ガスを利用して前記触媒を結晶化することによって形成される。前記シリコンナノワイヤー１０２は、前記半導体基板上で蒸着されて結晶化した後、前記基板１００上に噴射される。
前記シリコンナノワイヤー１０２は、棒状である。図面には示してないが、前記シリコンナノワイヤー１０２は、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層で構成され、前記コアと絶縁層は、同軸構造である。
例えば、前記コアは、半導体物質を結晶化することによって形成され、前記絶縁層は、シリカ及びアルミナのいずれかを結晶化することによって形成される。従って、前記コアは、シリコン結晶で構成される。さらに、前記シリコンナノワイヤー１０２は、多数のシリコンナノワイヤーで構成される。
前記固定層１０４は、前記シリコンナノワイヤー１０２が形成された基板１００上に、ベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂のような有機絶縁物質をコーティングすることによって形成される。前記固定層１０４は、前記シリコンナノワイヤー１０２を前記基板１００上に固定させる役割をする。
図６Ｂに示したように、前記シリコンナノワイヤー１０２の両側を露出させるために、前記固定層１０４をエッチングして、第１コンタクトホール１０６と第２コンタクトホール１０８を形成する。
前記第１コンタクトホール１０６と第２コンタクトホール１０８を形成する段階は、前記シリコンナノワイヤー１０２の絶縁層を除去する段階を含む。しかしながら、前記固定層を形成する段階は、場合によって、省略されることもある。
図６Ｃに示したように、第１ソース電極１１０、第１ドレイン電極１１２とゲート電極１１４は、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）のようなアルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）のような導電性金属物質を、前記固定層１０４が形成された基板１００上に蒸着して形成される。
ここで、前記第１ソース電極１１０及び第１ドレイン電極１１２は、前記第１コンタクトホール１０６と第２コンタクトホール１０８を各々通じて前記シリコンナノワイヤー１０２に連結される。すなわち、前記第１ソース電極１１０、ゲート電極１１４と第１ドレイン電極１１２は、相互に一定間隔離隔されている。
また、ケイ化物層（図示せず）は、前記シリコンナノワイヤー１０２及び第１ソース電極１１０間と、前記シリコンナノワイヤー１０２及び第１ドレイン電極１１２間の区間で形成され、一種のオーミックコンタクト層の役割をする。従って、別途のオーミックコンタクト層を形成する段階は、省略される。
前記シリコンナノワイヤー１０２とゲート電極１１４、第１ソース電極１１０と第１ドレイン電極１１２は、薄膜トランジスタＴを構成する。前記第１ソース電極１１０と第１ドレイン電極１１２は、前記ゲート電極１１４と同一工程を通じて形成されることによって、前記薄膜トランジスタＴの工程数が減少される。
図６Ｄに示したように、絶縁膜１１６は、シリコン窒化膜（ＳｉＮｘ）または、シリコン酸化膜（ＳｉＯ２）のような無機絶縁物質を、前記第１ソース電極１１０及び第１ドレイン電極１１２と前記ゲート電極１１４を含む基板１００上に蒸着して形成する。また、前記第１ソース電極１１０及び第１ドレイン電極１１２の一部領域を露出するために、前記絶縁膜１１６をエッチングして、第３コンタクトホール１１８及び第４コンタクトホール１２０を形成する。
第２ソース電極１２２と第２ドレイン電極１２４は、前記第１ソース電極１１０及び第１ドレイン電極１１２が形成された基板１００上に、前記第１ソース電極１１０及び第１ドレイン電極１１２と同一物質で構成された導電性金属物質を蒸着してパターニングすることによって形成される。
ここで、前記第２ソース電極１２２は、前記第３コンタクトホール１１８を通じて前記第１ソース電極１１０に連結され、前記第２ドレイン電極１２４は、前記第４コンタクトホール１２０を通じて前記第１ドレイン電極１１２に連結される。
図面には示してないが、前記第２ソース電極１２２及び第２ドレイン電極１２４の形成過程において、前記第２ソース電極１２２とは一体型にデータ配線が形成される。
図６Ｅに示したように、前記第２ソース電極１２２及び第２ドレイン電極１２４が形成された基板１００上に、ベンゾシクロブテン（ＢＣＢ）やアクリル系樹脂のような有機物質をコーティングしてパターニングしたり、または、シリコン窒化膜やシリコン酸化膜のような無機絶縁物質を蒸着してパターニングして保護層を形成する。
前記第２ドレイン電極１２４の一部を露出させるように、前記保護層１２６をエッチングして、ドレインコンタクトホール１２８を形成する。
前記保護層１２６が形成された基板１００全面に、インジウム−スズ−オキサイド（ＩＴＯ）、またはインジウム−ジンク−オキサイド（ＩＺＯ）のような透明な導電性物質を蒸着して画素電極１３０を形成する。ここで、前記画素電極１３０は、前記ドレインコンタクトホール１２８を通じて前記第２ドレイン電極１２４に連結される。
前述した工程を通じて、前記シリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板は、スイッチング素子または、駆動素子として利用される。
実施の形態２．
以下、本発明の実施の形態２は、シリコンナノワイヤーを基板上にスプレー方式によって形成する特徴を含む。
図７Ａないし図７Ｆは、本発明の実施の形態２によるシリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板を、その製造工程順によって示した概略的な断面図である。図７Ａに示したように、シリコンナノワイヤー２０２は、基板２００上に配置され、一例として、前記シリコンナノワイヤー２０２を有する溶媒２０１を備えて、前記溶媒２０１は、前記基板２００上にスプレー方式によってコーティングされる。
例えば、前記溶媒２０１を備える段階の前に、前記シリコンナノワイヤー２０２は、ナノサイズの触媒を半導体基板（図示せず）上に蒸着して、シリコンを含む反応ガスを利用して前記触媒を結晶化して形成される。
図面には示してないが、前記シリコンナノワイヤー２０２は、実質的に、コアと前記コアを取り囲む絶縁層を含み、前記コアと絶縁層は、同軸構造である。また、前記シリコンナノワイヤー２０２は、棒状であって、前記シリコンナノワイヤー２０２は、多数のシリコンナノワイヤーで構成される。
図７Ｂに示したように、前述した工程を経て、残余溶媒（図示せず）が前記シリコンナノワイヤー２０２を除いて、前記基板２００から約１００℃未満の温度のヒーティングによって除去される。この工程によって、前記シリコンナノワイヤー２０２は、前記基板２００の表面に対して平行な方向に整列される。

図７Ｃに示したように、固定層２０４、ゲート絶縁膜２０６とゲート電極２０８が、前記シリコンナノワイヤー２０２の中央上に配置される。
例えば、前記固定層２０４及び前記ゲート絶縁膜２０６は、同一工程によって同時に蒸着されてパターニングされる。ここで、前記シリコンナノワイヤー２０２のシリコン結晶を取り囲む絶縁層は、前記固定層２０４及び前記ゲート絶縁膜２０６のパターニングによって除去されたり、または、前記ゲート電極２０８をパターニングした後、エッチングストッパーとして前記ゲート電極２０８を利用して除去される。
また、前記固定層２０４は、ベンゾシクロブテン（ＢＣＢ）または、アクリル系樹脂のような有機絶縁物質で形成され、前記シリコンナノワイヤー２０２を固定する役割をする。ところが、前記固定層２０４を形成する段階は、場合によって、省略されることもある。
図７Ｄに示したように、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）のようなアルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）のような導電性金属物質を、前記ゲート電極２０８が形成された基板上に蒸着してパターニングし、第１ソース電極２１０及び第１ドレイン電極２１２を形成する。ここで、前記第１ソース電極２１０及び第１ドレイン電極２１２は、前記シリコンナノワイヤー２０２と直接連結されるように、前記露出されたシリコンナノワイヤー２０２を直接覆う。
また、図面には示してないが、前記シリコンナノワイヤー２０２と前記第１ソース電極２１０間、前記シリコンナノワイヤー２０２と第１ドレイン電極２１２間には、ケイ化物層が形成され、前記ケイ化物層は、前記第１ソース電極２１０及び第１ドレイン電極２１２に対してオーミックコンタクト層の役割をする。従って、別途のオーミックコンタクト層を形成する段階は、不要になる。
前述した工程によって、前記シリコンナノワイヤー２０２とゲート電極２０８、第１ソース電極２１０と第１ドレイン電極２１２は、薄膜トランジスタＴを構成する。従って、前記第１ソース電極２１０及び第１ドレイン電極２１２は、前記ゲート電極２０８と同一工程で形成されるため、前記薄膜トランジスタの工程時間と工程費用の減少を実現できる。
図７Ｅに示したように、前記薄膜トランジスタＴが形成された基板上に、シリコン窒化膜または、シリコン酸化膜のような無機絶縁物質を蒸着してパターニングして層間絶縁膜２１４を形成する。この段階によって、前記層間絶縁膜２１４は、前記第１ソース電極２１０及び第１ドレイン電極２１２を 各々露出させる第１コンタクトホール２１６及び第２コンタクトホール２１８を有する。
前記層間絶縁膜２１４が形成された基板２００上に、例えば、前記第１ソース電極２１０及び第１ドレイン電極２１２と同一物質で構成された導電性金属物質を蒸着してパターニングし、第２ソース電極２２０及び第２ドレイン電極２２２を形成する。ここで、前記第２ソース電極２２０は、前記第１コンタクトホール２１６を通じて前記第１ソース電極２１０に連結され、前記第２ドレイン電極２２２は、前記第２コンタクトホール２１８を通じて前記第１ドレイン電極２１２に連結される。
図７Ｆに示したように、前記第２ソース電極２２０及び第２ドレイン電極２２２が形成された基板２００上に、シリコン窒化膜または、シリコン酸化膜のような無機絶縁物質を蒸着したり、ベンゾシクロブテン（ＢＣＢ）やアクリル系樹脂のような有機物質をコーティングして保護層２２４を形成する。この時、前記保護層２２４は、前記第２ドレイン電極２２２の一部を露出させるドレインコンタクトホール２２６を有するようにパターニングされる。
前記保護層２２４上に、インジウム−スズ−オキサイド（ＩＴＯ）、またはインジウム−ジンク−オキサイド（ＩＺＯ）のような透明な導電性物質を蒸着してパターニングし、画素電極２２８を形成する。ここで、前記画素電極２２８は、前記ドレインコンタクトホール２２６を通じて前記第２ドレイン電極２２２に連結される。
前述した工程によって、前記シリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板が製作される。
従来のよる液晶表示装置の構造の概略的な図面である。 従来の逆スタッガード型の薄膜トランジスタの概略的な断面図である。 従来の逆スタッガード型の薄膜トランジスタを、その製造工程によって示した概略的な断面図である。 図３Ａに続く製造工程を示す断面図である。 図３Ｂに続く製造工程を示す断面図である。 図３Ｃに続く製造工程を示す断面図である。 図３Ｄに続く製造工程を示す断面図である。 従来のトップゲート型の薄膜トランジスタの概略的な断面図である。 従来のシリコンナノワイヤーを含む薄膜トランジスタの構造を示した概略的な断面図である。 本発明の実施の形態１によるシリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板を、その製造工程順によって示した概略的な断面図である。 図６Ａに続く製造工程を示す断面図である。 図６Ｂに続く製造工程を示す断面図である。 図６Ｃに続く製造工程を示す断面図である。 図６Ｄに続く製造工程を示す断面図である。 本発明の実施の形態２によるシリコンナノワイヤーを含む薄膜トランジスタを有するアレイ基板を、その製造工程順によって示した概略的な断面図である。 図７Ａに続く製造工程を示す断面図である。 図７Ｂに続く製造工程を示す断面図である。 図７Ｃに続く製造工程を示す断面図である。 図７Ｄに続く製造工程を示す断面図である。 図７Ｅに続く製造工程を示す断面図である。
符号の説明
１００ 基板、１０２ シリコンナノワイヤー、１０４ 固定層、１０６ 第１コンタクトホール、１０８ 第２コンタクトホール、１１０ ソース電極、１１２ ドレイン電極、１１４ ゲート電極、１１６ ゲート絶縁膜、１１８ 第３コンタクトホール、１２０ 第４コンタクトホール、１２２ 第２ソース電極、１２４ 第２ドレイン電極、１２６ 保護層、１２８ ドレインコンタクトホール、１３０ 画素電極、２００ 基板、２０１ 溶媒、２０２ シリコンナノワイヤー、２０４ 固定層、２０６ ゲート絶縁膜、２０８ ゲート電極、２１０ ソース電極、２１２ ドレイン電極、２１４ 層間絶縁膜、２１６ 第１コンタクトホール、２１８ 第２コンタクトホール、２２０ 第２ソース電極、２２２ 第２ドレイン電極、２２４ 保護層、２２６ ドレインコンタクトホール、２２８ 画素電極、Ｔ 薄膜トランジスタ。

Claims (25)

  1. 基板上に位置して、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーと、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層と、
    前記固定層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記固定層から露出した前記絶縁層が除去されて、前記シリコンナノワイヤーの両側部の前記コアが露出され、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に位置するソース電極及びドレイン電極と
    を含む薄膜トランジスタ。
  2. 前記コアと前記絶縁層は、同軸構造を有する請求項１に記載の薄膜トランジスタ。
  3. 前記シリコンナノワイヤーは、棒状である請求項１に記載の薄膜トランジスタ。
  4. 前記シリコンナノワイヤーは、多数のシリコンナノワイヤーで構成される請求項１に記載の薄膜トランジスタ。
  5. 前記ゲート電極は、前記ソース電極及び前記ドレイン電極と同一物質で構成される請求項１に記載の薄膜トランジスタ。
  6. 前記固定層は、有機絶縁物質で構成される請求項１に記載の薄膜トランジスタ。
  7. 前記有機絶縁物質は、ベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂を含む請求項６に記載の薄膜トランジスタ。
  8. 基板上に位置して、中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーと、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層と、
    前記固定層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記固定層から露出した前記絶縁層が除去されて、前記シリコンナノワイヤーの両側部の前記コアが露出され、前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に位置する第１ソース電極及び第１ドレイン電極と、
    前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と、
    前記第２ドレイン電極に連結される画素電極と
    を含む平板表示装置用アレイ基板。
  9. 前記第１ソース電極と前記第２ソース電極間、前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び前記第１ドレイン電極の一部領域を露出させる第１コンタクトホールと第２コンタクトホールを有する絶縁膜をさらに含む請求項８に記載の平板表示装置用アレイ基板。
  10. 前記第２ソース電極は、前記第１コンタクトホールを通じて前記第１ソース電極に連結され、
    前記第２ドレイン電極は、前記第２コンタクトホールを通じて前記第１ドレイン電極に連結される
    請求項９に記載の平板表示装置用アレイ基板。
  11. 前記第２ドレイン電極と前記画素電極間、前記第２ドレイン電極と前記画素電極間に位置し、前記第２ドレイン電極の一部領域を露出するドレインコンタクトホールを有する保護層をさらに含む請求項８に記載の平板表示装置用アレイ基板。
  12. 前記画素電極は、前記ドレインコンタクトホールを通じて前記第２ドレイン電極に連結される請求項１１に記載の平板表示装置用アレイ基板。
  13. 中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを基板上に配置する段階と、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、
    前記固定層上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上にゲート電極を形成する段階と、
    前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
    前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部にソース電極及びドレイン電極を形成する段階と
    を含む薄膜トランジスタの製造方法。
  14. 前記シリコンナノワイヤーは、スプレー方式によって前記基板上に配置される請求項１３に記載の薄膜トランジスタの製造方法。
  15. 前記ゲート電極は、前記ソース電極及び前記ドレイン電極と同一工程によって形成される請求項１３に記載の薄膜トランジスタの製造方法。
  16. 中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを基板上に配置する段階と、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、
    前記固定層上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上にゲート電極を形成する段階と、
    前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
    前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に第１ソース電極及び第１ドレイン電極を形成する段階と、
    前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と、
    前記第２ドレイン電極に連結される画素電極を形成する段階と
    を含む平板表示装置用アレイ基板の製造方法。
  17. 前記第１ソース電極と前記第２ソース電極間、前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び前記第１ドレイン電極の一部領域を各々露出する第１コンタクトホールと第２コンタクトホールを有する絶縁膜を形成する段階をさらに含む請求項１６に記載の平板表示装置用アレイ基板の製造方法。
  18. 前記第２ソース電極は、前記第１コンタクトホールを通じて前記第１ソース電極に連結され、
    前記第２ドレイン電極は、前記第２コンタクトホールを通じて前記第１ドレイン電極に連結される
    請求項１７に記載の平板表示装置用アレイ基板の製造方法。
  19. 前記第２ドレイン電極と前記画素電極間、前記第２ドレイン電極と前記画素電極間に位置して、前記第２ドレイン電極の一部を露出させるドレインコンタクトホールを含む保護層を形成する段階をさらに含む請求項１７に記載の平板表示装置用アレイ基板の製造方法。
  20. 前記画素電極は、前記ドレインコンタクトホールを通じて前記第２ドレイン電極に連結される請求項１９に記載の平板表示装置用アレイ基板の製造方法。
  21. 中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを含む溶媒を基板上にコーティングする段階と、
    前記基板から前記溶媒を除去する段階と、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、
    前記固定層上にゲート絶縁膜及びゲート電極を連続的に形成する段階と、
    前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
    前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部にソース電極及びドレイン電極を形成する段階と
    を含む薄膜トランジスタの製造方法。
  22. 前記溶媒は、界面活性剤をさらに含む請求項２１に記載の薄膜トランジスタの製造方法。
  23. 前記溶媒は、ヒーティングによって除去される請求項２２に記載の薄膜トランジスタの製造方法。
  24. 前記ヒーティングは、１００℃以下の温度で行われる請求項２３に記載の薄膜トランジスタの製造方法。
  25. 中央部と両側部を有し、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むシリコンナノワイヤーを含む溶媒を基板上にコーティングする段階と、
    前記基板から前記溶媒を除去する段階と、
    前記シリコンナノワイヤーを基板上に固定して、前記シリコンナノワイヤーの中央部に位置する固定層を形成する段階と、
    前記固定層上にゲート絶縁膜及びゲート電極を連続的に形成する段階と、
    前記固定層から露出した前記絶縁層を除去して、前記シリコンナノワイヤーの両側部に位置する前記コアを露出する段階と、
    前記シリコンナノワイヤーと電気的に連結されるように、前記シリコンナノワイヤーの両側部の露出した各々の前記コアの上部に第１ソース電極及び第１ドレイン電極を形成する段階と、
    前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と、
    前記第２ドレイン電極に連結される画素電極を形成する段階と
    を含む平板表示装置用アレイ基板の製造方法。
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