[go: up one dir, main page]

CN101814455A - 制造阵列基板的方法 - Google Patents

制造阵列基板的方法 Download PDF

Info

Publication number
CN101814455A
CN101814455A CN200910261088A CN200910261088A CN101814455A CN 101814455 A CN101814455 A CN 101814455A CN 200910261088 A CN200910261088 A CN 200910261088A CN 200910261088 A CN200910261088 A CN 200910261088A CN 101814455 A CN101814455 A CN 101814455A
Authority
CN
China
Prior art keywords
oxide semiconductor
layer
pattern
drain electrode
amorphous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910261088A
Other languages
English (en)
Other versions
CN101814455B (zh
Inventor
徐铉植
裵钟旭
金大焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN101814455A publication Critical patent/CN101814455A/zh
Application granted granted Critical
Publication of CN101814455B publication Critical patent/CN101814455B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供一种制造阵列基板的方法，该阵列基板用于显示设备，该方法包括：在基板上形成栅极线和栅极；形成栅极绝缘层和本征非晶硅层；形成氧化物半导体层并增强其导电性能；形成金属层；形成第一和第二光致抗蚀剂图案，第二光致抗蚀剂图案具有比第一光致抗蚀剂图案更薄的厚度；形成数据线、源漏极图案、氧化物半导体图案和有源层；去除第二光致抗蚀剂图案并暴露源漏极图案；用第一蚀刻剂湿蚀刻源漏极图案以形成源、漏极；用第二蚀刻剂湿蚀刻氧化物半导体图案以形成欧姆接触层；去除第一光致抗蚀剂图案；在源、漏极上形成具有暴露漏极的漏极接触孔的钝化层；及形成通过漏极接触孔连接到漏极的像素电极，其中有源层在开关区域中具有均匀的厚度。

Description

制造阵列基板的方法
本申请要求于2009年2月19日提交的韩国专利申请No.10-2009-0013980的权益，在此通过参考的方式援引其全部内容。
技术领域
本发明涉及一种阵列基板，尤其涉及一种制造用于包括薄膜晶体管的显示设备的阵列基板的方法。
背景技术
随着信息技术的快速发展，已经迅速开发了用于显示大量信息的多种显示设备。更具体地，已经积极地寻求具有薄外观、轻重量以及低功耗的诸如有机电致发光显示(OLED)设备和液晶显示(LCD)设备的平板显示(FPD)设备来替代阴极射线管(CRT)。
在各种液晶显示设备中，有源矩阵型液晶显示设备包括用于控制各像素的开/关的薄膜晶体管，因其高分辨率、显色能力以及在显示运动图像方面的优势，有源矩阵型液晶显示设备已被广泛使用。
此外，近来有机电致发光显示设备已备受关注，因为其具有如下许多优点：有机电致发光显示设备具有高亮度和低驱动电压；由于有机电致发光显示设备是自发光的，所以其具有出色的对比度以及超薄的厚度；有机电致发光显示设备具有几微秒的响应时间，因此有利于显示运动图像；有机电致发光显示设备具有宽视角，并且在低温下是稳定的；由于用直流(DC)低压5V至15V驱动有机电致发光显示设备，因此易于设计和制造驱动电路；以及由于仅需要沉积和封装步骤，因此有机电致发光显示设备的制造工艺非常简单。在有机电致发光显示设备中，有源矩阵型显示设备因其低功耗、高清晰度和具有大尺寸的可能性，也已被广泛使用。
有源矩阵型液晶显示设备和有源矩阵型有机电致发光显示设备包括具有薄膜晶体管的阵列基板，薄膜晶体管作为开关元件用于控制各像素的开/关。
图1是示出根据现有技术的用于液晶显示设备或有机电致发光显示设备的阵列基板的横截面图。图1示出包括薄膜晶体管的像素区域。
在图1中，栅极线(未示出)和数据线33形成在基板11上，并且彼此交叉以限定像素区域P。栅极15形成在像素区域P的开关区域TrA中。栅极绝缘层18形成在栅极15上，并且半导体层28形成在栅极绝缘层18上，半导体层28包括由本征非晶硅制成的有源层22和由掺入杂质的非晶硅制成的欧姆接触层26。源极36和漏极38形成在欧姆接触层26上。源极36和漏极38对应于栅极15彼此间隔开。顺序形成在开关区域TrA中的栅极15、栅极绝缘层18、半导体层28和源极36、漏极38构成薄膜晶体管Tr。
钝化层42形成在源极36、漏极38和暴露的有源层22上。钝化层42具有暴露漏极38的漏极接触孔35。像素电极50形成在像素区域P中的钝化层42上。像素电极50通过漏极接触孔45接触漏极38。这里，半导体图案29形成在数据线33的下方。半导体图案29具有包括与欧姆接触层材料相同的第一图案27和与有源层22材料相同的第二图案23的双层结构。
在形成在阵列基板的开关区域TrA中的半导体层28中，本征非晶硅的有源层22依位置具有不同的厚度。也就是，在欧姆接触层26下方的那部分有源层22具有第一厚度t1，通过去除欧姆接触层26而暴露出的那部分有源层22具有第二厚度t2，第二厚度t2比第一厚度t1更薄。由于制造方法而导致了有源层22的不同厚度，这降低了薄膜晶体管Tr的特性。
图2A至图2E是示出根据现有技术的制造阵列基板的各工序中阵列基板的横截面图。图2A至图2E示出在形成半导体层和源极、漏极的步骤中现有技术的基板。
尽管图中未示出，通过沉积金属材料并对其进行图案化，在基板11上形成栅极线和栅极。栅极线沿第一方向延伸，并且栅极与栅极线连接。通过沉积无机绝缘材料，在栅极线和栅极上形成栅极绝缘层。
接着，在图2A中，本征非晶硅层20、掺入杂质的非晶硅层24和金属层30顺序形成在栅极绝缘层上。通过涂覆光致抗蚀剂，在金属层30上形成光致抗蚀剂层(未示出)。通过掩模对光致抗蚀剂层曝光并显影，从而形成第一光致抗蚀剂图案91和第二光致抗蚀剂图案92。第一光致抗蚀剂图案91对应于形成源极和漏极的区域，并且具有第三厚度。第二光致抗蚀剂图案92对应于源极和漏极之间的区域，并且具有第四厚度，第四厚度比第三厚度更薄。
在图2B中，通过去除由第一和第二光致抗蚀剂图案91和92暴露的图2A的金属层30、以及去除在图2A的金属层30下方设置的图2A的掺入杂质的非晶硅层24和图2A的本征非晶硅层20，形成源漏极图案31、掺入杂质的非晶硅图案25和有源层22。
在图2C中，通过灰化工艺去除具有第四厚度的图2B的第二光致抗蚀剂图案92。此时，部分去除具有第三厚度的图2B的第一光致抗蚀剂图案91以形成在源漏极图案31上的具有减小的厚度的第三光致抗蚀剂图案93。
在图2D中，通过去除由第三光致抗蚀剂图案93暴露的图2C的源漏极图案31形成源极36和漏极38。源极36和漏极38彼此间隔开。此时，掺入杂质的非晶硅图案25暴露在源极36与漏极38之间。
在图2E中，干蚀刻并去除在源极36与漏极38之间暴露的掺入杂质的非晶硅图案25，由此形成分别在源极36和漏极38下方的欧姆接触层26。
此时，图2D中的掺入杂质的非晶硅图案25被过蚀刻。也就是，执行足够时间的干蚀刻以完全去除源极36与漏极38之间的图2D的掺入杂质的非晶硅图案25，并且在图2D的掺入杂质的非晶硅图案25下方的有源层22也被部分去除了预定厚度。因此，有源层22在欧姆接触层26下方的区域和在源极36与漏极38之间的区域具有不同的厚度t1和t2。如果干蚀刻不进行足够的时间，则图2D的掺入杂质的非晶硅图案25保留在源极36与漏极38之间的有源层22上。为了防止这种问题，进行足够时间的干蚀刻，并且源极36与漏极38之间的有源层22被部分去除。
因此，在现有技术的阵列基板中，有源层22具有不同的厚度，这降低了图1的薄膜晶体管Tr的特性。
同时，考虑到有源层22的厚度在干蚀刻期间被减小，图2A的本征非晶硅层20可被沉积至具有至
Figure G2009102610881D00032
范围内的厚度。因此，沉积时间增加，并且产率降低。
发明内容
因此，本发明旨在提供一种制造用于显示设备的阵列基板的方法，其基本上克服了因现有技术的局限性和缺点造成的一个或者多个问题。
本发明的目的是提供一种制造用于显示设备的阵列基板的方法，其防止损坏有源层并且提高薄膜晶体管的性能。
本发明的其他特点和优点将在下面的描述中列出，一部分通过说明书将变得显而易见，或者通过本发明的实践可以理解。通过在书面说明书和权利要求以及附图中特别指出的结构可实现和获得本发明的这些和其它的优点。
为了实现这些和其它优点并根据本发明的目的，如这里具体化和广泛描述的，一种用于制造用于显示设备的阵列基板的方法包括如下步骤：在限定有包含开关区域的像素区域的基板上形成栅极线和栅极；在所述栅极线和栅极上形成栅极绝缘层和本征非晶硅层；在该本征非晶硅层上形成氧化物半导体层；增强该氧化物半导体层的导电性能，使得该氧化物半导体层具有欧姆特性；在具有欧姆特性的该氧化物半导体层上形成金属层；在该金属层上形成第一和第二光致抗蚀剂图案，该第一光致抗蚀剂图案具有第一厚度，该第二光致抗蚀剂图案具有比该第一厚度更薄的第二厚度；通过使用所述第一和第二光致抗蚀剂图案作为蚀刻掩模，对所述金属层、氧化物半导体层和本征非晶硅层图案化，形成数据线、源漏极图案、氧化物半导体图案和有源层，其中该有源层设置在该开关区域中的栅极上方，该氧化物半导体图案设置在该有源层上，该数据线与栅极线交叉以限定该像素区域，并且该源漏极图案与数据线连接且设置在该氧化物半导体图案上；去除该第二光致抗蚀剂图案，并且暴露出该源漏极图案；使用第一蚀刻剂来湿蚀刻通过去除该第二光致抗蚀剂图案而暴露出的源漏极图案，以形成源极和漏极，并且暴露出该氧化物半导体图案；使用第二蚀刻剂来湿蚀刻通过湿蚀刻该源漏极图案而暴露出的氧化物半导体图案，以形成欧姆接触层，并且暴露出该有源层；去除该第一光致抗蚀剂图案，并且暴露出所述源极和漏极；在通过去除该第一光致抗蚀剂图案而暴露出的源极和漏极上以及在通过湿蚀刻该氧化物半导体图案而暴露出的有源层上形成钝化层，该钝化层具有暴露出该漏极的漏极接触孔；以及在该像素区域中的钝化层上形成像素电极，该像素电极通过该漏极接触孔与该漏极连接，其中该有源层在该开关区域中具有均匀的厚度。
在另一方案中，一种制造用于显示设备的阵列基板的方法包括下列步骤：在限定有包含开关区域的像素区域的基板上形成栅极线和栅极；在所述栅极线和栅极上形成栅极绝缘层和本征非晶硅层；在该本征非晶硅层上形成氧化物半导体层；通过对该氧化物半导体层和本征非晶硅层图案化，在该开关区域中形成氧化物半导体图案和有源层；增强该氧化物半导体图案的导电性能，使得该氧化物半导体图案具有欧姆特性；在具有欧姆特性的该氧化物半导体图案上形成金属层；使用第一蚀刻剂来湿蚀刻该金属层，以形成数据线、源极和漏极，并且暴露出该氧化物半导体图案，其中该数据线与栅极线交叉以限定该像素区域，该源极与该数据线连接，并且该漏极与该源极在该氧化物半导体图案上彼此间隔开；使用第二蚀刻剂来湿蚀刻通过湿蚀刻该金属层而暴露出的氧化物半导体图案，以形成欧姆接触层，并且暴露出该有源层；在该源极和漏极上以及在通过湿蚀刻该氧化物半导体图案而暴露出的有源层上形成钝化层，该钝化层具有暴露出该漏极的漏极接触孔；以及在该像素区域中的钝化层上形成像素电极，该像素电极通过该漏极接触孔与该漏极连接，其中该有源层在该开关区域中具有均匀的厚度。
应当理解，前面的一般性描述和下面的详细描述都是典型性的和解释性的，并且意在提供对要求保护的本发明进一步的解释。
附图说明
给本发明提供进一步理解并且并入本申请中以组成本申请的一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。
图1是示出根据现有技术的用于液晶显示设备或有机电致发光显示设备的阵列基板的横截面图。
图2A至图2E是示出根据现有技术的制造阵列基板的各工序中阵列基板的横截面图。
图3A至图3K是示出根据本发明实施方式的制造阵列基板的各工序中阵列基板的横截面图。
图4A至图4E是示出根据本发明另一实施方式的制造阵列基板的各工序中阵列基板的横截面图。
具体实施方式
现在将参照本发明的实施方式进行详细描述，附图中图解了其多个实例。尽可能地使用相似的附图标记指代相同或相似的部件。
图3A至图3K是示出根据本发明实施方式的制造阵列基板的各工序中阵列基板的横截面图。图3A至图3K示出包括薄膜晶体管的像素区域。为了方便解释，将用于薄膜晶体管的区域限定为开关区域TrA。
在图3A中，通过沉积选自导电金属组中的一种或多种材料，在透明的绝缘基板101上形成第一金属层(未示出)，然后通过掩模工序对该第一金属层进行图案化，由此形成栅极线(未示出)和栅极108。栅极线沿第一方向形成。栅极108从栅极线延伸出来，并且设置在开关区域TrA中。栅极线和栅极108可以具有单层结构或双层结构。基板101可以是玻璃基板或者塑料基板。导电金属组可以包括铜(Cu)、铜合金、铝(Al)、诸如铝钕(AlNd)的铝合金以及铬(Cr)。掩模工序可以包括涂覆光致抗蚀剂、使光致抗蚀剂曝光、对曝光后的光致抗蚀剂进行显影以及蚀刻的多个步骤。
在图3B中，通过在基板101的几乎整个表面上沉积诸如氧化硅(SiO2)或氮化硅(SiNx)的无机绝缘材料，在栅极线和栅极108上形成栅极绝缘层112。
接着，通过沉积本征非晶硅，在栅极绝缘层112上形成本征非晶硅层115。本征非晶硅层115可以具有
Figure G2009102610881D00061
至
Figure G2009102610881D00062
的厚度。在现有技术中，考虑到部分去除源极与漏极之间的有源层，本征非晶硅层具有
Figure G2009102610881D00063
至
Figure G2009102610881D00064
的厚度。但是，在本发明中，在源极与漏极之间的有源层不会被部分去除，并且不会具有不同的厚度。因此，本征非晶硅层115具有
Figure G2009102610881D00065
至的厚度，从而使得薄膜晶体管的特性最大化。因此，相比现有技术，沉积时间减少，并且由于沉积本征非晶硅的量减少了，所以降低了制造成本。这里，可以在化学气相沉积(CVD)装置的同一腔室内顺序形成栅极绝缘层112和本征非晶硅层115。
在图3C中，通过用溅射法沉积诸如非晶相铟镓锌氧化物(a-IGZO)、氧化铟锌(IZO)或氧化锌锡(ZTO)的氧化物半导体材料，或者用诸如喷墨涂覆法的涂覆法涂覆液体型氧化物半导体材料，在本征非晶硅层115上形成氧化物半导体层118。氧化物半导体层118优选地具有
Figure G2009102610881D00067
至
Figure G2009102610881D00068
的厚度。
在图3D中，对其上包括氧化物半导体层118的基板101执行改变氧化物半导体层118的性能的工艺，增强该氧化物半导体层的导电性能，使得该氧化物半导体层具有欧姆特性。也就是，具有强半导体性能的氧化物半导体层118可以在该工艺之后具有强导电性能。氧化物半导体层118的导电性能增加，并且氧化物半导体层118具有欧姆特性。更特别地，可以在真空腔室内在氩(Ar)气或氢(H)气气氛中对氧化物半导体层118进行等离子体处理，或者可以在烤炉或熔炉内在300摄氏度至400摄氏度的温度下对氧化物半导体层118进行几十秒至几十分钟的热处理。由于等离子体处理或热处理，氧化物半导体层118变成在本征非晶硅层115与随后用于源极和漏极而形成的第二金属层之间的欧姆接触层。如果不执行等离子体处理或热处理，则氧化物半导体层118变成异质结层，并且薄膜晶体管不能正常工作。
在图3E中，通过沉积选自包括铝(Al)、诸如铝钕(AlNd)的铝合金、铜(Cu)、铜合金、以及铬(Cr)的金属材料组中的一种材料，在等离子体处理或热处理后的氧化物半导体层118上形成第二金属层128。
然后，在第二金属层128上形成光致抗蚀剂层(未示出)，并且通过掩模对光致抗蚀剂进行曝光，该掩模包括透光部分、阻光部分和半透光部分。该半透光部分可以包括用于控制其中光的透射密度的多个狭缝或多重涂覆层，并且可以具有比阻光部分更大而比透光部分更小的透光率。
接着，对曝光后的光致抗蚀剂层(未示出)进行显影，由此在第二金属层上形成第一光致抗蚀剂图案191a和第二光致抗蚀剂图案191b。第一光致抗蚀剂图案191a具有第一厚度，并且第二光致抗蚀剂图案191b具有比第一厚度更薄的第二厚度。第一光致抗蚀剂图案191a对应于形成数据线、源极和漏极的区域，并且第二光致抗蚀剂图案191b对应于源极与漏极之间的区域。去除对应于其他区域的光致抗蚀剂层，由此暴露第二金属层128。
在图3F中，用第一蚀刻剂湿蚀刻并去除图3E中的被第一和第二光致抗蚀剂图案191a和191b暴露出的第二金属层128，由此形成数据线132和源漏极图案129，并且暴露出图3E的氧化物半导体层118。数据线132沿第二方向形成，并且与栅极线(未示出)交叉以限定像素区域P。源漏极图案129设置在开关区域TrA中，并且与数据线132连接。
接着，用第二蚀刻剂湿蚀刻并去除图3E的暴露出的氧化物半导体层118，由此形成源漏极图案129下方的氧化物半导体图案119，并且暴露出图3E的本征非晶硅层115。第二蚀刻剂具有与第一蚀刻剂不同的成分。第二蚀刻剂与图3E的第二金属层128的材料以及本征非晶硅不反应，而与图3E的氧化物半导体层118的材料反应。
随后，干蚀刻并去除图3E的暴露出的本征非晶硅层115，由此形成氧化物半导体图案119下方的有源层116。此时，在数据线132的下方形成第一虚拟图案120和第二虚拟图案117。第一虚拟图案120由与氧化物半导体图案119相同的材料形成，并且第二虚拟图案117由与有源层116相同的材料形成。
在图3G中，对其上包括源漏极图案129和数据线132的基板101执行灰化工艺，并且去除图3F的具有第二厚度的第二光致抗蚀剂图案191b，由此暴露出在开关区域TrA中的源漏极图案129的中部。此时，第一光致抗蚀剂图案191a也被灰化工艺部分去除，并且具有减小的厚度。
在图3H中，用第一蚀刻剂湿蚀刻并去除图3G的被第一光致抗蚀剂图案191a暴露出的源漏极图案129，由此形成源极135和漏极138，并且暴露出源极135与漏极138之间的氧化物半导体图案119。
在图3I中，用第二蚀刻剂湿蚀刻并去除图3H的在源极135与漏极138之间的氧化物半导体图案119，由此形成在源极135和漏极138下方的欧姆接触层122，并且暴露出有源层116。欧姆接触层122由氧化物半导体材料形成，并且彼此间隔开。此时，与通过干蚀刻掺入杂质的非晶硅来形成欧姆接触层的现有技术不同，有源层116不受第二蚀刻剂的影响，并且不会存在源极135与漏极138之间的有源层116的厚度减小的问题。
因此，有源层116的表面没有任何损坏，并且有源层116在开关区域TrA中具有均匀的厚度。薄膜晶体管的特性没有降低。这里，由本征非晶硅形成的有源层116和由氧化物半导体材料形成的欧姆接触层122构成半导体层123。
在开关区域TrA中的栅极108、栅极绝缘层112、有源层116、欧姆接触层122、源极135和漏极138构成薄膜晶体管Tr。
同时，尽管图中未示出，当阵列基板使用于有机电致发光显示设备时，还可以形成与数据线132在同一层上并且与其平行间隔开的电源线，并且可以在像素区域P中形成可具有与薄膜晶体管Tr相同的结构且用作驱动薄膜晶体管的至少一个薄膜晶体管，并且所述至少一个薄膜晶体管与薄膜晶体管Tr连接。
接着，在图3J中，对包括源极135、漏极138和欧姆接触层122的基板101执行剥离工序，由此去除图3I的在数据线132、源极135和漏极138上的第一光致抗蚀剂图案191a，并且暴露出数据线132、源极135和漏极138。
接着，通过沉积诸如氧化硅(SiO2)或氮化硅(SiNx)的无机绝缘材料，或者通过涂覆诸如苯并环丁烯(BCB)或感光丙烯(photo arcyl)的有机绝缘材料，在通过去除图3I的第一光致抗蚀剂图案191a而暴露出的源极135、漏极138和数据线132上形成钝化层140。通过掩模工序对钝化层140图案化，从而在像素区域P中形成暴露出一部分漏极138的漏极接触孔143。
在图3K中，通过在基板101的几乎整个表面上沉积诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料，在具有漏极接触孔143的钝化层140上形成透明导电材料层(未示出)。通过掩模工序对透明导电材料层图案化，由此在像素区域P中形成像素电极150。像素电极150通过漏极接触孔143与漏极138相接触。由此完成根据本发明该实施实施方式的阵列基板。
同时，在像素区域P中包括有开关薄膜晶体管和驱动薄膜晶体管的有机电致发光显示设备中，在开关区域TrA中的薄膜晶体管Tr用作开关薄膜晶体管，该薄膜晶体管Tr的漏极138不接触像素电极150，而是在开关区域TrA中的薄膜晶体管Tr被钝化层140完全覆盖，不具有漏极接触孔143；而驱动薄膜晶体管(未示出)的漏极(未示出)通过暴露出驱动薄膜晶体管的漏极的漏极接触孔(未示出)接触并电连接至像素电极150。驱动薄膜晶体管与开关区域TrA中的薄膜晶体管Tr电连接。因此，基板101用作有机电致发光显示设备的阵列基板，该基板101包括设置在开关区域TrA中并与栅极线(未示出)和数据线132连接的薄膜晶体管Tr以及与晶体管TrA和像素电极150连接的驱动薄膜晶体管。
上述阵列基板通过4个掩模工序制造。在另一实施方式中，阵列基板可以通过5个掩模工序制造。
随后将参照附图解释根据本发明另一实施方式的制造方法。在根据5个掩模工序的制造方法中，形成半导体层和源极、漏极的步骤与根据4个掩模工序的制造方法的那些步骤不同。下面将主要描述形成半导体层和源极、漏极的步骤。
图4A至图4E是示出根据本发明另一实施方式的制造阵列基板的各工序中阵列基板的横截面图。图4A至图4E示出包括薄膜晶体管的像素区域。
在图4A中，如上述实施方式所述，在基板201上形成栅极线(未示出)和栅极208。在栅极线和栅极208上形成栅极绝缘层212。
接着，通过沉积本征非晶硅，在栅极绝缘层212上形成本征非晶硅层(未示出)。随后，通过沉积或涂覆上述氧化物半导体材料之一，在本征非晶硅层上形成氧化物半导体层(未示出)。
通过掩模工序对氧化物半导体层和本征非晶硅层图案化，由此对应于栅极208形成本征非晶硅材料的有源层216和氧化物半导体图案219。掩模工序可以包括湿蚀刻。
在图4B中，在真空腔室内在氩(Ar)气或氢(H)气气氛中对包括氧化物半导体图案219的基板201进行等离子体处理，或者在烤炉或熔炉内在300摄氏度至400摄氏度的温度下对该基板201进行几十秒至几十分钟的热处理，从而氧化物半导体图案219可以从具有强半导体性能变成具有强导电性能。
在图4C中，通过沉积如上述的铝(Al)、诸如铝钕(AlNd)的铝合金、铜(Cu)、铜合金、以及铬(Cr)的其中之一，在等离子体处理或热处理后的氧化物半导体图案219上形成第二金属层(未示出)。
通过包括使用第一蚀刻剂的湿蚀刻的掩模工序，对第二金属层图案化，由此形成数据线232、源极235和漏极238，并且暴露出氧化物半导体图案219。数据线323与栅极线交叉以限定像素区域P。源极235和漏极238设置在开关区域TrA中，并且在氧化物半导体图案219的上方彼此间隔开。
在图4D中，用第二蚀刻剂湿蚀刻并去除在源极235与漏极238之间的氧化物半导体图案219，由此形成分别在源极235和漏极238的下方彼此间隔开的欧姆接触层222。有源层216不受第二蚀刻剂的影响，因此在开关区域TrA内具有均匀的厚度。
在该实施方式中，由于通过不同的掩模工序对有源层216、源极235和漏极238图案化，因此在数据线232的下方不形成第一和第二虚拟图案。
在图4E中，通过沉积无机绝缘材料或涂覆有机绝缘材料，在源极235、漏极238和数据线232上形成钝化层240。通过掩模工序对钝化层240图案化，由此形成暴露一部分漏极238的漏极接触孔243。
接着，通过在基板201的几乎整个表面上沉积透明导电材料，在具有漏极接触孔243的钝化层240上形成透明导电材料层(未示出)。通过掩模工序对透明导电材料层图案化，由此在像素区域P中形成像素电极250。像素电极250通过漏极接触孔243与漏极238相接触。由此完成根据本发明的另一实施方式的阵列基板。
在本发明中，由于通过湿蚀刻形成欧姆接触层，因此有源层不受干蚀刻的影响，并且有源层的表面不会损坏。从而防止薄膜晶体管的性能降低。
此外，与现有技术相比，用于有源层的本征非晶硅可以具有减小的厚度。因此，沉积时间减少，并且产率提高。
对于所属领域技术人员来说，在不脱离本发明的精神或范围内对本发明进行各种修改和变化是显而易见的。因此，本发明旨在涵盖落入所附权利要求及其等同范围内的对本发明的所有修改和变化。

Claims (13)

1.一种制造用于显示设备的阵列基板的方法，包括如下步骤：
在限定有包含开关区域的像素区域的基板上形成栅极线和栅极；
在所述栅极线和栅极上形成栅极绝缘层和本征非晶硅层；
在该本征非晶硅层上形成氧化物半导体层；
增强该氧化物半导体层的导电性能，使得该氧化物半导体层具有欧姆特性；
在具有欧姆特性的该氧化物半导体层上形成金属层；
在该金属层上形成第一和第二光致抗蚀剂图案，该第一光致抗蚀剂图案具有第一厚度，该第二光致抗蚀剂图案具有比该第一厚度更薄的第二厚度；
通过使用所述第一和第二光致抗蚀剂图案作为蚀刻掩模，对所述金属层、氧化物半导体层和本征非晶硅层图案化，形成数据线、源漏极图案、氧化物半导体图案和有源层，其中该有源层设置在该开关区域中的栅极上方，该氧化物半导体图案设置在该有源层上，该数据线与栅极线交叉以限定该像素区域，并且该源漏极图案与数据线连接且设置在该氧化物半导体图案上；
去除该第二光致抗蚀剂图案，并且暴露出该源漏极图案；
使用第一蚀刻剂来湿蚀刻通过去除该第二光致抗蚀剂图案而暴露出的源漏极图案，以形成源极和漏极，并且暴露出该氧化物半导体图案；
使用第二蚀刻剂来湿蚀刻通过湿蚀刻该源漏极图案而暴露出的氧化物半导体图案，以形成欧姆接触层，并且暴露出该有源层；
去除该第一光致抗蚀剂图案，并且暴露出所述源极和漏极；
在通过去除该第一光致抗蚀剂图案而暴露出的源极和漏极上以及在通过湿蚀刻该氧化物半导体图案而暴露出的有源层上形成钝化层，该钝化层具有暴露出该漏极的漏极接触孔；以及
在该像素区域中的钝化层上形成像素电极，该像素电极通过该漏极接触孔与该漏极连接，
其中该有源层在该开关区域中具有均匀的厚度。
2.根据权利要求1所述的方法，其中增强该氧化物半导体层的导电性能的步骤包括如下处理之一：在腔室内在氩(Ar)气或氢(H)气气氛中对其上包括有该氧化物半导体层的基板进行等离子体处理；以及在烤炉或熔炉内在300摄氏度至400摄氏度的温度下对其上包括有该氧化物半导体层的基板进行几十秒至几十分钟的热处理。
3.根据权利要求1所述的方法，其中所述本征非晶硅层具有至
Figure F2009102610881C00022
的厚度。
4.根据权利要求1所述的方法，其中所述氧化物半导体层具有至
Figure F2009102610881C00024
的厚度。
5.根据权利要求1所述的方法，其中所述氧化物半导体层包括非晶相铟镓锌氧化物、氧化铟锌和氧化锌锡这三者的其中之一。
6.根据权利要求1所述的方法，其中所述第二蚀刻剂与该本征非晶硅不反应。
7.根据权利要求1所述的方法，其中形成所述数据线、源漏极图案、氧化物半导体图案和有源层的步骤包括：
使用该第一蚀刻剂来湿蚀刻该金属层；
使用该第二蚀刻剂来湿蚀刻该氧化物半导体层；以及
干蚀刻该本征非晶硅层。
8.一种制造用于显示设备的阵列基板的方法，包括如下步骤：
在限定有包含开关区域的像素区域的基板上形成栅极线和栅极；
在所述栅极线和栅极上形成栅极绝缘层和本征非晶硅层；
在该本征非晶硅层上形成氧化物半导体层；
通过对该氧化物半导体层和本征非晶硅层图案化，在该开关区域中形成氧化物半导体图案和有源层；
增强该氧化物半导体图案的导电性能，使得该氧化物半导体图案具有欧姆特性；
在具有欧姆特性的该氧化物半导体图案上形成金属层；
使用第一蚀刻剂来湿蚀刻该金属层，以形成数据线、源极和漏极，并且暴露出该氧化物半导体图案，其中该数据线与栅极线交叉以限定该像素区域，该源极与该数据线连接，并且该漏极与该源极在该氧化物半导体图案上彼此间隔开；
使用第二蚀刻剂来湿蚀刻通过湿蚀刻该金属层而暴露出的氧化物半导体图案，以形成欧姆接触层，并且暴露出该有源层；
在该源极和漏极上以及在通过湿蚀刻该氧化物半导体图案而暴露出的有源层上形成钝化层，该钝化层具有暴露出该漏极的漏极接触孔；以及
在该像素区域中的钝化层上形成像素电极，该像素电极通过该漏极接触孔与该漏极连接，
其中该有源层在该开关区域中具有均匀的厚度。
9.根据权利要求8所述的方法，其中增强该氧化物半导体图案的导电性能的步骤包括如下处理之一：在腔室内在氩(Ar)气或氢(H)气气氛中对其上包括有该氧化物半导体图案的基板进行等离子体处理；以及在烤炉或熔炉内在300摄氏度至400摄氏度的温度下对其上包括有该氧化物半导体图案的基板进行几十秒至几十分钟的热处理。
10.根据权利要求8所述的方法，其中所述本征非晶硅层具有
Figure F2009102610881C00031
至的厚度。
11.根据权利要求8所述的方法，其中所述氧化物半导体层具有至的厚度。
12.根据权利要求8所述的方法，其中所述氧化物半导体层包括非晶相铟镓锌氧化物、氧化铟锌和氧化锌锡这三者的其中之一。
13.根据权利要求8所述的方法，其中所述第二蚀刻剂与该本征非晶硅不反应。
CN2009102610881A 2009-02-19 2009-12-22 制造阵列基板的方法 Active CN101814455B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090013980A KR101593443B1 (ko) 2009-02-19 2009-02-19 어레이 기판의 제조방법
KR10-2009-0013980 2009-02-19

Publications (2)

Publication Number Publication Date
CN101814455A true CN101814455A (zh) 2010-08-25
CN101814455B CN101814455B (zh) 2013-05-15

Family

ID=42560288

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102610881A Active CN101814455B (zh) 2009-02-19 2009-12-22 制造阵列基板的方法

Country Status (4)

Country Link
US (1) US8062936B2 (zh)
KR (1) KR101593443B1 (zh)
CN (1) CN101814455B (zh)
TW (1) TWI385760B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102819156A (zh) * 2011-06-09 2012-12-12 乐金显示有限公司 边缘场切换液晶显示装置的制造方法
CN103311126A (zh) * 2012-03-08 2013-09-18 三星显示有限公司 制造薄膜晶体管的方法、制造显示基板的方法及显示基板
CN103715096A (zh) * 2013-12-27 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
CN104681632A (zh) * 2015-03-26 2015-06-03 重庆京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件
CN104966697A (zh) * 2015-07-14 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN105070722A (zh) * 2015-07-14 2015-11-18 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
US9525070B1 (en) 2015-07-27 2016-12-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT substrate structure and manufacturing method thereof
CN106653832A (zh) * 2011-01-12 2017-05-10 株式会社半导体能源研究所 半导体装置的制造方法
CN107256868A (zh) * 2011-01-12 2017-10-17 株式会社半导体能源研究所 显示器件
CN108153072A (zh) * 2018-01-02 2018-06-12 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN109920855A (zh) * 2019-02-13 2019-06-21 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
CN112993138A (zh) * 2020-10-22 2021-06-18 重庆康佳光电技术研究院有限公司 芯片基板及其制作方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101280827B1 (ko) * 2009-11-20 2013-07-02 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
WO2011068037A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101396102B1 (ko) 2009-12-04 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150010776A (ko) 2010-02-05 2015-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
KR101627136B1 (ko) * 2010-02-19 2016-06-07 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR101115074B1 (ko) * 2010-11-09 2012-03-13 박제기 Ｚｔｏ 박막의 패턴화 방법, 박막 트랜지스터 및 그 제조방법
CN105590897A (zh) * 2011-07-26 2016-05-18 群创光电股份有限公司 显示面板及其制作方法
TWI460771B (zh) * 2011-12-08 2014-11-11 Innolux Corp 觸控面板及其形成方法與顯示系統
KR101963226B1 (ko) 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101324240B1 (ko) * 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
TW201405828A (zh) 2012-07-31 2014-02-01 E Ink Holdings Inc 顯示面板、薄膜電晶體及其製造方法
KR102092544B1 (ko) * 2012-12-29 2020-04-16 엘지디스플레이 주식회사 어레이 기판 및 이의 제조 방법
TW201503374A (zh) * 2013-07-01 2015-01-16 Chunghwa Picture Tubes Ltd 氧化物半導體薄膜電晶體
KR20150008316A (ko) * 2013-07-12 2015-01-22 삼성디스플레이 주식회사 반도체 장치, 이의 제조 방법 및 시스템.
CN103545378B (zh) * 2013-11-05 2016-09-07 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置
CN105137672B (zh) * 2015-08-10 2018-11-30 深圳市华星光电技术有限公司 阵列基板及其制造方法
KR20170106607A (ko) * 2016-03-11 2017-09-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102567716B1 (ko) * 2016-06-01 2023-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN106960797A (zh) * 2017-04-28 2017-07-18 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法和阵列基板的制备方法
CN107768307A (zh) * 2017-11-21 2018-03-06 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN113782548B (zh) * 2021-09-09 2022-08-23 Tcl华星光电技术有限公司 阵列基板及其制备方法、显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869112B1 (ko) * 2002-01-14 2008-11-17 삼성전자주식회사 반사형 액정표시장치 및 그 제조 방법
KR20070000025A (ko) * 2005-06-24 2007-01-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20070057505A (ko) * 2005-12-02 2007-06-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판의 제조방법
KR101266273B1 (ko) * 2006-06-30 2013-05-22 엘지디스플레이 주식회사 액정표시소자의 제조방법
KR100787455B1 (ko) * 2006-08-09 2007-12-26 삼성에스디아이 주식회사 투명 박막 트랜지스터의 제조방법
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653832A (zh) * 2011-01-12 2017-05-10 株式会社半导体能源研究所 半导体装置的制造方法
CN106653832B (zh) * 2011-01-12 2020-11-06 株式会社半导体能源研究所 半导体装置的制造方法
CN107256868A (zh) * 2011-01-12 2017-10-17 株式会社半导体能源研究所 显示器件
CN102819156B (zh) * 2011-06-09 2015-09-09 乐金显示有限公司 边缘场切换液晶显示装置的制造方法
CN102819156A (zh) * 2011-06-09 2012-12-12 乐金显示有限公司 边缘场切换液晶显示装置的制造方法
CN103311126A (zh) * 2012-03-08 2013-09-18 三星显示有限公司 制造薄膜晶体管的方法、制造显示基板的方法及显示基板
CN103311126B (zh) * 2012-03-08 2018-01-02 三星显示有限公司 制造薄膜晶体管的方法、制造显示基板的方法及显示基板
CN103715096A (zh) * 2013-12-27 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
US9508808B2 (en) 2013-12-27 2016-11-29 Boe Technology Group Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of array substrate
CN104681632A (zh) * 2015-03-26 2015-06-03 重庆京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件
US9653578B2 (en) 2015-03-26 2017-05-16 Boe Technology Group Co., Ltd. Thin film transistor, its manufacturing method and display device
US9570617B2 (en) 2015-07-14 2017-02-14 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT substrate structure and manufacturing method thereof
WO2017008334A1 (zh) * 2015-07-14 2017-01-19 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN105070722A (zh) * 2015-07-14 2015-11-18 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN104966697A (zh) * 2015-07-14 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
US9525070B1 (en) 2015-07-27 2016-12-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT substrate structure and manufacturing method thereof
CN108153072A (zh) * 2018-01-02 2018-06-12 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN109920855A (zh) * 2019-02-13 2019-06-21 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
WO2020164220A1 (zh) * 2019-02-13 2020-08-20 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
CN109920855B (zh) * 2019-02-13 2020-11-03 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法
CN112993138A (zh) * 2020-10-22 2021-06-18 重庆康佳光电技术研究院有限公司 芯片基板及其制作方法
CN112993138B (zh) * 2020-10-22 2022-02-25 重庆康佳光电技术研究院有限公司 芯片基板及其制作方法

Also Published As

Publication number Publication date
KR101593443B1 (ko) 2016-02-12
TWI385760B (zh) 2013-02-11
US8062936B2 (en) 2011-11-22
CN101814455B (zh) 2013-05-15
KR20100094817A (ko) 2010-08-27
US20100210056A1 (en) 2010-08-19
TW201032289A (en) 2010-09-01

Similar Documents

Publication Publication Date Title
CN101814455B (zh) 制造阵列基板的方法
CN102955312B (zh) 一种阵列基板及其制作方法、显示装置
KR101145146B1 (ko) 박막트랜지스터와 그 제조방법
JP5969995B2 (ja) 酸化物薄膜トランジスタアレイの製造方法
CN1913146B (zh) 薄膜导体及其制造方法
US8912538B2 (en) Thin film transistor array substrate and method for manufacturing the same
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
CN101908537A (zh) 用于显示设备的阵列基板及其制造方法
US20180019346A1 (en) Thin film transistor, method of fabricating the same, array substrate and display device
CN103000628A (zh) 显示装置、阵列基板及其制作方法
CN102629585A (zh) 一种显示装置、薄膜晶体管、阵列基板及其制造方法
CN104090401B (zh) 阵列基板及其制备方法、显示装置
KR20120065854A (ko) 산화물 박막 트랜지스터의 제조방법
CN103022149A (zh) 薄膜晶体管、阵列基板及制造方法和显示器件
CN103915451B (zh) 一种阵列基板及其制造方法、显示装置
CN109037346A (zh) 薄膜晶体管、显示基板及其制作方法、显示装置
CN103872060A (zh) 阵列基板及其制造方法
CN103531640A (zh) 薄膜晶体管、阵列基板及其制造方法和显示装置
CN103227148A (zh) 一种阵列基板制备方法及阵列基板和显示装置
CN111508895B (zh) 阵列基板、显示面板以及阵列基板的制作方法
KR101605723B1 (ko) 산화물 박막 트랜지스터의 제조방법
US10199404B2 (en) Array substrate and manufacturing method thereof and display device
US9165954B2 (en) Array substrate and method for manufacturing the same, and display device
CN106876451A (zh) 薄膜晶体管及其制备方法、阵列基板
KR101136165B1 (ko) 박막 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant