JP4472067B2 - 周波数ステアリングを伴う位相検出器 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、一般に位相ロック・ループのための位相検出器に関し、さらに詳しくは、位相ロック・ループに関する周波数ステアリングを伴う位相検出器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
一般に、位相ロック・ループ（PLL：phase locked loop）で用いられる位相検出器は当技術では周知である。PLLにおいて、位相検出器は基準信号の位相と分周電圧制御発振器（VCO：voltage controlled oscillator）信号の位相とを比較する。次に、位相検出器の出力がチャージ・ポンプを駆動し、それがVCOが後に続くループ・フィルタを駆動する。VCOはVCO信号を生成し、この信号がループ分周器によって分周されて分周VCO信号を生成する。
【０００３】
当技術で知られる３つの通常の位相検出器には、排他的論理和位相検出器，３状態位相検出器および２状態位相検出器がある。図６ないし図８は、従来技術による排他的論理和位相検出器を説明する。図９ないし図１３は従来技術による３状態位相検出器を説明する。図１４ないし図２１は従来技術による２状態位相検出器を説明する。
【０００４】
まず排他的論理和位相検出器に関して、図６は従来技術による排他的論理和位相検出器６００のブロックを示す。図７は、従来技術による図６の排他的論理和位相検出器６００のタイミング７００を示す。図８は、従来技術による図６の排他的論理和位相検出器６００に関する出力電圧と位相を示すグラフ８００を図示する。
【０００５】
図６において、排他的論理和位相検出器６００は、２つの入力端子と１つの出力端子を有する。第１端子は基準分周器（reference frequency divider）（図示せず）から基準分周信号（divided reference frequency signal）を受信する。第２端子は、ループ分周器（図示せず）からの分周VCO周波数信号６０６を受信する。出力端子は、位相誤差信号６０８を生成する。通常、位相誤差信号は電圧信号である。
【０００６】
排他的論理和位相検出器６００は、図７に示される波形のタイミング７００と、以下の真理表とに従って動作する。
源１（６０４） 源２（６０６） 出力３（６０８）
0 0 0
0 1 1
1 0 1
1 1 0
２つの源が同相である信号６０４，６０６を生成すると、出力電圧６０８は論理０のレベルにある。２つの源が１８０度位相がずれた信号６０４，６０８を生成するとき、出力電圧６０８は論理高レベル（通常、Vccにより表される論理電源電圧）にある。論理ゼロ・レベルと論理高レベルとの間に何らかの位相シフト条件があると、結果として出力電圧６０８が論理ゼロ・レベルと論理高レベルとの間で平均化される。排他的論理和位相検出器６００の出力電圧６０８はフィルタ（図示せず）により濾波され、論理ゼロ・レベルと論理高レベルとの間の大きな変動が軽減される。
【０００７】
排他的論理和位相検出器６００に関する平均出力電圧６０８と位相誤差のグラフ８００が図８に示される。図８において、排他的論理和位相検出器６００の利得が、平均出力電圧６０８（Vcc）と位相の傾斜として示される。図８においては、この傾斜はVcc／位相ボルト毎ラジアン（volts per radian）である。
【０００８】
排他的論理和位相検出器６００には、少なくとも２つの欠点がある。第１は、正の位相誤差についても負の位相誤差についても同じ出力電圧が生成されることである。このために、PLLをゼロの位相誤差にロックするためには、排他的論理和位相検出器６００を修正する必要がある。第２は、排他的論理和位相検出器６００の出力電圧６０８が、２つの入力信号６０４，６０６からの入力パルスのパルス幅に依存することである。このために、ある信号が狭いパルスを持ち、他の信号が広いパルスを持つと、排他的論理和位相検出器６００の利得が大きく異なることになる。
【０００９】
次に３状態検出器に関して、図９は従来技術による３状態位相検出器９０１とチャージ・ポンプ９０３のブロック図を示す。３状態位相検出器９０１は、一般に排他的論理和位相検出器６００を改良したものである。
【００１０】
図９において、３状態位相検出器９０１は、一般に第１Ｄ型フリップフロップ９０２，第２Ｄ型フリップフロップ９０４およびANDゲート９０６を備える。第１Ｄ型フリップフロップ９０２は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧９０８に結合される。第２端子は、基準分周信号９１０（Fref）を受信するように結合される。第３端子は、第１出力信号９１２を生成する。第４端子は、第２出力信号９１４（すなわちUP（アップ）信号）を生成する。第５端子は、リセット信号９２４を受信するように結合される。第２Ｄ型フリップフロップ９０４は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧９１６に結合される。第２端子は、分周VCO周波数信号９１８（Fvco）を受信するように結合される。第３端子は、第１出力信号９２０を生成する。第４端子は、第２出力信号９２２（すなわちDN（ダウン）信号）を生成する。第５端子は、リセット信号９２４を受信するように結合される。
【００１１】
図９において、チャージ・ポンプ９０３は、一般に第１電流源９２６と第２電流源９２８を備える。第１電流源９２６は、第１端子，第２端子および第３端子を有する。第１端子は、正の電源電圧９３２に結合される。第２端子は、第１Ｄ型フリップフロップ９０２から、UP信号９１４を受信するように結合される。第３端子は、出力電流信号９３０を生成する。第２電流源９２８は、第１端子，第２端子および第３端子を有する。第１端子９３２は、第１電流源９２６の第３端子に結合され、出力電流信号９３０を生成するよう動作する。第２端子は第２Ｄ型フリップフロップ９０４からDN信号９２２を受信するよう結合される。第３端子は、接地電位に結合される。
【００１２】
一般に、３状態位相検出器９０１の動作中は、Fref９１０とFvco９１８との位相差が、３状態位相検出器９０１のUP信号９１４とDN信号９２２とを可変させる。３状態位相検出器９０１のUP信号９１４とDN信号９２２は、チャージ・ポンプ９０３の２つの電流源９２６，９２８を駆動し、それによってループ・フィルタ・キャパシタ（図９には図示せず）を充電または放電し、PLL（図９には図示せず）内のVCO（図９には図示せず）の電圧制御部を形成する。
【００１３】
詳しくは、３状態位相検出器９０１の動作中に、Fref９１０がFvco９１８より先に上昇し、両方のＤ型フリップフロップ９０２，９０４がエッジ・トリガされる場合を考える。Fref９１０の立ち上がり端において、第１Ｄ型フリップフロップ９０２は、その第１出力信号９１２を高論理に、第２出力信号９１４を低論理にセットする。両出力信号９１２，９１４は、Fvco９１８が上がるまでこの状態に留まる。Fvco９１８が上がると、第２Ｄ型フリップフロップ９０４がその第１出力信号９２０を高論理に、第２出力信号９２２を低論理にセットする。第１Ｄ型フリップフロップ９０２の第１出力信号９１２の高論理と第２Ｄ型フリップフロップ９０４の第１出力信号９２０の高論理とが、ANDゲート９０４に高論理のリセット信号９２４を生成させ、両フリップフロップ９０２，９０４をリセットする。このリセットが起こると、３状態位相検出器９０１は初期状態に戻り、Fref９１０およびFvco９１８から別の集合のパルスを受信できる状態になる。３状態位相検出器９０１のこの動作によって、UP信号９１４は、Fref９１０とFvco９１８との間の遅延に等しい時間だけ低となる。UP信号９１４からの低論理パルスが第１電流源９２６を駆動し、PLL内のループ・フィルタ・キャパシタをより高い電圧に充電する。この高い電圧に応答して、PLL内のVCOはその周波数を上げて、Fvco９１８のパルスが次のサンプリング段階でより早く起こるようにし、その結果としてUP信号９１４において生成されるパルス幅が狭くなる。この動作は、Fvco９１８がFref９１０と同じときに起こり、結果としてUP信号９１４において基本的にパルスが生成されなくなるまで継続する。あるいは、Fvco９１８がFref９１０の前に上昇すると、DN信号９２２は、UP信号９１４について説明されたのと同様の方法で動作して、Fvco９１８のパルスを小さくするよう動作することになる。
【００１４】
図１０は、従来技術による図９の３状態位相検出器９０１のタイミング１０００を示す。タイミング１０００は、種々の位相差の例に関する典型的な出力を示す。Fref９１０が３６０度に近い量だけFvco９１８よりも先行すると、UP信号９１４は、ほとんどいつでもアクティブになる。この結果、正の電流信号９３０がPLL内のループ・フィルタのために生成される。Fvco９１８が３６０度に近い量だけ先行する場合は、DN信号パルス９２２がほとんどいつでもアクティブになる。この結果、負の電流信号９３０がPLL内のループ・フィルタのために生成される。
【００１５】
図１１は、アップ電流源９２６とダウン電流源９２８とが従来技術により平衡状態にある場合の、図９の３状態位相検出器９０１とチャージ・ポンプ９０３に関する出力電流と位相オフセットを示すグラフ１１００である。このグラフ１１００においては、位相検出器利得は、Io/2pアンプス／ラジアンである。排他的論理和位相検出器６００と比較して、ゼロの位相オフセットでロックする問題は解決される。これは、グラフの原点周囲の奇関数に特徴があることでわかる（すなわち位相誤差の符号を考慮に入れる）。+/-2pを超えるオフセットに関して、利得は正確な周波数関係に依存して可変するが、正味出力電流は常に、PLLが信号を引き込むようになる。これを周波数捕捉（frequency acquisition）と呼ぶ。１つの入力９１０または９１８の２つ以上のパルスが、他方の入力９１０または９１８の各パルスについて起こる場合は、３状態位相検出器９０１を修正することによって、正味出力電流を所望のアップまたはダウン状態に保持すること（従って可能な最速の同調）ができる。
【００１６】
代表的なパルスを示すタイミング１０００において、UP信号９１４およびDN信号９２２は、ANDゲート９０６およびフリップフロップのリセットに関わる有限遅延のために、正味パルスがどうであろうと、制御パルスの最後に最小幅のパルスを有することに注目されたい。この最小パルスは、実際の回路では不可避であり、基準スパー（reference spur）を起こす。基準スパーは、最小幅パルスの軌跡が基準周波数においてPLL内のVCOを変調させることで起こり、これが基準周波数の調波周波数においてスパーを生成する。最小パルス幅を持たない理想的な３状態位相検出器９０１においては、修正項がゼロになる傾向があり、そのために基準スパーがすべて排除される。理想的には、最小パルス幅があっても、両源がオンとなって互いに打ち消す信号９１０，９１８を提供するために基準スパーが起こらない。しかし、実際には、パルスは時間および振幅において完全に平衡とはならず、そのためにスパーが生成される。この問題を克服するためには、通常はANDゲート９０６の出力に遅延が加えられて、通常４ないし１０nsecの最小パルスが設定される。これは、実際には電流源が瞬間的にオンにならないために行われる。
【００１７】
図１２は、従来技術による図９の３状態位相検出器９０１およびチャージ・ポンプ９０３に関するタイミング１２００を示す。タイミング１２００は、最小パルス幅を伴うものと伴わない正味アップ・パルスを得る１対の電流源１０２６，１０２８の動作を示す。最小パルス幅が電流源をオンにするのに充分でない場合、PLLが応答する小さな位相オフセットの範囲が生まれる。これを不感帯（dead zone）と呼ぶ。不感帯ができると、PLLが不感帯内に入ったときVCOが自由継続状態（free-running）になる。漏洩電流のために、VCOに対する制御電圧が、PLLが不感帯の外側に移動するまで下がる。その時点で、PLLは不感帯の他側に電圧を修正し、この工程が繰り返される。最終的な結果として、極めて低い速度でVCOの「鋸波状」変調が起こる。故に、３状態位相検出器９０１が排他的論理和位相検出器６００に対してノイズ性能において改善されても、ループ・フィルタ上の最小パルス出力と漏洩電流のために基準スパーの濾波が依然として必要になる。
【００１８】
３状態位相検出器９０１には、高度な線形性を必要とする用途においてその有用性を制限するという理想的ではない別の問題がある。UP電流信号９１４とDN電流信号９２２が精密に平衡状態にない場合、３状態位相検出器９０１の利得が、位相誤差の符号に応じて異なる。図１３はこの状況の一例を示す。図１３は、アップ電流源９２６およびダウン電流源９２８が従来技術により平衡でない場合の、図９の３状態位相検出器９０１およびチャージ・ポンプ９０３に関する出力電流と位相オフセットのグラフを示す。図１３において、図形１３０２の傾斜は図形１３０４の傾斜とは異なる。これは標準的なシンセサイザにおいては問題とはならないが、分数Ｎシンセサイザにおいては、この不平衡により非線形性が起こり、結果としてスプリアス出力となる。
【００１９】
次に２状態位相検出器に関し、図１４は従来技術による２状態位相検出器１４０１とチャージ・ポンプ１４０３のブロック図を示す。３状態位相検出器９０１に伴う線形性の問題を克服するために、周波数シンセサイザは図１４に示されるような２状態位相検出器１４０１を採用することがある。
【００２０】
図１４において、２状態位相検出器１４０１は、一般に、第１Ｄ型フリップフロップ１４０２および第２Ｄ型フリップフロップ１４０４を備える。第１Ｄ型フリップフロップ１４０２は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧１４０６に結合される。第２端子は、基準分周信号１４２２（Fref）を受信するように結合される。第３端子は、第１出力信号１４１０を生成する。第４端子は用いられない。第５端子は、リセット信号１４１２を受信するように結合される。第２Ｄ型フリップフロップ１４０４は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧１４０８に結合される。第２端子は、分周VCO周波数信号１４２４（Fvco）を受信するように結合される。第３端子は、第１出力信号１４１４（すなわちDN（ダウン）信号）を生成する。第４端子は用いられない。第５端子は、リセット信号１４１２を受信するように結合される。
【００２１】
図１４において、チャージ・ポンプ１４０３は、一般に第１電流源１４１６と第２電流源１４１８を備える。第１電流源１４１６は、第１端子および第２端子を有する。第１端子は、正の電源電圧に結合される。第３端子は、出力電流信号１４２０を生成する。第２電流源１４１８は、第１端子，第２端子および第３端子を有する。第１端子は、第１電流源１４１６の第２端子に結合され、出力電流信号１４２０を生成するよう動作する。第２端子は第２Ｄ型フリップフロップ９０４の第３端子に結合され、DN信号１４１４を受信するよう結合される。第３端子は、接地電位に結合される。
【００２２】
図１５は、従来技術による位相ロック条件にある図１４の２状態位相検出器１４０１およびチャージ・ポンプ１４０３のタイミング１５００を示す。２状態位相検出器１４０１において、ロック条件はＩに等しい振幅の電流の「方形波」に対応する。これは、等しいアップ電流パルスおよびダウン電流パルスが存在することを意味し、そのために、PLL内のループ・フィルタに対する正味電荷伝達はゼロになる。２状態位相検出器においては、入力波形１４２２，１４２４が１８０度位相がずれる場合にロック条件が起こることに注目されたい。Fvco１４２４の位相がFref１４２２の位相より先行する場合、DN信号１４１４のデューティ・サイクルは、電流が３６０度において連続してＩを接地に流入させるまで増大する。あるいは、Fvco１４２４の位相がFref１４２２の位相に近づくにつれて、出力電流信号１４２０のデューティ・サイクルはゼロに近づき、最終的にはループ・フィルタに流出する連続的な電流となる。たとえば、図１６は従来技術により、Fvco１４２４がFref１４２２に先行する場合の図１４の２状態位相検出器１４０１およびチャージ・ポンプ１４０３のタイミングを示す。
【００２３】
図１７はアップ電流源１４１６とダウン電流源１４１８が平衡の場合１７０２と平衡でない場合１７０４の図１４の２状態位相検出器１４０３に関する正味出力電流と位相オフセットのグラフ１７００である。ダウン電流源１４１８のパルス幅がアップ電流源１４１６の電流の２倍２Ｉであり、アップ電流源１４１６が一定の電流Ｉであるので、２状態位相検出器１０４１はほぼ完全に線形になる。故に、アップ電流源１４１６とダウン電流源１４１８との間にアップ電流源１４１６により与えられる電流の減少による不平衡があると、平衡図形１７０２は破線で示される不平衡図形１７０４のｙ軸に沿ってシフトするが、不平衡形図１７０４の線形性は影響を受けない。
【００２４】
図１８は、従来技術によりFvco１４２４がFref１４２２に先行し、Fref１４２２よりも高い周波数を有する場合の図１４の２状態位相検出器１４０１とチャージ・ポンプ１４０３に関するタイミング１８００を示す。図１８において、FvcoはFrefの第２調波周波数にある。出力電流１４２０は方形波のロック条件にほぼ等しく、すなわちチャージ・ポンプの外側への正味電荷伝達がゼロになる。位相誤差がゼロとすると、これが真となる。この状況は、Fref＊Ａ＝Fvco＊(A+1）の場合に起こる。ただしＡは整数である。Ioutの結果波形の大半はこの場合は方形波にはならない。しかし正味電荷伝達はゼロになる。従って、従来の２状態位相検出器は、入力波形の位相が正しい場合は、周波数Ａ＊Fref＝(A+1)＊Fvcoにおいて正味出力電荷伝達がゼロになる点を有する。これは、PLLを２つの入力波形の整数比（１：１以外）で虚偽的にロックさせる。これらの整数比には、所望の周波数に極めて近いものもあるので、この種の位相検出器は同調範囲の狭いシンセサイザについても動作不全となる。図１８は、調波波形の多少の位相オフセットを示す。これは、第２調波Fvcoの位相関係がFrefと正確に整合しない場合に、位相検出器の出力が周波数を正確に定めるための正確な極性を持つことを示すためのものである。従って、理想的な条件においては、１：１以外の整数比に対する虚偽ロックは、正確な整合からの位相の移動によってループがその点から離れるために準安定状態となる。これを周波数の２つの異なる整数比について図１９に示す。この場合は、２つの虚偽ロック周波数は、正味電流の「ゼロ軸と交差しない」という特性を有する。
【００２５】
図１９は、従来技術による周波数ステアリングを伴わずに動作する図１４の位相検出器１４０１とチャージ・ポンプ１４０３の正味周波数電流と位相を示すグラフ１９００である。この種のグラフは、本明細書では、一般的な説明のためのみに用いられ、精密な図形を表すためのものではない。この理由は、２つの異なる周波数間の位相誤差が明確に定義されないためである。このグラフ１９００の目的は、所望の点の上下に複数のロック点があり、これらの点がｘ軸に触れないことを示すためのものである。
【００２６】
アップ電流源１４１６およびダウン電流源１４１８がそれぞれ１：２の比で精密に平衡すると、Ioutと位相の図形は図１９に示されるように表現される。しかし、アップ電流源１４１６とダウン電流源１４１８の電流に多少の不平衡があると、虚偽ロックが起こる可能性がある。この虚偽ロック条件を図２０および図２１に示す。図２０は、従来技術によりアップ電流源１４１６の増大により生成される周波数ステアリングを伴って動作する図１４の位相検出器１４０１およびチャージ・ポンプ１４０３に関する正味出力電流と位相を示すグラフ２０００を示す。図２１は、従来技術によりアップ電流源１４１６の減少により生成される周波数ステアリングを伴って動作する図１４の位相検出器１４０１およびチャージ・ポンプ１４０３の正味出力電流と位相とを示すグラフ２１００である。このような場合、アップ電流源１４１６により提供される電流の増大により、正のｘ軸上に虚偽ロック条件が起こり、アップ電流源１４１６により提供される電流の現象により負のｘ軸上に虚偽ロック条件が起こる。いずれの条件も不正確な位相検出器動作を起こすことになる。
【００２７】
従って、分割基準周波数信号（Fref）１４２２の位相と、分周電圧制御発振周波数信号（Fvco）１４２４との間の虚偽ロックを最小限に抑える位相ロック・ループのための位相検出器が必要である。
【００２８】
【実施例】
図１は、本発明による無線通信トランシーバ１００（以降「トランシーバ」と称する）のブロック図を例として示す。トランシーバ１００は、移動または携帯加入者ユニットが、たとえば無線通信システム（図示せず）内の無線周波数（RF）チャネルを介して基地局（図示せず）と通信することを可能にする。その後、基地局は地上回線電話システム（図示せず）および他の加入者ユニットとの通信を行う。好適な実施例においては、トランシーバ１００を有する加入者ユニットは、汎ヨーロッパ・デジタル化移動体通信システム（GSM）規準での使用に適応するセルラ無線電話である。
【００２９】
図１のトランシーバ１００は、一般に、アンテナ１０１，トランシーバ・スイッチ１０２，受信機１０３，送信機１０５，基準周波数信号源１０７，受信（Rx）位相ロック・ループ（PLL）周波数シンセサイザ１０８，送信（Tx）PLL周波数シンセサイザ１０９，プロセッサ１１０，情報源１０６および情報シンク１０４を備える。
【００３０】
トランシーバ１００とその動作ブロックの相互接続は以下のように説明される。アンテナ１０１は、基地局からRF信号１１９を受信し、二重フィルタ１０２により濾波して、線路１１１においてRF被受信信号を生成する。トランシーバ・スイッチ１０２は、時分割多重（TDM）選択性を提供して、それぞれ、GSM規準における所望の受信時間スロットの間に信号を受信し、GSM規準における所望の送信時間スロットの間に信号を送信するトランシーバ１００に応答して、線路１１１のRF被受信信号と線路１１３のRF送信信号との間で切り替わる。受信機１０３は、線路１１１でRF被受信信号を受信するように結合され、情報シンク１０４のために線路１１２に被受信ベースバンド信号を生成するよう動作する。RF信号源１０７は、線路１１５に基準周波数信号を提供する。Rx PLL周波数シンセサイザ１０８は、線路１１５にRF信号を、データ・バス１１８に情報を受信するよう結合され、線路１１６に受信機同調信号を生成して、受信機１０３を特定のRFチャネルに同調するよう動作する。同様に、Tx PLL周波数シンセサイザ１０９は、線路１１５にRF信号を、データ・バス１１８に情報を受信するよう結合され、線路１１７にトランシーバ同調信号を生成し、送信機１０５を特定のRFチャネルに同調するよう動作する。プロセッサ１１０は、Rx PLL周波数シンセサイザ１０８，Tx PLL周波数シンセサイザ１０９，受信機１０３および送信機１０５の動作をデータ・バス１１８を介して制御する。情報源１０６は、線路１１４にベースバンド送信信号を生成する。送信機１０５は、線路１１４にベースバンド送信信号を受信するよう結合され、線路１１３にRF送信信号を生成するよう動作する。二重フィルタ１０２は、線路１１３にRF送信信号を濾波し、アンテナ１０１によりRF信号１２０として放出する。
【００３１】
セルラ無線電話システムのRFチャネルは、たとえば、基地局と加入者ユニットとの間に情報を送信および受信（以下「送受信」と称する）する音声および信号化チャネルを備える。音声チャネルは、音声情報を送受信するために割り振られる。制御チャネルとも呼ばれる信号化チャネルは、データおよび信号化情報を送受信するために割り振られる。加入者ユニットはこれらの信号化チャネルを介してセルラ無線電話システムにアクセスし、地上電話システムとの通信をさらに行うための音声チャネルを割り当てられる。
【００３２】
図２は、本発明による図１のトランシーバ１００で用いられる位相ロック・ループ（PLL）周波数シンセサイザのブロック図を例として示す。図２のPLL周波数シンセサイザの一般的構造は、Rx PLL周波数シンセサイザ１０８に関してもTx PLL周波数シンセサイザ１０９に関しても同じである。
【００３３】
図２のPLL周波数シンセサイザ１０８または１０９は、一般に基準分周器２０１とPLL２１２とを備える。PLL２１２は、一般に位相検出器２０２，送信PLL経路２２１，受信PLL経路２２０，ループ分周器２０５，チャージ・ポンプ制御スイッチ２１８および電圧制御発振器（VCO）制御スイッチ２１９を備える。送信PLL経路２２１は、チャージ・ポンプ２１２，ループ・フィルタ２１３およびVCO２１４を備える。受信PLL経路２２０はチャージ・ポンプ２１０，ループ・フィルタ２２０およびVCO２０４を備える。
【００３４】
PLL周波数シンセサイザ１０８，１０９のブロックの相互接続が以下に説明される。基準分周器２０１は、線路１１５に基準周波数信号を受信するように結合され、データ・バス１１８に結合され、線路２０６に基準分周信号を生成するように動作する。位相検出器２０２は、線路２０６に基準分周信号を、線路２０９に帰還信号を受信するように結合され、線路２０７に位相誤差信号を生成するよう動作する。
【００３５】
送信PLL経路２２１においては、チャージ・ポンプ２１２は線路２０７に位相誤差信号を受信するように結合され、線路２１５にチャージ・ポンプ信号を生成するよう動作する。ループ・フィルタ２１３は、線路２１５にチャージ・ポンプ信号を受信するように結合され、線路２１６に被濾波信号を生成するよう動作する。VCO２１４は、線路２１６に被濾波信号を受信するよう結合され、線路１１６に出力周波数信号を生成するよう動作する。
【００３６】
受信PLL経路２２０においては、チャージ・ポンプ２１０は線路２０７に位相誤差信号を受信するように結合され、線路２１１にチャージ・ポンプ信号を生成するよう動作する。ループ・フィルタ２０３は線路２１１にチャージ・ポンプ信号を受信するように結合され、線路２０８に被濾波信号を生成するよう動作する。VCO２０４は、線路２０８に被濾波信号を受信するよう結合され、線路１１７に出力周波数信号を生成するよう動作する。
【００３７】
チャージ・ポンプ制御スイッチ２１８は、受信PLL経路２２０内のチャージ・ポンプ２１０と、送信PLL経路内のチャージ・ポンプ２１２とに結合され、チャージ・ポンプ２１０およびチャージ・ポンプ２１２の一方を選択的に可動化するよう動作する。VCO制御スイッチ２１９は、受信PLL経路２２０内のVCO２０４と、送信PLL経路内のVCO２１４とに結合され、VCO２０４およびVCO２１４の一方を選択的に可動化するよう動作する。チャージ・ポンプ２１０とVCO２０４は、トランシーバ・スイッチ１０２がアンテナ１０１を受信機１０３に結合すると同時に可動化される。チャージ・ポンプ２１２とVCO２１４は、トランシーバ・スイッチ１０２がアンテナ１０１を送信機１０５に結合すると、同時に可動化される。チャージ・ポンプ制御スイッチ２１８とVCO制御スイッチ２１９は、好ましくは異なる制御信号によって制御されるが、あるいは、同じ制御信号によって制御されることもある。さらに、チャージ・ポンプ制御スイッチ２１８とVCO制御スイッチ２１９は、好ましくは、それぞれのPLL要素に選択的に電力を供給および除去することにより、制御を行う。
【００３８】
ループ分周器２０５は、線路１１６，１１７において出力周波数信号を受信するように結合され、線路２０９に帰還信号を生成するよう動作する。ループ分周器２０５と基準分周器２０１は、データ・バス１１８を介してプログラミング情報を受信する。
【００３９】
PLL周波数シンセサイザ１０８，１０９の動作は、以下のように説明される。PLL２１２は、線路１１５の基準周波数信号に同期される線路１１６，１１７に出力周波数信号を生成する回路である。線路１１６，１１７の出力周波数信号は、線路１１６，１１７の出力周波数信号の周波数が、線路１１５の基準周波数信号の周波数と所定の周波数関係を有する場合に、線路１１５の基準周波数信号に同期すなわち「ロック」される。ロック条件下では、PLL２１２は、線路１１５の基準周波数信号と線路１１６，１１７の出力周波数信号との間に一定の位相差を与えるのが普通である。この一定の位相差はゼロを含む所望の値とすることができる。このような信号の所望の位相差における偏差が展開する、すなわち線路２０７における位相誤差が、たとえば線路１１５における基準周波数信号の周波数またはデータ・バス１１８を介するPLLのプログラミング可能パラメータのいずれかの変動によって大きくなると、PLLは線路１１６，１１７の出力周波数信号の周波数を調整して、線路２０７の位相誤差をゼロにしようとする。
【００４０】
PLL周波数シンセサイザ１０８，１０９は、線路１１６，１１７の出力周波数信号と線路１１５における基準周波数信号の周波数との所定の周波数関係に基づき、少なくとも２つのカテゴリのうちの１つに属するものと分類される。第１のカテゴリは、「整数除算」PLL周波数シンセサイザと分類され、これは線路１１６，１１７の出力周波数信号と線路１１５の基準周波数信号との関係が整数であるカテゴリである。第２カテゴリは「分数除算」PLL周波数シンセサイザと分類され、これは線路１１６，１１７の出力周波数信号と線路１１５の基準周波数信号との関係が整数と分数からなる有理の非整数であるカテゴリである。
【００４１】
図３は、本発明による位相検出器２０２およびチャージ・ポンプ２１０，２１２のブロック図である。図３の位相検出器２０２およびチャージ・ポンプ２１０，２１２の参照番号は、図２の同じ参照番号と対応する。
【００４２】
図３の位相検出器２０２は、図９の３状態位相検出器９０１と図１４の２状態位相検出器１４０１の各々と、類似する特性および異なる特性を有する。図３の位相検出器２０２が図９の３状態位相検出器９０１と類似するのは、２つのＤ型フリップフロップとANDゲートを有し、一方のＤ型フリップフロップの出力信号がチャージ・ポンプのダウン電流源を制御することである。しかし、図３の位相検出器２０２が図９の３状態位相検出器９０１と異なる点は、図３ではチャージ・ポンプのアップ電流源が定電流を供給するのに対して、図９ではチャージ・ポンプのアップ電流源が図９の他方のＤ型フリップフロップの出力信号によって制御されることである。図３の位相検出器２０２が図１４の２状態位相検出器１４０１と類似するのは、２つのＤ型フリップフロップを有し、一方のＤ型フリップフロップの出力信号がチャージ・ポンプのダウン電流源を制御することである。しかし、図３の位相検出器２０２が図１４の２状態位相検出器１４０１と異なる点は、図３ではANDゲートも存在して、チャージ・ポンプのアップ電流源が、ダウン電流源により供給される電流の半分以下の定電流を供給するのに対して、図１４ではANDゲートがなく、チャージ・ポンプのアップ電流源がダウン電流源により供給される電流の半分に等しい定電流を供給することである。
【００４３】
図３では、位相検出器２０２は一般に、第１Ｄ型フリップフロップ３０２，第２Ｄ型フリップフロップ３０４およびANDゲート３０６を備える。第１Ｄ型フリップフロップ３０２は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧３１２に結合される。第２端子は、基準分周信号２０６（Fref）を受信するよう結合される。第３端子は、第１出力信号３１４を生成する。第４端子は用いられない。第５端子は、リセット信号３１６を受信するよう結合される。第２Ｄ型フリップフロップ３０４は、第１端子，第２端子，第３端子，第４端子および第５端子を有する。第１端子は、正の電源電圧３１８に結合される。第２端子は、分周VCO周波数信号２０９（Fvco）を受信するように結合される。第３端子は、第１出力信号３２０を生成する。第４端子は、第２出力信号２０７（すなわちDN（ダウン）信号）を生成する。第５端子は、リセット信号３１６を受信するように結合される。
【００４４】
図３において、チャージ・ポンプ２１０，２１２は、一般に第１電流源３０８と第２電流源３１０を備える。第１電流源３０８は、第１端子および第２端子を有する。第１電流源３０８の第１端子は、正の電源電圧に結合される。第１電流源３０８の第２端子は、出力電流信号２１１，２１５を生成する。第２電流源３１０は、第１端子，第２端子および第３端子を有する。第２電流源３１０の第１端子は、第１電流源３０８の第２端子に結合され、出力電流信号２１１，２１５を生成するよう動作する。第２電流源３１０の第２端子は、第２Ｄ型フリップフロップ３０４からDN信号２０７を受信するよう結合される。第２電流源３１０の第３端子は、接地電位に結合される。
【００４５】
一般に、位相検出器２０２の動作中は、Fref２０６とFvco２０９との位相差が、位相検出器２０２のDN信号２０７のパルス幅を可変させる。位相検出器２０２のDN信号２０７は、チャージ・ポンプ２１０または２１２の電流源３１０を駆動し、それによってループ・フィルタ２０３または２１３（図２に図示）のキャパシタを充電または放電し、PLL２１２（図２に図示）内のVCO２０４，２１４（図２に図示）の電圧制御部を形成する。チャージ・ポンプ２１０または２１０は、次の等式に従って動作する：Iout net（正味）＝Iu p−（Idown＊デューティ・サイクル）。好適な実施例においては、Iup＝08I，Idown＝2Iでデューティ・サイクルが４０％のとき、Iout net＝０となる。
【００４６】
詳しくは、位相検出器２０２の動作中に、Fref２０６がFvco２０９より先に上昇し、両方のＤ型フリップフロップ３０２，３０４がエッジ・トリガされる場合を考える。Fref２０６の立ち上がり端において、第１Ｄ型フリップフロップ３０２は、その第１出力信号３１４を高論理にセットする。第１出力信号３１４は、Fvco２０９が上昇するまでこの状態に留まる。Fvco２０９が上がると、第２Ｄ型フリップフロップ３０４は、その第１出力信号３２０を高論理に、第２出力信号２０７を低論理にセットする。第１Ｄ型フリップフロップ３０２の第１出力信号３１４の高論理と第２Ｄ型フリップフロップ３０４の第１出力信号３２０の高論理とが、ANDゲート３０６に高論理のリセット信号３１６を生成させ、両フリップフロップ３０２，３０４をリセットする。このリセットが起こると、位相検出器２０２は初期状態に戻り、Fref２０６およびFvco２０９からパルスを受信する準備が整う。Fref２０６がFvco２０９に先行すると、DN信号２０７は、２つのＤ型フリップフロップ３０２，３０４およびANDゲート３０６の伝播によって決まる時間の間、低となる。伝播論理には、クロックからＱが高論理になり、Ｑ出力そのものが高論理になり、ANDゲート３０７からのリセット信号３１６が高論理になり、リセット信号３１６が高論理になってＱを低論理にするまでの速度が含まれる。この伝播論理時間は、Fref２０６とFvco２０９との位相差には関係ないことに留意されたい。DN信号２０７からの低論理パルスが第２電流源３１０を駆動し、PLL２１２内のループ・フィルタ２０３，２１３のキャパシタを、より低い電圧に充電する。これは、VCOが電圧から周波数への正の伝達を有することを前提とする。あるいは、VCOが負の伝達関数を有することもあり、この場合、PLL２１２内のループ・フィルタ２０３，２１３内のキャパシタは、より高い電圧に充電されることになる。低い電圧に応答して、PLL２１２内のVCO２０４または２１４は、その周波数を上げて、Fvco２０９のパルスの立ち上がり端を、次のサンプリング段階でより遅く起こるようする。これは、その周期が長くなると、DN信号２０７に生成されるパルス幅が狭くなるためである。この動作は、Fvco２０９がFref２０６と同じときに起こり、結果としてDN信号２０７において基本的に無限に小さいパルスが生成される（上述の伝播遅延により）まで継続する。
【００４７】
あるいは、FrefがFvco２０９より遅れると、DN信号のパルス幅は、Fref２０６とFvco２０９との位相差に等しくなる。位相差が、位相ロック条件の目標値である水晶発振器の周期の４０％である場合、チャージ・ポンプの正味充電量はゼロになる。位相差が水晶発振器の周期の４０％より大きい場合、チャージ・ポンプの正味充電量は負となり、ループ・フィルタの電圧が下がって、VCO周波数が下がり、それによりFref２０６とFvco２０９との位相差が小さくなる。位相差が水晶発振器の周期の４０％より小さい場合、チャージ・ポンプの正味充電量は正となり、ループ・フィルタの電圧が上がって、VCO周波数が上がり、それによりFref２０６とFvco２０９との位相差が大きくなる。水晶発振器周期の４０％というレベルは、図４および図５に示される虚偽ロックを防ぐために水晶発振器周期の５０％レベルを超えてはならず、シンセサイザの変調に基づいて選定される。好適な実施例においては４０％という最小デューティ・サイクルは、変調ウィンドウ幅（１５．４nsec）を水晶発振器の周期（３８nsec）で除算した．３８５すなわち３８．５％であり、約４０％となる。
【００４８】
アップ電流源３０８をどれだけ小さくできるかには制約がある。図１４の２状態位相検出器１４０１は、Iup＝Idn/2のπ位相誤差でロックする。Iupが小さくなると、ロック点は０度に近づく。しかし、ゼロは図１４の２状態位相検出器１４０１については不連続点であり、Idnパルス幅がゼロに近づくので避けるべきである。図３の好適な実施例においては、Iup＝０．４＊Idnである。これにより、２６MHzの基準を持つ１５．３８nsecのDNパルス幅となる。２６MHzは、GSMシステムに準拠する値である。これは、周期の約４０％に相当する。４累算器分数Ｎシンセサイザに関して、分周器は±７カウントだけ変動する。従って、位相検出器２０２内のパルス幅は、最低のVCO周波数周期の最大７倍変動することになる。GSMに関して、最低周波数は８８０MHzであるので、入力パルス幅は±７．９５nsecも変動することがある。これにより、最小DNパルス幅は７．４３nsecとなる。これは、Idnパルスがゼロのパルス幅にならないための充分な余地になる。従って、図３の位相検出器２０２は、図１４の従来の２状態位相検出器１４０１の所望の線形性を有するが、従来の２状態位相検出器１４０１のように調波周波数においてロックの問題が起こる可能性はない。
【００４９】
位相検出器２０２の周波数ステアリングは、異なる方法および回路によっても実現することができる。図３の回路は、２状態位相検出器１４０１の従来構造に１つのANDゲート３０６を追加しただけなので用いられる。好適な実施例においては、位相検出器２０２は、ECLタイプの回路構成では高速で動作することが求められるのでこの点が重要である。周波数ステアリングのためにより複雑なシステムを用いると、はるかに多くの電流を引き出して、多数のトランジスタを必要とすることになる。
【００５０】
図４は、本発明による周波数ステアリングを伴わずに動作する図３の位相検出器およびチャージ・ポンプに関する正味出力電流と位相を示すグラフである。図５は、本発明による周波数ステアリングを伴って動作する図３の位相検出器およびチャージ・ポンプに関する正味出力電流と位相を示すグラフである。アップ電流源３０８がダウン電流源３１０の半分より小さいとき、図４に示されるように虚偽ロックが起こる可能性が依然としてある。しかし、意図的にアップ電流源３０８をダウン電流源３１０の半分より小さくすると、図５に示されるように虚偽ロック状態は起こらない。
【００５１】
要するに、位相検出器２０２は、従来の３状態位相検出器９０１と同様に、２つのＤ型フリップフロップ３０２，３０４とANDゲート３０６とを有するが、従来の２状態位相検出器１４０１のようにチャージ・ポンプ２１０または２１２に結合されて、それを駆動する。加えて、アップ電流源３０８によって供給される電流を意図的に、ダウン電流源により供給される電流の半分より小さくして、虚偽ロック点を回避する。位相検出器２０２は、電流ドレインとダイ面積とを最小限に抑えたデジタル相補MOSFET論理（DCML：digital complementary MOSFET logic），高速低ジッタ位相検出器での使用に適する。
【００５２】
本発明は、その説明的実施例を参照して説明されるが、本発明をこれらの特定の実施例に制限する意図はない。添付の請求項に明記される本発明の精神および範囲から逸脱せずに変形および修正が可能であることが当業者には認識頂けよう。
【図面の簡単な説明】
【図１】本発明による無線通信トランシーバのブロック図である。
【図２】本発明による図１の無線通信トランシーバで用いる位相ロック・ループ周波数シンセサイザのブロック図である。
【図３】本発明による位相検出器およびチャージ・ポンプのブロック図である。
【図４】本発明による、周波数ステアリングを伴わずに動作する図３の位相検出器およびチャージ・ポンプに関する正味出力電流と位相を示すグラフである。
【図５】本発明による、周波数ステアリングを伴って動作する図３の位相検出器およびチャージ・ポンプに関する正味出力電流と位相を示すグラフである。
【図６】従来技術による排他的論理和位相検出器のブロック図である。
【図７】従来技術による図６の排他的論理和位相検出器のタイミング図である。
【図８】従来技術による図６の排他的論理和位相検出器の出力電圧と位相を示すグラフである。
【図９】従来技術による３状態位相検出器およびチャージ・ポンプのブロック図である。
【図１０】従来技術による図９の３状態位相検出器のタイミング図である。
【図１１】従来技術によりアップ電流源とダウン電流源とが平衡状態にあるときの図９の３状態位相検出器およびチャージ・ポンプの出力電流と位相オフセットのグラフである。
【図１２】従来技術による図９の３状態位相検出器およびチャージ・ポンプのタイミング図である。
【図１３】従来技術によりアップ電流源とダウン電流源とが平衡状態にないときの図９の３状態位相検出器およびチャージ・ポンプの出力電流と位相オフセットのグラフである。
【図１４】従来技術による２状態位相検出器およびチャージ・ポンプのブロック図である。
【図１５】従来技術による、位相ロック条件にある図１４の２状態位相検出器およびチャージ・ポンプのタイミング図である。
【図１６】従来技術により電圧制御発振器の周波数が基準周波数よりも先行する場合の図１４の２状態位相検出器およびチャージ・ポンプのタイミングである。
【図１７】従来技術によりアップ電流源とダウン電流源とが平衡状態にあるときとないときの図１４の２状態位相検出器の正味出力電流と位相オフセットのグラフである。
【図１８】従来技術により電圧制御発振器の周波数が基準周波数よりも先行し、基準周波数よりも高い周波数を有する場合の図１４の２状態位相検出器およびチャージ・ポンプのタイミング図である。
【図１９】従来技術により周波数ステアリングを伴わずに動作する図１４の位相検出器およびチャージ・ポンプの正味出力電流および位相を示すグラフである。
【図２０】従来技術によりアップ電流源における増大により生成される周波数ステアリングを伴なって動作する図１４の位相検出器およびチャージ・ポンプの正味出力電流および位相を示すグラフである。
【図２１】従来技術によりアップ電流源における減少により生成される周波数ステアリングを伴なって動作する図１４の位相検出器およびチャージ・ポンプの正味出力電流および位相を示すグラフである。
【符号の説明】
２０２ 位相検出器
２０６ 基準分周信号
２０７ 線路
２０９ 分周電圧制御発振器周波数信号
２１０，２１２ チャージ・ポンプ
２１１，２１５ 出力電流信号
３０２ Ｄ型フリップフロップ
３０６ ANDゲート
３０８ アップ電流源
３１０ ダウン電流源
３１２，３１８ 正の電源電圧
３１４，３２０ 出力信号
３１６ リセット信号

Claims (5)

1. 基準周波数信号表現と電圧制御発振器周波数信号表現を受信し、位相誤差信号を生成する位相検出器（２０２）；および
   チャージ・ポンプ（２１０）であって：第１端子と第２端子とを有し、前記第１端子が第１電流を提供する第１電流源（３０８）；および第１端子と第２端子とを有し、前記第２端子が第２電流を提供する第２電流源（３１０）；によって構成され、前記第１電流源および前記第２電流源の一方が定電流を提供し、前記第１電流源および前記第２電流源の他方が前記位相誤差信号に応答して可変電流を提供し、前記定電流が、前記位相誤差信号のパルス幅がゼロとならないように目標位相差に応じて前記可変電流の半分未満に設定されるチャージ・ポンプ（２１０）；
   によって構成されることを特徴とする位相ロック・ループ（PLL）（２１２）。
2. 第１端子（Ｄ），第２端子（ＣＬＫ），第３端子（Ｒ）および第４端子（Ｑ）を有する第１フリップフロップ（３０２）であって、前記第１端子が基準電圧を受信するよう結合され、前記第２端子が前記基準周波数信号表現を受信するよう結合され、前記第３端子がリセット信号を受信するよう結合され、前記第４端子が第１出力信号を生成するよう動作する第１フリップフロップ（３０２）；
   第１端子（Ｄ），第２端子（ＣＬＫ），第３端子（Ｒ）および第４端子（Ｑ）を有する第２フリップフロップ（３０４）であって、前記第１端子が前記基準電圧を受信するよう結合され、前記第２端子が前記電圧制御発振器周波数信号表現を受信するよう結合され、前記第３端子が前記リセット信号を受信するよう結合され、前記第４端子が第２出力信号を生成するよう動作する第２フリップフロップ（３０４）；および
   第１端子，第２端子および第３端子を有するリセット回路（３０６）であって、前記第１端子が前記第１フリップフロップから前記第１出力信号を受信するよう結合され、前記第２端子が前記第２フリップフロップから前記第２出力信号を受信するよう結合され、前記第３端子が前記リセット信号を生成するよう動作するリセット回路（３０６）；
   によってさらに構成されることを特徴とする請求項１記載のPLL。
3. 前記チャージ・ポンプの前記第１電流源が定アップ電流を提供し、前記チャージ・ポンプの前記第２電流源が可変ダウン電流を提供することを特徴とする請求項１記載のPLL。
4. 前記チャージ・ポンプの前記第１電流源が可変アップ電流を提供し、前記チャージ・ポンプの前記第２電流源が定ダウン電流を提供することを特徴とする請求項１記載のPLL。
5. 基準周波数信号表現と電圧制御発振器周波数信号表現を受信し、位相誤差信号を生成する位相検出器（２０２）であって、前記位相検出器（２０２）が：第１端子（Ｄ），第２端子（ＣＬＫ），第３端子（Ｒ）および第４端子（Ｑ）を有する第１フリップフロップ（３０２）であって、前記第１端子が基準電圧を受信するよう結合され、前記第２端子が前記基準周波数信号表現を受信するよう結合され、前記第３端子がリセット信号を受信するよう結合され、前記第４端子が第１出力信号を生成するよう動作する第１フリップフロップ（３０２）；第１端子（Ｄ），第２端子（ＣＬＫ），第３端子（Ｒ）および第４端子（Ｑ）を有する第２フリップフロップ（３０４）であって、前記第１端子が前記基準電圧を受信するよう結合され、前記第２端子が前記電圧制御発振器周波数信号表現を受信するよう結合され、前記第３端子が前記リセット信号を受信するよう結合され、前記第４端子が第２出力信号を生成するよう動作する第２フリップフロップ（３０４）；第１端子，第２端子および第３端子を有するリセット回路（３０６）であって、前記第１端子が前記第１フリップフロップから前記第１出力信号を受信するよう結合され、前記第２端子が前記第２フリップフロップから前記第２出力信号を受信するよう結合され、前記第３端子が前記リセット信号を生成するよう動作するリセット回路（３０６）；によってさらに構成される位相検出器（２０２）；および
   チャージ・ポンプ（２１０）であって：第１端子と第２端子とを有し、前記第１端子が第１電流を提供する第１電流源（３０８）；および第１端子と第２端子とを有し、前記第２端子が第２電流を提供する第２電流源（３１０）；を具備して、前記第１電流源および前記第２電流源の一方が定電流を提供し、前記第１電流源および前記第２電流源の他方が前記位相誤差信号に応答して可変電流を提供し、前記定電流が、前記位相誤差信号のパルス幅がゼロとならないように目標位相差に応じて前記可変電流の半分未満に設定されるチャージ・ポンプ（２１０）；
   によって構成されることを特徴とする位相ロック・ループ（PLL）（２１２）。

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