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KR20020090753A - 위상 동기 루프에서의 위상 및 주파수 검출 회로 - Google Patents

위상 동기 루프에서의 위상 및 주파수 검출 회로 Download PDF

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KR20020090753A
KR20020090753A KR1020010029766A KR20010029766A KR20020090753A KR 20020090753 A KR20020090753 A KR 20020090753A KR 1020010029766 A KR1020010029766 A KR 1020010029766A KR 20010029766 A KR20010029766 A KR 20010029766A KR 20020090753 A KR20020090753 A KR 20020090753A
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phase
gate
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신민엽
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엘지전자 주식회사
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Abstract

본 발명은 위상 동기 루프(Phase Locked Loop)회로에 하나의 구성요소로서, 기준 신호의 위상과 피드백 신호의 위상을 비교하여 그 위상차 만큼을 출력하며, 그 값이 0 이 될 때까지 동작을 반복해서 행하는 위상 및 주파수 검출 회로의 내부 구성을 간략 화하여 PLL IC의 집적도를 향상시키도록 한 위상 동기 루프에서의 위상 및 주파수 검출 회로에 관한 것이다.
이를 위해 본 발명은 위상 및 주파수 검출 회로가 구비된 위상 동기 루프에 있어서, 상기 위상 및 주파수 검출 회로는 기준신호 입력단과 피드백 신호 입력단이 각각 일단에 연결되고, 타단에 리셋신호를 발생하는 제5 앤드 게이트의 출력단이 연결되는 제1 및 제2 익스클루시브 오어 게이트와, 각각 업, 다운 출력단자에 연결되는 상기 제1 및 제2 익스클루시브 오어 게이트의 출력단이 입력단에 연결되고, 그의 출력단이 상기 제1 및 제2 익스클루시브 오어 게이트의 타측 입력단에 연결되는 제5 앤드 게이트로 구성된 것으로서, PLL IC의 집적도를 향상시킴은 물론 제품 코스트를 절감할 수 있는 효과를 제공한다.

Description

위상 동기 루프에서의 위상 및 주파수 검출 회로{Phase and frequency detect circuit in a phase locked loop}
본 발명은 위상 동기 루프(Phase Locked Loop)(이하, PLL이라 약칭함)에 관한 것으로, 특히 위상 동기 루프(Phase Locked Loop)회로에 하나의 구성요소로서, 기준 신호의 위상과 피드백 신호의 위상을 비교하여 그 위상차 만큼을 출력하며, 그 값이 0 이 될 때까지 동작을 반복해서 행하는 위상 및 주파수 검출 회로의 내부 구성을 간략 화하여 PLL IC의 집적도를 향상시키도록 한 위상 동기 루프에서의 위상 및 주파수 검출 회로에 관한 것이다.
주지와 같이 PLL 회로는 입력신호(기준신호)와 출력신호의 위상 차를 검출하고 이것에 비례한 전압에 의해 출력 신호 발생기의 위상을 제어하며, 출력신호의 위상과 입력신호의 위상을 같도록 하는 기능을 구비한 회로로서, 각 무선 송, 수신기의 주파수 발진 원으로 주로 사용된다.
도1은 일반적인 위상 동기 루프(PLL)의 블록 구성도를 나타낸 것으로서, 기준신호[VREF(t)]의 위상과 피드백 신호[VF(t)]의 위상을 비교하여 그 위상 차 신호를 출력하며, 그 값이 0 이 될 때까지 동작을 반복해서 행하는 위상 및 주파수 검출 회로(10)와, 상기 위상 및 주파수 검출 회로(10)로부터 업(U), 다운(D) 출력을 입력받아 충, 방전 신호를 제어하는 챠지 펌프 회로(20)와, 상기 챠지 펌프 회로(20)에서 출력되는 신호 주파수의 소정 대역분만을 통과시키는 루프 필터(30)와, 상기 루프 필터(30)로부터 입력되는 신호에 따라 발진 주파수를 가변시키는 전압제어 발진기(40)와, 상기 전압 제어 발진기(40)의 출력 신호의 주파수를 N 배로 분주하여 기준신호에 체배되는 신호를 상기 위상 및 주파수 검출회로(10)로 피드백시키는 N 분주기(50)로 구성되어져 있다.
도2는 도1의 위상 및 주파수 검출회로(10)의 상세 회로구성을 나타낸 것으로서, 기준신호 입력단자(R)와 피드백 신호 입력단자(V)가 각각 일단에 연결되는 제1, 제2 노어 게이트(NOR1),(NOR2)와, 제3,제4 및 제5,제6 노어 게이트(NOR3,NOR4), (NOR5,NOR6)로 구성되어 각각 상기 제1, 제2 노어 게이트(NOR1),(NOR2)의 출력단에 연결되는 제1 래치(LT1) 및 제2 래치(LT2)와, 상기 제1, 제2 노어 게이트(NOR1),(NOR2)와 상기 제1 래치(LT1) 및 제2 래치(LT2)의 출력단이 연결되는 제1 오어 게이트(OR1)와, 상기 제1, 제2 노어 게이트(NOR1),(NOR2), 제1, 제2 래치(LT1),(LT2)와 상기 제1 오어 게이트(OR1)의 출력단이 각각 연결되는 제2 및 제3 오어 게이트(OR2),(OR3)의 연결 구성으로 이루어져 있다.
이와 같이 구성된 종래의 위상 및 주파수 검출 회로(10)의 동작을 도3 및 도4를 참조하여 설명한다.
전술한 바와 같이 위상 및 주파수 검출 회로(10)는 기준신호[VREF(t)]의 위상과 피드백 신호[VF(t)]의 위상을 비교하여 그 위상 차 신호를 출력하며, 그 값이 0 이 될 때까지 동작을 반복해서 행하게 된다.
도3a 는 위상 및 주파수 검출 회로(10)의 기준신호 주파수(ωREF)가 피드백 신호 주파수(ωF)보다 클 경우의 신호 파형도를 나타낸 것으로서, 이 경우에는 위상 및 주파수 검출 회로(10)의 업 출력단자(U)로부터 신호가 출력되어 챠지 펌프회로(20) 및 루프 필터(30)를 거쳐 전압 제어 발진기(40)에 입력되는 직류(DC) 전압 값이 증가되고, 이로 인해 전압 제어 발진기(40)의 발진 주파수(ωVCO)가 증가되므로 기준신호 주파수(ωREF)와 피드백 신호 주파수(ωF)가 같아지게 되어 위상이 동기(Lock)상태가 된다.
도3b는 기준신호 주파수(ωREF)가 피드백 신호 주파수(ωF)보다 작을 경우의 신호 파형도를 나타낸 것으로서, 이 경우에는 위상 및 주파수 검출 회로(10)의 다운 출력단자(D)로부터 신호가 출력되어 챠지 펌프 회로(20) 및 루프 필터(30)를 거쳐 전압 제어 발진기(40)에 입력되는 직류(DC) 전압 값이 감소되고, 이로 인해 전압 제어 발진기(40)의 발진 주파수(ωVCO)가 감소되므로 기준신호 주파수(ωREF)와 피드백 신호 주파수(ωF)가 같아지게 되어 위상이 동기(Lock)상태가 된다.
도4는 도3의 파형 관계를 상태도(State Diagram)로 나타낸 도면으로서, 상태(STATE)는 기준신호 입력단자(R)와 피드백신호 입력단자(V)의 각각의 파형이 상승 에지 트리거링(Rising edge triggering)되는 순간에만 업, 다운 출력단자(U),(D)의 값이 바뀌면서 상태를 전이시키게된다.
기준신호 주파수(ωREF) 〉 피드백 신호 주파수(ωF)인 경우에는 상태 0 (STATE 0)에서 기준신호 입력단자(R)의 신호가 에지 트리거링(Edge triggering)되는 순간에
상태 Ⅰ(STATE Ⅰ)로 상태가 전이되며, 피드백신호 입력단자(V)의 신호가 에지 트리거링(Edge triggering)되는 순간에 상태 0 (STATE 0)으로 되돌아온다.
한편, 기준신호 주파수(ωREF)〈 피드백 신호 주파수(ωF)인 경우에는 마찬가지로 상태 0 (STATE 0)과 상태 Ⅱ(STATE Ⅱ)를 오가게 된다.
그러나, 상기한 종래의 위상 및 주파수 검출 회로는 많은 게이트 소자로 구성되어 PLL IC의 집적도가 떨어질 뿐만 아니라 제품 코스트가 상승되는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하고자하여 제안된 것으로서,
위상 및 주파수 검출 회로를 구성하는 게이트 소자의 수를 최소화하면서도 상태 다이어그램(State diagram)은 기존과 같이 그대로 유지할 수 있도록 함으로써, PLL IC의 집적도를 향상시킴은 물론 제품 코스트를 절감할 수 있는 위상 동기 루프에서의 위상 및 주파수 검출 회로를 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은 위상 및 주파수 검출 회로가 구비된 위상 동기 루프에 있어서, 상기 위상 및 주파수 검출 회로는 기준신호 입력단과 피드백 신호 입력단이 각각 일단에 연결되고, 타단에 리셋신호를 발생하는 제5 앤드 게이트의 출력단이 연결되는 제1 및 제2 익스클루시브 오어 게이트와, 각각 업, 다운 출력단자에 연결되는 상기 제1 및 제2 익스클루시브 오어 게이트의 출력단이 입력단에 연결되고, 그의 출력단이 상기 제1 및 제2 익스클루시브 오어 게이트의 타측 입력단에 연결되는 제5 앤드 게이트로 구성됨을 특징으로 한다.
또한, 상기한 제1 익스클루시브 오어 게이트는 제1, 제2 앤드게이트 및 제11 오어 게이트로 구성되고, 제2 익스클루시브 오어 게이트는 제3, 제4 앤드게이트 및 제12 오어 게이트로 구성됨을 특징으로 한다.
도1은 일반적인 위상 동기 루프(PLL)의 블록 구성도.
도2는 종래의 위상 및 주파수 검출 회로의 상세 회로도.
도3은 종래의 위상 및 주파수 검출 회로의 동작 설명을 위한 신호 파형도로서,
도3a는 기준신호 주파수(ωREF)가 피드백 신호 주파수(ωF)보다 클 경우의 신호 파형도.
도3b는 기준신호 주파수(ωREF)가 피드백 신호 주파수(ωF)보다 작을 경우의 신호 파형도.
도4는 도3의 파형 관계를 상태도(State Diagram)로 나타낸 도면.
도5는 본 발명에 의한 위상 및 주파수 검출 회로의 상세 회로도.
도6은 도5의 등가 회로도.
*도면의 주요부분에 대한 부호의 설명*
10: 위상 및 주파수 검출 회로 20: 챠지 펌프 회로
30: 루프 필터 40: 전압 제어 발진기(VCO)
50: N 분주기 EX1, EX2: 익스클루시브 오어 게이트
AN1∼AN5: 앤드 게이트 OR11, OR12: 오어 게이트
이하, 본 발명을 첨부된 실시예의 도면 도5 및 도6을 참조하여 설명한다.
도5는 본 발명에 의한 위상 및 주파수 검출 회로의 상세 회로도를 나타낸 것이고,.
도6은 도5의 등가 회로도를 나타낸 것이다.
도시한 바와 같이 기준신호 입력단자(R)와 피드백 신호 입력단자(V)가 각각 일단에 연결되고, 타단에 리셋신호(RESET)를 발생하는 제5 앤드 게이트(AN5)의 출력단자가 연결되는 제1 및 제2 익스클루시브 오어 게이트(EX1)와, 각각 업, 다운 출력단자(U),(D)에 연결되는 상기 제1 및 제2 익스클루시브 오어 게이트(EX1),(EX2)의 출력단자가 입력단자에 연결되고, 그의 출력단이 상기 제1 및 제2 익스클루시브 오어 게이트(EX1),(EX2)의 타측 입력단자에 연결되는 제5 앤드 게이트(AN5)로 구성된다.
또한, 상기한 제1 익스클루시브 오어 게이트(EX1)는 제1, 제2 앤드게이트(AN1),(AN2) 및 제11 오어 게이트(OR11)로 구성되고, 제2 익스클루시브 오어 게이트(EX2)는 제3, 제4 앤드게이트(AN3),(AN4) 및 제12 오어 게이트(OR12)로 구성된다.
이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
먼저, 제1 익스클루시브 오어 게이트(EX1)에서는 기준신호 입력단자(R)를 통해 입력되는 신호와 업, 다운 출력단자(U),(D)에 나타나는 신호를 논리 곱함으로써, 생성되는 리셋 신호(RESET)를 입력받아 이들 두 신호를 배타적 논리합 연산하여 얻어지는 신호를 출력하게 된다.
한편, 제2 익스클루시브 오어 게이트(EX2)에서는 피드백 신호 입력단자(V)를 통해 입력되는 신호와 상기와 같이 업, 다운 출력단자(U),(D)에 나타나는 신호를 논리곱함으로써, 생성되는 리셋 신호(RESET)를 입력받아 배타적 논리합 연산하여 얻어 지는 신호를 출력하게 된다.
이와 같이 동작됨에 따라 본 발명은 전술한 바와 같이 도4에 도시된 상태도(State Diagram)와 동일한 조건을 만족시키게된다.
즉, 상태(STATE)는 기준신호 입력단자(R)와 피드백신호 입력단자(V)의 각각의 파형이 상승 에지 트리거링(Rising edge triggering)되는 순간에만 업, 다운 출력단자(U),(D)의 값이 바뀌면서 상태를 전이시키게된다.
기준신호 주파수(ωREF) 〉 피드백 신호 주파수(ωF)인 경우에는 상태 0 (STATE 0)에서 기준신호 입력단자(R)의 신호가 에지 트리거링(Edge triggering)되는 순간에
상태 Ⅰ(STATE Ⅰ)로 상태가 전이되며, 피드백신호 입력단자(V)의 신호가 에지 트리거링(Edge triggering)되는 순간에 상태 0 (STATE 0)으로 되돌아온다.
한편, 기준신호 주파수(ωREF)〈 피드백 신호 주파수(ωF)인 경우에는 마찬가지로 상태 0 (STATE 0)과 상태 Ⅱ(STATE Ⅱ)를 오가게 된다.
이와 같이 위상 및 주파수 검출 회로의 입,출력 관계를 만족시키도록 논리회로를 구성함으로써, 기준신호와 전압 제어 발진기(VCO)의 피드백 신호의 주파수와 위상을 동일하게 맞출 수가 있으며, 특히 피드백 라인에 연결된 N 분주기에 의해 기준신호에 체배되는 신호를 전압 제어 발진기(VCO) 출력으로부터 얻을 수가 있다.
이상에서 설명한 바와 같이 본 발명은 위상 동기 루프(PLL)의 하나의 구성요소인 위상 및 주파수 검출 회로를 구성하는 게이트 소자의 수를 최소화하면서도 상태 다이어그램(State diagram)은 기존과 같이 그대로 유지할 수 있도록 함으로써, PLL IC의 집적도를 향상시킴은 물론 제품 코스트를 절감할 수 있는 효과를 제공한다.

Claims (2)

  1. 위상 및 주파수 검출 회로가 구비된 위상 동기 루프에 있어서,
    상기 위상 및 주파수 검출 회로는 기준신호 입력단과 피드백 신호 입력단이 각각 일단에 연결되고, 타단에 리셋신호를 발생하는 제5 앤드 게이트의 출력단이 연결되는 제1 및 제2 익스클루시브 오어 게이트와,
    각각 업, 다운 출력단자에 연결되는 상기 제1 및 제2 익스클루시브 오어 게이트의 출력단이 입력단에 연결되고, 그의 출력단이 상기 제1 및 제2 익스클루시브 오어 게이트의 타측 입력단에 연결되는 제5 앤드 게이트로 구성됨을 특징으로 하는 위상 동기 루프에서의 위상 및 주파수 검출 회로.
  2. 제1항에 있어서,
    상기 제1 익스클루시브 오어 게이트는 제1, 제2 앤드게이트 및 제11 오어 게이트로 구성되고, 제2 익스클루시브 오어 게이트는 제3, 제4 앤드게이트 및 제12 오어 게이트로 구성됨을 특징으로 하는 위상 동기 루프에서의 위상 및 주파수 검출 회로.
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