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JP4445534B2 - 不揮発性半導体メモリ装置 - Google Patents

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Description

本発明は、不揮発性半導体メモリ装置に関する。
不揮発性半導体メモリ、例えば、フラッシュメモリのメモリセルのサイズは、メモリ容量の大容量化に伴い、微細化が進行している。その一方で、メモリセルについては、そのカップリング比を低下させないことが必要になる。
メモリセルのカップリング比を大きくする技術としては、デバイス構造の面から、例えば、浮遊ゲート電極のチャネル長方向（制御ゲート電極としてのワード線が延びる方向に直交する方向）の側面を制御ゲート電極で覆う構造（以下、立体セル構造）がある。
しかし、立体セル構造では、メモリセルの微細化により、隣接セル間の干渉や、隣接セル間の狭スペースに対する絶縁膜の埋め込み性などの問題が顕著となるため、このような問題を考慮すると、立体セル構造よりも、浮遊ゲート電極のチャネル長方向の側面を制御ゲート電極で覆わない構造（以下、平面セル構造）のほうが好ましい。
平面セル構造では、カップリング比を大きくするために、材料面から、例えば、浮遊ゲート電極と制御ゲート電極との間の電極間絶縁膜に、SiO2／SiN／SiO2（以下、ＯＮＯ膜）よりも高い誘電率を有する高誘電率材料（いわゆるHigh-k 材料）を使用する（例えば、特許文献１及び特許文献２を参照）。
ここで注意しなければならない点は、平面セル構造では、電極間絶縁膜に高電界がかかるということである。言い換えれば、電極間絶縁膜には、高誘電率であることに加えて、低電界領域から高電界領域にかけてリーク電流が少ないことが必要とされる。
これは、電荷蓄積層が電荷トラップ機能を有する絶縁膜から構成されるメモリセル、例えば、ＭＯＮＯＳ(metal-oxide-nitride-oxide-silicon)構造のメモリセルについても言える。即ち、電荷蓄積層と制御ゲート電極との間のブロック絶縁膜には、高誘電率であること、及び、高電界領域でリーク電流が少ないことが必要とされる。
しかし、メモリセルの微細化が進行するなか、今まで、このような性質を持つ材料については、十分な検討がなされていなかった。
また、電極間絶縁膜又はブロック絶縁膜を高誘電率材料から構成する場合、高誘電率材料は、非晶質であることが望ましい。
しかし、メモリセルの製造プロセスには、900〜1000℃での高温熱処理工程が伴う。
この熱処理工程により、非晶質であった高誘電率材料の結晶化が誘発され、メモリセルの電気的特性の劣化が引き起こされる。
従って、高温熱処理工程後も非晶質を維持する、高い熱的安定性を有する電極間絶縁膜及びブロック絶縁膜を開発する必要がある。
特開２００６−２０３２００号公報 特開２００４−１５８８１０号公報
本発明は、低電界領域から高電界領域にかけてリーク電流が少なく、かつ、熱的安定性に優れた不揮発性半導体メモリ装置の電極間絶縁膜又はブロック絶縁膜を提案する。
本発明の例に係わる不揮発性半導体メモリ装置は、半導体領域と、半導体領域内で互いに離間して配置されるソース・ドレイン領域と、ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置される浮遊ゲート電極と、浮遊ゲート電極上に配置される電極間絶縁膜と、電極間絶縁膜上に配置される制御ゲート電極とを備え、電極間絶縁膜は、Siを含むランタンアルミネート層を含み、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内にある。
本発明の例に係わる不揮発性半導体メモリ装置は、半導体領域と、半導体領域内で互いに離間して配置されるソース・ドレイン領域と、ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置される電荷蓄積層と、電荷蓄積層上に配置されるブロック絶縁膜と、ブロック絶縁膜上に配置される制御ゲート電極とを備え、ブロック絶縁膜は、Siを含むランタンアルミネート層を含み、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内にある。
本発明によれば、低電界領域から高電界領域にかけてリーク電流が少なく、かつ、熱的安定性に優れた不揮発性半導体メモリ装置の電極間絶縁膜又はブロック絶縁膜を実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の主要部は、電極間絶縁膜又はブロック絶縁膜を高誘電率材料から構成する場合に、低電界領域から高電界領域にかけてリーク電流がデバイス仕様から要求される基準値以下となり、かつ、熱的安定性に優れた特性を持つ高誘電率材料の組成にある。
具体的には、電極間絶縁膜又はブロック絶縁膜は、La, Al, Siを含む絶縁物（例えば、酸化物、酸窒化物など）の単層構造又は積層構造から構成する。また、電極間絶縁膜又はブロック絶縁膜の組成比を、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定すればさらに望ましい。
これにより、電極間絶縁膜又はブロック絶縁膜の高誘電率化によるカップリング比の向上と、電極間絶縁膜又はブロック絶縁膜のリーク電流特性の改善とを、熱的安定性を確保しつつ、同時に図ることができる。
２． 本発明の原理
メモリセルの製造プロセスでは、ソース・ドレイン領域に不純物を注入した後、その不純物を活性化させるために、900〜1000℃での高温熱処理が施される。しかし、電極間絶縁膜又はブロック絶縁膜を高誘電率材料から構成する場合、この熱処理により、意図されない高誘電率材料の結晶化が起き、電気的特性の劣化が生じる。このため、高温熱処理前後で非晶質を維持できる、耐熱性の高い高誘電率材料の開発が必須である。
ところで、La, Al, Oを含む高誘電率材料、例えば、ランタンアルミネート(LaAlO3)は、高電界領域でのリーク電流特性に優れた材料である（例えば、特願2007-165366、平成19年6月22日出願を参照）。
しかし、ランタンアルミネートは、約900℃で結晶化し、ペロブスカイト構造をとることが知られている。
そこで、本発明者らは、材料の結晶化が、熱処理の温度だけでなく、その組成にも影響される点に着眼し、La, Al, Siを含む絶縁物（例えば、酸化物、酸窒化物など）について、組成比と結晶化との関係について検証した。
図１９は、非晶質のランタンアルミネートに対して約1000℃の高温熱処理を施した後の断面TEM(transmission electron microscopy)により得られた透過電子線回折(TED: transmission electron diffraction)像である。
ランタンアルミネートに関しては、熱処理後に、回折スポットが見られ、結晶化していることが分かる。
これに対し、図２０は、Siが添加された非晶質のランタンアルミネートに対して同様の熱処理を施した後の断面TEMにより得られた透過電子線回折像である。
Siが添加された非晶質のランタンアルミネートに関しては、結晶層であることを示す回折スポットが見られず、非晶質を維持していることが分かる。
また、Siが添加されたランタンアルミネートの組成比Si/(La+Al)と結晶化との関係について調べたところ、0.06 < Si/(La+Al) の範囲内においては、熱処理前後において完全に非晶質を維持していることが判明した。また、高誘電率材料内に含まれるSiの割合が大きくなるに従い、高誘電率材料の誘電率が低下することを考慮すると、Si/(La+Al) < 0.60 であるのがよい。
従って、ランタンアルミネートにSiを添加することにより、熱処理による結晶化を防ぐことができるが、Siの添加量は、組成比が0.06 < Si/(La+Al) < 0.60 の範囲内になるようにするのがより望ましい。
ここで、非晶質のランタンアルミネートに対するSiの添加は、例えば、Siを含む材料とランタンアルミネートとを積層することにより行える。この場合、約1000℃の高温熱処理時に、Siを含む材料からランタンアルミネート内にSiが拡散し、ランタンアルミネートの結晶化が防止される。
ところで、高誘電率材料内に含まれるSiの割合を正確に制御することは重要である。
しかし、浮遊ゲート電極又は制御ゲート電極がSiを含む材料から構成される場合、製造プロセスにおいて、浮遊ゲート電極又は制御ゲート電極から高誘電率材料内にSiが拡散し、高誘電率材料内のSiの割合を正確に制御することは難しい。
また、高誘電率材料内に含まれるSiの割合が大きくなるに従い、高誘電率材料の誘電率が低下するという事実も存在する。
そこで、浮遊ゲート電極又は制御ゲート電極からのSiの拡散を防止し、かつ、高誘電率材料内に含まれるSiの割合を正確に制御したい場合には、浮遊ゲート電極と高誘電率材料との間、又は、制御ゲート電極と高誘電率材料との間に、Alの酸化物(Al2O3)からなるバリア層を配置するのが望ましい。
３． 実施の形態
以下、本発明の実施の形態を説明する。
図１は、不揮発性半導体メモリ装置を示している。
第１導電型の半導体基板（半導体領域）１１内には、第２導電型のソース・ドレイン拡散層（ソース・ドレイン領域）１２が互いに離間して配置される。半導体基板１１は、例えば、シリコン基板である。ソース・ドレイン拡散層１２は、半導体基板１１内のウェル領域内に形成してもよい。
ソース・ドレイン拡散層１２の間のチャネル領域上には、トンネル絶縁膜（例えば、酸化シリコン）１３を介して電荷蓄積層１４が配置される。また、電荷蓄積層１４上には、絶縁膜１５を介して制御ゲート電極１６，１７が配置される。
ここで、電荷蓄積層１４は、導電体であってもよいし、絶縁体であってもよい。
電荷蓄積層１４が導電体（例えば、導電性ポリシリコン）のときは、電荷蓄積層は、浮遊ゲート電極となる。この場合、浮遊ゲート電極１４と制御ゲート電極１６，１７との間の絶縁膜１５は、電極間絶縁膜となる。また、電荷蓄積層１４が絶縁体（例えば、窒化シリコン）の場合には、電荷蓄積層１４と制御ゲート電極１６，１７との間の絶縁膜１５は、ブロック絶縁膜となる。
制御ゲート電極１６は、例えば、導電性ポリシリコンから構成され、制御ゲート電極１７は、例えば、金属シリサイドから構成される。
本発明の主要部は、概要で説明したように、絶縁膜（電極間絶縁膜又はブロック絶縁膜）１５の組成にある。
まず、絶縁膜１５は、デバイス仕様で要求される書き込み電界が印加されたときに、リーク電流が基準値以下となる材料から構成される。
ここで、デバイス仕様で要求される書き込み電界とは、電極間絶縁膜の場合には、20〜30 MV/cm、ブロック絶縁膜の場合には、15〜25 MV/cmである。
本発明では、そのような材料として、La, Al, Siを含む絶縁物（例えば、酸化物、酸窒化物など）を使用する。このような絶縁物を絶縁膜１５とする場合、絶縁膜１５は、単層構造であってもよいし、積層構造であってもよい。
また、絶縁膜１５の組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値にする。
尚、半導体基板１１がｐ型、ソース・ドレイン拡散層１２がｎ型の場合には、不揮発性メモリセルは、ｎチャネル型ＭＯＳＦＥＴになり、半導体基板１１がｎ型、ソース・ドレイン拡散層１２がｐ型の場合には、不揮発性メモリセルは、ｐチャネル型ＭＯＳＦＥＴになる。
また、半導体基板１１とソース・ドレイン拡散層１２は、異なる導電型であることを前提としたが、これに限られず、同一導電型であってもよい。
さらに、電荷蓄積層１４と絶縁膜１５との間及び制御ゲート電極１６，１７と絶縁膜１５との間の少なくとも１つには、Alの酸化物からなるバリア層を配置してもよい。
４． 実施例
以下、本発明の実施例について説明する。
(1) 第１実施例
図２は、第１実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、浮遊ゲート電極及び制御ゲート電極を有するスタックゲート構造のメモリセルである。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、浮遊ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
尚、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。
・ ｐ型不純物を含んだポリシリコン
・ Au, Pt, Co, Be, Ni, Rh, Pd, Te, Re, Mo, Al, Hf, Ta, Mn, Zn, Zr, In, Bi, Ru, W, Ir, Er, La, Ti, Yのうちから選ばれる一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
特に、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のEOT(equivalent oxide thickness)が小さくなる。
また、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成してもよい。
電極間絶縁膜は、さらに、窒素(N)を含んでいてもよい。この場合、LaAlSiONの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
(2) 第２実施例
図３は、第２実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、第１実施例の変形例であり、バリア層(Al2O3)を追加した点に特徴を有する。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、浮遊ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
Siの相互拡散を防止するバリア層(Al2O3)は、厚さ2〜6nmであり、浮遊ゲート電極（n+ poly-Si）と電極間絶縁膜(LaAlSiO)との間、及び、制御ゲート電極（n+ poly-Si/WSi）と電極間絶縁膜(LaAlSiO)との間にそれぞれ配置される。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
制御ゲート電極の材料については、第１実施例と同じ変形が可能である。
また、電極間絶縁膜がLaAlSiONの場合にも、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
(3) 第３実施例
図４は、第３実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、第２実施例の変形例である。
その特徴は、制御ゲート電極にTaCを使用し、かつ、電極間絶縁膜(LaAlSiO)上のバリア層(Al2O3)をなくした点にある。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、浮遊ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、炭化タンタル(TaC)とタングステンシリサイド（WSi）とのスタック構造である。
Siの相互拡散を防止するバリア層(Al2O3)は、厚さ2〜6nmであり、浮遊ゲート電極（n+ poly-Si）と電極間絶縁膜(LaAlSiO)との間に配置される。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
制御ゲート電極の材料については、第１実施例と同じ変形が可能である。
また、電極間絶縁膜がLaAlSiONの場合にも、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
(4) 第４実施例
図５は、第４実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、電荷蓄積層が電荷トラップ機能を有する絶縁膜から構成されるＭＯＮＯＳ構造のメモリセルである。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、電荷蓄積層は、厚さ4〜6ｎｍの窒化シリコン(SiN)、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
Siの相互拡散を防止するバリア層(Al2O3)は、厚さ2〜6nmであり、電荷蓄積層(SiN)と電極間絶縁膜(LaAlSiO)との間、及び、制御ゲート電極（n+ poly-Si/WSi）と電極間絶縁膜(LaAlSiO)との間にそれぞれ配置される。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
尚、電荷蓄積層は、酸窒化シリコン(SiON)でもよい。この場合、各元素の組成は、化学量論的組成でなくても構わない。
また、電荷蓄積層は、Al, Hf, La, Y, Ce, Ti, Zr, Taのグループから選択される一種類以上の元素を含む材料の酸化物、窒化物、又は、酸窒化物でもよいし、さらに、それらのスタック構造であってもよい。
さらに、制御ゲート電極は、上述の材料に代えて、以下の材料を採用してもよい。
・ ｎ型不純物を含んだポリシリコン又はｐ型不純物を含んだポリシリコン
・ Au, Pt, Co, Be, Ni, Rh, Pd, Te, Re, Mo, Al, Hf, Ta, Mn, Zn, Zr, In, Bi, Ru, W, Ir, Er, La, Ti, Yのうちから選ばれる一種類以上の元素を含む導電材料、又は、その珪化物、ホウ化物、窒化物、炭化物
特に、制御ゲート電極を仕事関数の大きな金属から構成すると、電極間絶縁膜から制御ゲート電極へのリーク電流が低減される。この場合、制御ゲート電極の空乏化がないため、電極間絶縁膜のEOTが小さくなる。
また、制御ゲート電極は、ニッケルシリサイド（NiSi）、コバルトシリサイド（CoSi）などのフルシリサイド構造又は金属のみから構成してもよい。
電極間絶縁膜は、さらに、窒素(N)を含んでいてもよい。この場合、LaAlSiONの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
(5) 第５実施例
図６は、第５実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、第４実施例の変形例である。
その特徴は、電荷蓄積層にAlOxを使用し、かつ、電極間絶縁膜(LaAlSiO)下のバリア層(Al2O3)をなくした点にある。ここで、AlOxの「x」は、酸素欠損により、実際の膜の組成が理論値にならない場合があることを意味するものである。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、電荷蓄積層は、厚さ4〜6ｎｍのAlOx、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、ｎ型不純物を含んだ導電性ポリシリコン（n+ poly-Si）とタングステンシリサイド（WSi）とのスタック構造である。
Siの相互拡散を防止するバリア層(Al2O3)は、厚さ2〜6nmであり、制御ゲート電極（n+ poly-Si/WSi）と電極間絶縁膜(LaAlSiO)との間に配置される。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
制御ゲート電極の材料については、第１実施例と同じ変形が可能である。
また、電極間絶縁膜がLaAlSiONの場合にも、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
(6) 第６実施例
図７は、第６実施例の不揮発性半導体メモリ装置を示している。
この不揮発性半導体メモリ装置は、第５実施例の変形例である。
その特徴は、制御ゲート電極にTaCを使用し、かつ、電極間絶縁膜(LaAlSiO)上のバリア層(Al2O3)をなくした点にある。
半導体基板は、p型シリコン基板（p-sub）、ソース・ドレイン拡散層は、n型である。トンネル絶縁膜は、厚さ4〜8ｎｍの酸化シリコン（SiO2）、電荷蓄積層は、厚さ4〜6ｎｍのAlOx、電極間絶縁膜は、厚さ10〜30 nmのLaAlSiOである。制御ゲート電極は、炭化タンタル(TaC)とタングステンシリサイド（WSi）とのスタック構造である。
LaAlSiOの組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
制御ゲート電極の材料については、第１実施例と同じ変形が可能である。
また、電極間絶縁膜がLaAlSiONの場合にも、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内の値に設定される。
トンネル絶縁膜は、電極間絶縁膜よりも小さな誘電率を有する絶縁膜、例えば、SiN, SiON, Al2O3などの材料の単層あるいは積層から構成する。
本例では、電極間絶縁膜がSiを含む材料に接触しないため、バリア層(Al2O3)を設ける必要がない。
(7) その他
上述の第１乃至第６実施例では、シリコン基板上にメモリセルを形成したが、SOI（Silicon on Insulator）上、又は、多結晶シリコン層上に形成してもよい。
また、メモリセルは、フィン(Fin)型を有していてもよい。
５． 適用例
本発明は、電荷蓄積層に対する電荷の出入りによりデータを記憶する不揮発性半導体メモリ全般に適用可能である。ここでは、その代表例について説明する。
(1) ＮＡＮＤ型フラッシュメモリ
図８は、ＮＡＮＤセルユニットの回路図を示している。図９は、ＮＡＮＤセルユニットのデバイス構造を示している。
Ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含むＮＡＮＤセルユニットが形成される。
ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
セレクトゲートトランジスタＳＴは、浮遊ゲート電極１４と制御ゲート電極１６，１７とが電極間絶縁膜１５に設けられたホールを介して電気的に接続される点を除いて、メモリセルＭＣと同じ構造を有する。
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
(2) ＮＯＲ型フラッシュメモリ
図１０は、ＮＯＲセルユニットの回路図を示している。図１１は、ＮＯＲセルユニットのデバイス構造を示している。
ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含むＮＯＲセルが形成される。
ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。
メモリセルＭＣは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
(3) ２トラセル型フラッシュメモリ
図１２は、２トラセルユニットの回路図を示している。図１３は、２トラセルユニットのデバイス構造を示している。
２トラセルは、ＮＡＮＤセルの特徴とＮＯＲセルの特徴とを併せ持った新たなセル構造として最近開発されたものである。
ｐ型半導体基板１１ａ内には、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃが形成される。ｐ型ウェル領域１１ｃ内に、本発明のメモリセルを含む２トラセルユニットが形成される。
２トラセルユニットは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、ｎ型拡散層１２と、ｎ型拡散層１２の間のチャネル領域上のゲート絶縁膜１３と、ゲート絶縁膜１３上の浮遊ゲート電極１４と、浮遊ゲート電極１４上の電極間絶縁膜１５と、電極間絶縁膜１５上の制御ゲート電極１６，１７とから構成される。
セレクトゲートトランジスタＳＴは、浮遊ゲート電極１４と制御ゲート電極１６，１７とが電極間絶縁膜１５に設けられたホールを介して電気的に接続される点を除いて、メモリセルＭＣと同じ構造を有する。
セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
(4) その他
本発明は、ＡＮＤ型、ＤＩＮＯＲ型、ＯＲＮＡＮＤ型の不揮発性半導体メモリ装置にも適用可能である。
６． 製造方法
本発明の不揮発性半導体メモリ装置をＮＡＮＤ型フラッシュメモリに適用した場合の製造方法について説明する。
まず、図１４に示すように、熱酸化により、不純物がドーピングされたシリコン基板１１の表面上に、厚さ約4〜８ｎｍのトンネル酸化膜１３を形成する。また、ＣＶＤ（chemical vapor deposition）法により、トンネル酸化膜１３上に、厚さ約６０ｎｍのリンドープポリシリコン層１４’を形成する。
続けて、ＣＶＤ法により、リンドープポリシリコン層１４’上に、マスク材（エッチングストッパ）２１を形成する。また、マスク材２１上にレジストパターンを形成する。
そして、このレジストパターンをマスクに、ＲＩＥ(reactive ion etching)により、マスク材２１、ポリシリコン層１４’、トンネル酸化膜１３、及び、シリコン基板１１を順次エッチングする。その結果、マスク材２１の上面からの深さが約１００ｎｍの素子分離溝２２が形成される。
次に、図１５に示すように、ＣＶＤ法により、マスク材２１上に、素子分離溝２２を完全に満たすシリコン酸化膜２３を形成する。
また、ＣＭＰ（chemical mechanical polishing）により、シリコン酸化膜２３を研磨し、素子分離溝２２内のみにシリコン酸化膜２３を残す。これにより、シリコン酸化膜２３からなるＳＴＩ（shallow trench isolation）構造の素子分離領域が形成される。
ここで、マスク材２１は、ＣＭＰ時に、ポリシリコン層１４’が研磨されるのを防ぐと共に、シリコン酸化膜２３の研磨量を制御する機能を有する。即ち、素子分離溝２２内のシリコン酸化膜２３の上面は、マスク材２１の上面とほぼ一致する。
この後、マスク材２１を除去する。
次に、図１６に示すように、希フッ酸溶液により、シリコン酸化膜２３を、ポリシリコン層１４’のロウ方向に面する側面（カラム方向に沿う側面）が所定量だけ露出するまでエッチバックする。
そして、ポリシリコン層１４’上及びシリコン酸化膜２３上に、ポリシリコン層１４’の上面と側面を覆う電極間絶縁膜１５を形成する。
また、電極間絶縁膜１５上に導電材を形成し、レジストパターンをマスクに、ＲＩＥにより、導電材、電極間絶縁膜１５、ポリシリコン層１４’、及び、トンネル酸化膜１３をエッチングする。
その結果、図１７に示すように、浮遊ゲート電極１４及び制御ゲート電極１６，１７のスタックゲート構造が完成する。
次に、図１８に示すように、熱酸化により、浮遊ゲート電極１４及び制御ゲート電極１６，１７を覆うシリコン酸化膜２４を形成する。
また、浮遊ゲート電極１４及び制御ゲート電極１６，１７をマスクに、イオン注入法により、セルフアラインで半導体基板１１内にイオンを注入し、ソース・ドレイン拡散層１２を形成すると、本発明のメモリセルが得られる。
この後、ＣＶＤ法により、本発明のメモリセルを覆う層間絶縁膜２５を形成し、さらに、周知の方法で配線層を形成すれば、不揮発性半導体メモリが完成する。
ここで、電極間絶縁膜１５及び制御ゲート電極１６，１７は、上述の各実施例に対応して、例えば、以下の方法により形成する。
・ 第１及び第２実施例（図２及び図３）の場合
電極間絶縁膜としてのLaAlSiOは、分子線エピタキシー（ＭＢＥ）法を用いて、LaとAlとSiとを同時に供給することにより形成する。
また、ランタンアルミネート(LaAlO)とSiを含んだ材料（例えば、Si, SiO2など）とを積層し、高温熱処理により両材料をミキシングし、Siが添加されたランタンアルミネートを形成することも可能である。
電極間絶縁膜１５の上下にバリア層(Al2O3)を形成する場合には、バリア層は、ＡＬＤ（atomic layer deposition）法により形成する。
制御ゲート電極としてのSi/WSiは、W(CO)6を原料ガスとするＣＶＤ法を用いて、ポリシリコン(Si)上にタングステン(W)を形成した後、熱工程で、ポリシリコンの一部をタングステンと熱反応させてWSiに変換することにより形成する。
LaAlSiOは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Wは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
・ 第３実施例（図４）の場合
電極間絶縁膜としてのLaAlSiOは、分子線エピタキシー（ＭＢＥ）法を用いて、LaとAlとSiとを同時に供給することにより形成する。
また、ランタンアルミネート(LaAlO)とSiを含んだ材料（例えば、Si, SiO2など）とを積層し、高温熱処理により両材料をミキシングし、Siが添加されたランタンアルミネートを形成することも可能である。
電極間絶縁膜１５の直下にバリア層(Al2O3)を形成する場合には、バリア層は、ＡＬＤ法により形成する。
制御ゲート電極としてのTaCは、スパッタ法により形成する。
また、制御ゲート電極としてのWSiは、W(CO)6を原料ガスとするＣＶＤ法を用いて、ポリシリコン(Si)上にタングステン(W)を形成した後、熱工程で、ポリシリコンの全部をタングステンと熱反応させてWSiに変換することにより形成する。
LaAlSiOは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Wは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
・ 第４実施例（図５）の場合
第４実施例は、ＭＯＮＯＳ型であるため、浮遊ゲート電極１４を電荷蓄積層に代え、電極間絶縁膜１５をブロック絶縁膜に代える必要がある。
ブロック絶縁膜としてのLaAlSiOは、分子線エピタキシー（ＭＢＥ）法を用いて、LaとAlとSiとを同時に供給することにより形成する。
また、ランタンアルミネート(LaAlO)とSiを含んだ材料（例えば、Si, SiO2など）とを積層し、高温熱処理により両材料をミキシングし、Siが添加されたランタンアルミネートを形成することも可能である。
ブロック絶縁膜の上下にバリア層(Al2O3)を形成する場合には、バリア層は、ＡＬＤ法により形成する。
電荷蓄積層としてのSiNは、DCS(ジクロロシラン)とNH3を原料とするＬＰＣＶＤ法を用いて形成する。また、SiNは、NH3窒化又はラジカル窒化でポリシリコンを窒化することによって、又は、DCSとNH3を原料とするＡＬＤ法によって形成してもよい。
制御ゲート電極としてのSi/WSiは、W(CO)6を原料ガスとするＣＶＤ法を用いて、ポリシリコン(Si)上にタングステン(W)を形成した後、熱工程で、ポリシリコンの一部をタングステンと熱反応させてWSiに変換することにより形成する。
LaAlSiOは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Wは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
・ 第５実施例（図６）の場合
第５実施例も、ＭＯＮＯＳ型であるため、浮遊ゲート電極１４を電荷蓄積層に代え、電極間絶縁膜１５をブロック絶縁膜に代える必要がある。
ブロック絶縁膜としてのLaAlSiOは、分子線エピタキシー（ＭＢＥ）法を用いて、LaとAlとSiとを同時に供給することにより形成する。
また、ランタンアルミネート(LaAlO)とSiを含んだ材料（例えば、Si, SiO2など）とを積層し、高温熱処理により両材料をミキシングし、Siが添加されたランタンアルミネートを形成することも可能である。
ブロック絶縁膜の直上にバリア層(Al2O3)を形成する場合には、バリア層は、ＡＬＤ法により形成する。
また、電荷蓄積層としてのAlOxも、ＡＬＤ法により形成する。
制御ゲート電極としてのSi/WSiは、W(CO)6を原料ガスとするＣＶＤ法を用いて、ポリシリコン(Si)上にタングステン(W)を形成した後、熱工程で、ポリシリコンの一部をタングステンと熱反応させてWSiに変換することにより形成する。
LaAlSiOは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Wは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
・ 第６実施例（図７）の場合
第６実施例も、ＭＯＮＯＳ型であるため、浮遊ゲート電極１４を電荷蓄積層に代え、電極間絶縁膜１５をブロック絶縁膜に代える必要がある。
ブロック絶縁膜としてのLaAlSiOは、分子線エピタキシー（ＭＢＥ）法を用いて、LaとAlとSiとを同時に供給することにより形成する。
また、ランタンアルミネート(LaAlO)とSiを含んだ材料（例えば、Si, SiO2など）とを積層し、高温熱処理により両材料をミキシングし、Siが添加されたランタンアルミネートを形成することも可能である。
電荷蓄積層としてのAlOxは、ＡＬＤ法により形成する。
制御ゲート電極としてのTaCは、スパッタ法により形成する。
また、制御ゲート電極としてのWSiは、W(CO)6を原料ガスとするＣＶＤ法を用いて、ポリシリコン(Si)上にタングステン(W)を形成した後、熱工程で、ポリシリコンの全部をタングステンと熱反応させてWSiに変換することにより形成する。
LaAlSiOは、ＣＶＤ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。また、Wは、ＭＢＥ法、ＡＬＤ法、スパッタ法、蒸着法、レーザーアブレーション法などで形成してもよい。
７． むすび
本発明によれば、浮遊ゲート型メモリセルの電極間絶縁膜及びＭＯＮＯＳ型メモリセルのブロック絶縁膜を、La, Al, Siを含む絶縁物の単層構造又は積層構造から構成することにより、高温熱処理工程後も非晶質を維持することができ、膜の結晶化による電気的特性の劣化を抑制できる。
従って、電極間絶縁膜又はブロック絶縁膜の高誘電率化によるカップリング比の向上と、電極間絶縁膜又はブロック絶縁膜のリーク電流特性の改善とを、熱的安定性を確保しつつ、同時に図ることができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の実施の形態を示す断面図。 第１実施例の不揮発性半導体メモリ装置を示す断面図。 第２実施例の不揮発性半導体メモリ装置を示す断面図。 第３実施例の不揮発性半導体メモリ装置を示す断面図。 第４実施例の不揮発性半導体メモリ装置を示す断面図。 第５実施例の不揮発性半導体メモリ装置を示す断面図。 第６実施例の不揮発性半導体メモリ装置を示す断面図。 ＮＡＮＤセルユニットを示す回路図。 ＮＡＮＤセルユニットのデバイス構造を示す断面図。 ＮＯＲセルユニットを示す回路図。 ＮＯＲセルユニットのデバイス構造を示す断面図。 ２トラセルユニットを示す回路図。 ２トラセルユニットのデバイス構造を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 製造方法の一工程を示す断面図。 断面TEMによるTED像を示す図。 断面TEMによるTED像を示す図。
符号の説明
１１： 半導体基板、 １２： ソース・ドレイン拡散層、 １３： ゲート絶縁膜（トンネル酸化膜）、 １４： 浮遊ゲート電極（電荷蓄積層）、 １５： 電極間絶縁膜（ブロック絶縁膜）、 １６，１７： 制御ゲート電極。

Claims (13)

  1. 半導体領域と、
    前記半導体領域内で互いに離間して配置されるソース・ドレイン領域と、
    前記ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、
    前記トンネル絶縁膜上に配置される浮遊ゲート電極と、
    前記浮遊ゲート電極上に配置される電極間絶縁膜と、
    前記電極間絶縁膜上に配置される制御ゲート電極とを具備し、
    前記電極間絶縁膜は、Siを含むランタンアルミネート層を含み、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内にある
    ことを特徴とする不揮発性半導体メモリ装置。
  2. 前記Siを含むランタンアルミネート層は、非晶質であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  3. 前記浮遊ゲート電極は、Siを含む材料から構成され、前記電極間絶縁膜と前記浮遊ゲート電極との間にAlの酸化物からなるバリア層を有することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
  4. 前記制御ゲート電極は、Siを含む材料から構成される層を有し、前記電極間絶縁膜と前記制御ゲート電極との間にAlの酸化物からなるバリア層を有することを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ装置。
  5. 前記制御ゲート電極は、Taを含む材料から構成される層を有することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ装置。
  6. 前記トンネル絶縁膜は、Siを含む材料から構成される層を有することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体メモリ装置。
  7. 半導体領域と、
    前記半導体領域内で互いに離間して配置されるソース・ドレイン領域と、
    前記ソース・ドレイン領域間のチャネル領域上に配置されるトンネル絶縁膜と、
    前記トンネル絶縁膜上に配置される電荷蓄積層と、
    前記電荷蓄積層上に配置されるブロック絶縁膜と、
    前記ブロック絶縁膜上に配置される制御ゲート電極とを具備し、
    前記ブロック絶縁膜は、Siを含むランタンアルミネート層を含み、その組成比は、0.06 < Si/(La+Al) < 0.60の範囲内にある
    ことを特徴とする不揮発性半導体メモリ装置。
  8. 前記Siを含むランタンアルミネート層は、非晶質であることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
  9. 前記電荷蓄積層は、Siを含む材料から構成され、前記ブロック絶縁膜と前記電荷蓄積層との間にAlの酸化物からなるバリア層を有することを特徴とする請求項７又は８に記載の不揮発性半導体メモリ装置。
  10. 前記制御ゲート電極は、Siを含む材料から構成される層を有し、前記ブロック絶縁膜と前記制御ゲート電極との間にAlの酸化物からなるバリア層を有することを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体メモリ装置。
  11. 前記制御ゲート電極は、Taを含む材料から構成される層を有することを特徴とする請求項７乃至１０のいずれか１項に記載の不揮発性半導体メモリ装置。
  12. 前記電荷蓄積層は、Al及びHfの少なくとも１つを含む絶縁材料から構成されることを特徴とする請求項７乃至１１のいずれか１項に記載の不揮発性半導体メモリ装置。
  13. 前記トンネル絶縁膜は、Siを含む材料から構成される層を有することを特徴とする請求項７乃至１２のいずれか１項に記載の不揮発性半導体メモリ装置。
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