[go: up one dir, main page]

JP2013055131A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2013055131A
JP2013055131A JP2011190781A JP2011190781A JP2013055131A JP 2013055131 A JP2013055131 A JP 2013055131A JP 2011190781 A JP2011190781 A JP 2011190781A JP 2011190781 A JP2011190781 A JP 2011190781A JP 2013055131 A JP2013055131 A JP 2013055131A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
charge storage
lao
storage layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011190781A
Other languages
English (en)
Inventor
Daisuke Matsushita
大介 松下
Akira Takashima
章 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011190781A priority Critical patent/JP2013055131A/ja
Priority to US13/424,544 priority patent/US8779503B2/en
Publication of JP2013055131A publication Critical patent/JP2013055131A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。
【選択図】図１

Description

実施形態は、不揮発性半導体記憶装置に関する。
電荷蓄積層内の電荷によりデータを記憶するセルトランジスタにおいて、信頼性の向上と消費電力の低下を図るためには、書き込み／消去効率の向上と電源電圧の低下とが必要である。そのためには、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現しなければならない。
特開２００７−１３４６８１号公報 特開２００９−５４８６８号公報
実施形態は、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現する技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上の制御ゲート電極とを備え、前記第２の絶縁層は、前記電荷蓄積層側から前記制御ゲート電極側に向かって、第１のランタンアルミネート層、ランタンアルミシリケート層及び第２のランタンアルミネート層を備える。
セルトランジスタの基本構造を示す図。 カップリング比CPRを0.6以上とする条件を示す図。 セルトランジスタのバンド構造を示す図。 LAOの物理膜厚とリーク電流との関係を示す図。 LAO単層のリーク電流よりも小さいリーク電流を達成する条件を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。 セルトランジスタの製造方法を示す図。
以下、図面を参照しながら実施形態を説明する。
１． 構造
フラッシュメモリなどのセルトランジスタは、半導体層上に、第１の絶縁層、電荷蓄積層、第２の絶縁層及び制御ゲート電極の積層構造を有する。半導体層及び電荷蓄積層間のキャパシタンスをCtnlとし、電荷蓄積層及び制御ゲート電極間のキャパシタンスをCipdとしたとき、カップリング比CPRは、CPR = Cipd/(Ctnl+Cipd)で表される。
書き込み／消去効率は、カップリング比CPRによりほぼ決まるため、書き込み／消去効率を向上させるためには、Cipdを大きくしてカップリング比CPRを増大させることが必要である。
ここで、第２の絶縁層としては、例えば、SiO2/高誘電率材料/SiO2、SiON/高誘電率材料/SiON、Si3N4/SiO2/高誘電率材料/SiO2/Si3N4、Si3N4/SiON/高誘電率材料/SiON/Si3N4などの３．９〜１０の範囲内の誘電率を持つ絶縁層が使用される。
しかし、カップリング比CPRの増大と書き込み／消去時のリーク電流の低減とは、トレードオフの関係にある。
例えば、上述のような材料を第２の絶縁層として使用した場合、セルトランジスタの微細化により、書き込み／消去時のリーク電流が抑えられる範囲内で、できる限り第２の絶縁層を薄くしたとしても、十分に大きなカップリング比CPRを得ることが難しい。
一方、カップリング比CPRの増大は、電荷蓄積層と制御ゲート電極とが対向する面積を増やすことによっても実現できる。例えば、セルトランジスタの電荷蓄積層を高さ方向に延びる三次元構造とし、その上面及び側面を制御ゲート電極で覆えば、電荷蓄積層と制御ゲート電極とが対向する面積を増やし、Cipdを大きくできる。
しかし、この技術は、電荷蓄積層の加工に問題を有する。即ち、電荷蓄積層を三次元化することにより、量産マージンが低下し、歩留まりの低下や製造コストの増大などの問題が発生する。
そこで、セルトランジスタが微細化されても、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現する新たな材料（第２の絶縁層の層構造）の開発が望まれる。
以下に説明する実施例では、上述の問題を解決するために、第２の絶縁層を、LAO/LASO/LAOの積層構造とする技術を提案する。
ここで、LAOとは、ランタンアルミネートのことである。LAOを構成する元素(La, Al, O)の組成比は特に制限されないが、La:Alが2:1〜1：4の範囲であると安定なため望ましく、最も安定な状態(LaAlO3)であるのがより望ましい。また、LAOの誘電率は、その組成比や成膜方法などによって制御可能である。
また、LASOとは、ランタンアルミシリケートのことである。LASOを構成する元素(La, Al, Si, O)の組成比は、特に制限されないが、最も安定な状態(LaAlSiO)であるのが望ましい。また、LASOの誘電率も、その組成比や成膜方法などによって制御可能である。
この構造により、例えば、第２の絶縁層としてのLAO/LASO/LAOに印加される電界が30MV/cm以上であっても書き込み／消去時のリーク電流を十分に低減できる。これに伴い、第２の絶縁層の絶縁性、トラップ特性及びリテンション特性も改善される。同時に、セルトランジスタが微細化されてもカップリング比の増大を図ることができる。
図１は、セルトランジスタの基本構造を示している。
半導体層（例えば、半導体基板）１１は、例えば、シリコンである。ソース／ドレイン領域１２は、半導体層１１の表面領域に配置される。但し、ソース／ドレイン領域１２は、省略可能である。なぜなら、例えば、ＮＡＮＤフラッシュメモリのセルトランジスタなどのように、直列接続される複数のセルトランジスタ間の距離が狭くなると、いわゆるフリンジ効果により、ソース／ドレイン領域１２がなくても、複数のセルトランジスタを貫通する伝導経路を発生させることができるからである。
第１の絶縁層（トンネル絶縁層）１３は、半導体層１１上に配置される。電荷蓄積層１４は、第１の絶縁層１３上に配置される。電荷蓄積層１４は、例えば、電気的にフローティング状態の浮遊ゲート電極（導電層）である。また、電荷蓄積層１４は、局所的に電荷をトラップするトラップ層（絶縁層）であってもよい。
第２の絶縁層１５は、電荷蓄積層１４上に配置される。また、制御ゲート電極１６は、第２の絶縁層１５上に配置される。
第２の絶縁層１５は、３層構造(LAO/LASO/LAO)を有する。但し、電荷蓄積層１４と最下層のLAOとの間に界面層が存在していてもよいし、同様に、電荷蓄積層１４と最上層のLAOとの間に界面層が存在していてもよい。
次に、上述の基本構造を採用した場合において、カップリング比及びリーク電流が具体的にどのようになるかについてシミュレーションする。
セルトランジスタのサイズは、近年のメモリ容量の増大の要求により益々小さくなっているが、世代を問わずに、カップリング比CPRを0.6以上とすることにより、セルトランジスタの書き込み／消去効率を十分に満足した値にすることができる。
そこで、以下のシミュレーションでは、カップリング比CPRを0.6以上にすることを前提とし、そのときに、リーク電流をできるだけ小さくするためのさらなる条件について提示する。
図２は、図１の第１及び第２の絶縁層の酸化膜換算膜厚（Equivalent oxide thickness: EOT）とカップリング比との関係を示している。
ここで、セルトランジスタは、図１に示す構造を有し、半導体層１１及び電荷蓄積層１４が対向する面積と、電荷蓄積層１４及び制御ゲート電極１６が対向する面積とは、ほぼ等しいものとする（いわゆるフラットセル構造又はそれに近い構造）。
この場合、図２に示すように、カップリング比CPRが0.6となるラインは、第１の絶縁層の酸化膜換算膜厚Ttnl [nm]と第２の絶縁層の酸化膜換算膜厚Tipd [nm]の一次関数（Ttnl = 1.5×Tipd）で表すことができる。
従って、第１の絶縁層の酸化膜換算膜厚がTtnlのとき、第２の絶縁層の酸化膜換算膜厚Tipd以下とすることにより、0.6以上のカップリング比CPRを実現できる。但し、Tipd = (4/6)×Ttnlである。
例えば、第１の絶縁層(トンネル絶縁層)１３として、6 nmのシリコン酸化膜（酸化膜換算膜厚6 nm）を用いる必要があるとき、第２の絶縁層(LAO/LASO/LAO)１５の酸化膜換算膜厚を4 nm以下とすることにより、0.6以上のカップリング比CPRを実現できる。
ここで、第１の絶縁層１３のリーク特性について検討する。
第１の絶縁層１３がシリコン酸化膜のとき、第１の絶縁層１３のリーク特性を十分に良好な値にするためには、その物理膜厚(physical thickness)を6 nm以上にすることが必要である。これは、第１の絶縁層１３の酸化膜換算膜厚を6 nm未満にすると、第１の絶縁層１３のリーク特性が劣化し、電荷蓄積層１４の電荷保持特性が悪化するからである。
従って、例えば、第１の絶縁層１３の酸化膜換算膜厚が6 nm以上であること、及び、カップリング比CPRが0.6以上であること、を同時に満たすためには、第２の絶縁層(LAO/LASO/LAO)１５の酸化膜換算膜厚を常に4 nm以下とすれば良い。
尚、第１の絶縁層１３の酸化膜換算膜厚は、7.5 nm以下であるのが望ましい。これは、電荷蓄積層１４内に電荷を注入するときのプログラム電位Vpgmを低くするためである。
例えば、第１の絶縁層（シリコン酸化膜）１３の酸化膜換算膜厚を7.5 nm、セルトランジスタのカップリング比CPRを0.6としたとき、第１の絶縁層１３に10 MV/cmを印加するためには、制御ゲート電極１６に12.5 V (=7.5 [nm]×10 [MV/cm] / 0.6 )を印加する必要がある。しかし、これは、電荷蓄積層１４に電荷が蓄積されていない状態（例えば、消去状態）を前提としたものである。
仮に、セルトランジスタの中性閾値（消去状態の閾値と書き込み状態の閾値の中間閾値のこと）を-2 Vとし、電荷蓄積層１４の電位が2 Vである場合を考えると、上記と同じ条件で、第１の絶縁層１３に10 MV/cmを印加するためには、制御ゲート電極１６に19.1 V (= (7.5 [nm]×10 [MV/cm])+4 [V] / 0.6 )を印加する必要がある。
即ち、第１の絶縁層１３の酸化膜換算膜厚が7.5 nmのとき、プログラム電位Vpgmは、19.1 V以上にしなければならない。
一方、書き込みの対象とならない非選択セルのディスターブについて考える。
隣接する２つのセルトランジスタの制御ゲート電極間（２本のワード線間）の絶縁層の耐圧は、8 MV/cm程度である。このため、２本のワード線の間隔（ハーフピッチ）が10 nm程度のときに、それらの間の電位差を8 V以下に抑えるためには、非選択セルの制御ゲート電極（非選択ワード線）に11.1 V以上の転送電位Vpassを印加する必要がある。この時、非選択セルの第１の絶縁層１３に印加される電界は、8.8 MV/cm以上となる。
この場合、１ページデータを書き込むために必要な時間を1 msecとし、第１の絶縁層１３に8.8 MV/cmの電界が印加されるときのトンネル電流（リーク）を1×10-5 A/cm2とし、１ブロック内のワード線の数を133本とし、電荷蓄積層１４の平面サイズを10 nm×10 nmとすると、非選択セルに書き込まれる電荷の数は、1×10-5 [A/cm2]×100 [nm2]×1[msec]／q×133 = 8個以上となる。
また、1個の電荷により変化する閾値幅を100 mVとすれば、非選択セルにおいては、8個の電荷により0.8 V程度のプログラムディスターブが発生することになる。このディスターブの許容範囲は、2値／多値や、各値間のマージンなどにより変わるが、2値メモリの場合、一般的には、0.8V程度以下に抑えるのが望ましい。
従って、非選択セルのディスターブを0.8 V以下に抑えるために、第１の絶縁層１３の酸化膜換算膜厚を7.5 nm以下とし、プログラム電位を低くすることは、セルトランジスタの安定動作にとって非常に有効である。
次に、第２の絶縁層１５のリーク特性について検討する。
第２の絶縁層１５は、３層構造(LAO/LASO/LAO)を有し、その酸化膜換算膜厚は、上述したように、カップリング比CPRを0.6以上とするために、4 nm以下とするのが望ましい。そこで、以下では、第２の絶縁層１５の酸化膜換算膜厚を4 nmとしたときに、各層の物理膜厚(physical thickness)と第２の絶縁層１５のリーク特性との関係がどのようになるか、について説明する。
表１は、サンプル（セルトランジスタ）No. 1〜No. 11を表している。
Figure 2013055131
サンプルNo. 1〜No. 11において、第２の絶縁層(LAO/LASO/LAO)１５の酸化膜換算膜厚は、4 nmである。また、LAO及びLASOの誘電率は、組成比などにより制御可能であるが、ここでは、LAOの誘電率を19とし、LASOの誘電率を12と仮定する。
また、サンプルNo. 1〜No. 11のエネルギーバンドは、図３に示すように設定されるものとする。例えば、半導体層（アクティブエリア）AAは、p型シリコン(p-Si)であり、第１の絶縁層（トンネル絶縁層）TNLは、シリコン酸化膜（SiO2）であり、電荷蓄積層FGは、p型シリコン(p-Si)であり、制御ゲート電極CGは、金属である。LAOと電荷蓄積層FGとのエネルギーギャップは、1.95 eVであるものとする。
表１は、上記条件下での３層構造(LAO/LASO/LAO)の各層の物理膜厚を表している。
図４は、第２の絶縁層に印加される電界が30 MV/cmのときのリーク電流特性をサンプルNo. 1〜No. 11について示している。
これによれば、LAOの物理膜厚が2 nm〜7 nmの範囲内において、第２の絶縁層のリーク電流は、LASO単層(サンプルNo. 1)及びLAO単層(サンプルNo. 11)で発生するリーク電流よりも小さくなる。即ち、第２の絶縁層を３層構造(LAO/LASO/LAO)とすることにより、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現できる。
また、LAOの物理膜厚が4 nm(サンプルNo.5)のとき、リーク電流は最小となり、その値は、LAO単層(サンプルNo. 11)で発生するリーク電流の値よりも１桁以上小さい。
従って、例えば、LAOの物理膜厚を4 nmあるいは3〜5nmの範囲に設定してセルトランジスタを形成すれば、書き込み／消去時のリーク電流を最小値にできると共に、製造ばらつきが発生しても、十分なマージンにより、リーク電流がLAO単層の場合よりも大きくなることがない。
尚、リーク電流の低減という効果が得られるLAOの物理膜厚の下限は、2 nm(サンプルNo. 3)である。この場合、LASOの物理膜厚は、9.8 nmであり、第２の絶縁層の物理膜厚としては、13.8 nmとなる。
また、リーク電流の低減という効果が得られるLAOの物理膜厚の上限は、7 nm(サンプルNo. 8)である。この場合、LASOの物理膜厚は、3.5 nmであり、第２の絶縁層の物理膜厚としては、17.5 nmとなる。
従って、LAOの物理膜厚の範囲(2 nm〜7 nm)に対応した第２の絶縁層の物理膜厚の範囲は、13.8 nm以上、17. 5 nm以下となる。
この効果は、電荷蓄積層内の電荷が制御ゲート電極にリークしようとするときのポテンシャルバリアがLAOとLASOの２層となることに起因する。
LAOの物理膜厚が大きくなるに従い、LAOに印加される電界が小さくなり、LAOの物理膜厚が2 nmになると、LAO単層のリーク電流よりも小さくなる。また、LAOの物理膜厚が4 nmのときにリーク電流が最小値となり、LAOの物理膜厚が4 nmを超えると、再び、リーク電流の値が増加する。そして、LAOの物理膜厚が7 nmを超えると、電荷蓄積層内の電荷が感じるポテンシャルバリアがLAOのみとなり、LAO単層のリーク電流と同じになる。
以上より、第２の絶縁層１５の酸化膜換算膜厚が4 nm又はそれよりも小さいとき、さらに、LAOの物理膜厚を2 nm〜7 nmの範囲内の値に設定すれば、書き込み／消去時に第２の絶縁層に発生するリーク電流を、LASO単層及びLAO単層のリーク電流よりも小さくすることができる。
ところで、文献等においては、LAOの電子障壁は、2.4 eV、誘電率は25と報告されている。そこで、LAOの誘電率を19〜25の範囲内で変化させた場合、及び、電荷蓄積層の仕事関数を4.05〜5.05 eVの範囲内で変化させた場合のそれぞれにおいて検証した結果、上述と同様の結果を得ることができた。
但し、LAOの誘電率を19未満にしたときは、第２の絶縁層の絶縁性が顕著に低下したため、LAOの誘電率は、19以上に設定するのが望ましい。
次に、LAOの物理膜厚が7 nmを超える範囲内において、書き込み／消去時のリーク電流を低減する技術について説明する。
既に説明したように、図４によれば、第２の絶縁層１５の酸化膜換算膜厚が4 nm又はそれよりも小さいとき、LAOの物理膜厚が7 nmを超えると、第２の絶縁層のリーク電流がLAO単層のリーク電流とほぼ同じになる。
これは、既に述べたように、LAOの物理膜厚が7 nmを超えると、電荷蓄積層内の電荷が感じるポテンシャルバリアがLAOのみとなるからである。
そこで、このような場合においては、LAOの誘電率及び電荷蓄積層の仕事関数を制御することにより、第２の絶縁層のリーク電流をLAO単層のリーク電流よりも小さくする。
まず、図４において、30 MV/cmの電界を印加したときのLAO単層(サンプルNo. 11)のリーク電流は、0.01 A/cm2である。そこで、表１のサンプルNo. 9及びNo. 10について、LAOの誘電率と電荷蓄積層の仕事関数とを変化させ、リーク電流が0.01 A/cm2となるライン（境界値）を検証する。
このラインは、電荷蓄積層の仕事関数をxとし、LAOの誘電率をyで表すと、図５に示すように、
y = -13x + 84.25 …(1)
となる。
そして、30 MV/cmの電界を印加したときの第２の絶縁層のリーク電流は、y > -13x + 84.25の範囲内において0.01 A/cm2よりも小さくなり、y < -13x + 84.25の範囲内において0.01 A/cm2よりも大きくなる。
従って、LAOの物理膜厚が7 nmを超える範囲内においては、電荷蓄積層の仕事関数x及びLAOの誘電率yの関係を、y > -13x + 84.25として、書き込み／消去時のリーク電流を低減するのが望ましい。
尚、図５によれば、電荷蓄積層の仕事関数xが大きいほど、0.01 A/cm2よりも小さいリーク電流を達成するLAOの誘電率yの範囲が広くなる。このため、電荷蓄積層としては、大きな仕事関数を持つ材料から構成するのが望ましい。
例えば、電荷蓄積層の仕事関数xを5.05 eV以上にしたとき、LAOの誘電率を19以上にすることにより、リーク電流の削減という効果を得ることができる。また、電荷蓄積層の仕事関数xを4.45 eV以上にしたとき、LAOの誘電率を26.4以上にすることにより、リーク電流の削減という効果を得ることができる。電荷蓄積層の仕事関数xが5.05 eV以上となる材料としては、Pt,TaN,Hf,MoN,Ni,Pd,Auなどが挙げられる。電荷蓄積層の仕事関数xが4.45 eV以上となる材料としては、Pt,TaN,Hf,MoN,Ni,Pd,Au,Wn,Re,W,NiSi,TiNCu,WNなどが挙げられる。
上述の説明において、第１の絶縁層は、主として、シリコン酸化膜が用いられるが、これに限られることはない。例えば、第１の絶縁層は、窒素がドープされたシリコン酸化膜でもよいし、シリコン膜とシリコン酸化膜との積層でもよい。但し、上述したように、第１の絶縁層の酸化膜換算膜厚は、6 nm〜7.5 nmの範囲内にあるのが望ましい。
また、電荷蓄積層の最大書き込み閾値をVthmaxとし、仕事関数をyとしたとき、第１の絶縁層（トンネル絶縁層）内において、伝導体から3.2 eV（シリコン酸化膜の電子障壁） + y - 4.05 eV - CPR・Vthmaxの範囲内に連続的な準位が存在していてもよい。
これは、電荷を電荷蓄積層から半導体層（チャネル）に移動させるときのアシスト準位となる。例えば、電荷蓄積層から換算した最大書き込み閾値を4 Vとし、カップリング比CPRを0.6とし、仕事関数を4.05 eVとしたとき、電荷蓄積層の電位は、2.4 Vとなる。ここで、第１の絶縁層の伝導帯端から0.8 V以内の位置に連続的な準位があれば、電荷蓄積層の伝導帯端から見たチャネル側の界面準位レベルは、3.2 - 2.4 = 0.8 eVとなる。
即ち、このレベルは、電荷蓄積層の伝導帯と同じエネルギーレベルであるため、第１の絶縁層での電荷のトンネル確率が上昇し、電荷保持特性が劣化する。従って、電荷蓄積層の伝導帯端から見たチャネル側の界面準位レベルは、0.8 eV以下とするのが望ましい。また、電荷蓄積層の仕事関数が5.05 eVのときは、このレベルは、3.2 + 5.05 - 4.05 - 0.6×4 = 1.8 eV以下とすればよい。
なお、第１の絶縁層（トンネル絶縁層）内の準位は、Ge,N,C,Si等の不純物を添加することで形成できる。
２． 製造方法
図１のセルトランジスタの製造方法を説明する。
ここでは、半導体層（チャネル）及び電荷蓄積層が対向する面積と、電荷蓄積層及び制御ゲート電極１６が対向する面積とがほぼ等しい、いわゆるフラットセル構造のメモリセルアレイを例とする。
図６乃至図１６は、フラットセル構造のセルトランジスタの製造方法を示している。
これらの図において、ｘ方向及びｙ方向は、半導体層（例えば、半導体基板）１１の表面に平行であり、かつ、互いに直交する。また、ｘ方向は、制御ゲート電極（ワード線）１６ａ，１６ｂ，１６ｃが延びる方向であり、かつ、セルトランジスタ（FET: Field Effect Transistor）のチャネル幅に平行な方向である。ｙ方向は、セルトランジスタのチャネル長に平行な方向である。
まず、図６に示すように、不純物がドーピングされた半導体層１１を希フッ酸処理し、半導体層１１の表面を水素により終端化する。また、半導体層１１と未反応、又は、半導体層１１をエッチングすることがないガス（例えば、窒素ガス）が満たされたチャンバー内において、温度を７００℃程度に設定することにより、半導体層１１の表面から水素を完全に脱離させる。
次に、図７に示すように、熱酸化法により、半導体層１１上に、6 nm〜7.5 ｎｍの酸化膜換算膜厚を有する第１の絶縁層（例えば、シリコン酸化膜）１３を形成する。続けて、図８に示すように、ＣＶＤ(Chemical Vapor Deposition)により、第１の絶縁層１３上に電荷蓄積層１４及びハードマスク層２１を形成する。電荷蓄積層１４は、例えば、5 nm〜10 ｎｍの物理膜厚を有するボロンドープトポリシリコンである。
次に、図９に示すように、ＰＥＰ(Photo Engraving Process)により、ハードマスク層２１をパターニングした後、ハードマスク層２１をマスクにして、ＲＩＥ(Reactive Ion Etching)により、電荷蓄積層１４、第１の絶縁層１３及び半導体層１１をエッチングする。その結果、素子分離トレンチＴが形成される。
次に、図１０に示すように、ＣＶＤ法により、素子分離トレンチＴを完全に満たす素子分離絶縁層（例えば、シリコン酸化膜）２２を形成する。また、ＣＭＰ(Chemical Mechanical Polishing)より、図９のハードマスク層２１が露出するまで、素子分離絶縁層２２を研磨すると、素子分離絶縁層２２は、素子分離トレンチＴ内に残存する。
この後、図９のハードマスク層２１を選択的に除去する。また、希フッ酸溶液を用いて素子分離絶縁層２２をエッチバックし、電荷蓄積層１４の側面の一部（上面側の側面）を露出させる。この時、電荷蓄積層１４の上面側の角部（図１０のx方向の断面を参照）Ｅもエッチバックされるため、その角部Ｅは、テーパ状又はラウンド状に変化する。
次に、図１１に示すように、ＡＬＤ(Atomic Layer Deposition)により、電荷蓄積層１４上に、電極間絶縁層(Inter-electrode insulating layer)としての第２の絶縁層１５を形成する。本例では、第２の絶縁層１５は、約4 nmの物理膜厚を持つLaAlO3層１５ａ、約7.3 nmの物理膜厚を持つLaAlSiO層１５ｂ、及び、約4 nmの物理膜厚を持つLaAlO3層１５ｃを備える。
次に、図１２に示すように、ＣＶＤにより、第２の絶縁層１５上に、約100 nmの物理膜厚を持つ制御ゲート電極１６を形成する。本例では、制御ゲート電極１６は、ボロンドープトポリシリコン層１６ａ、タングステンナイトライド層１６ｂ、及び、タングステン層１６ｃを備える。
また、ＰＥＰ及びＲＩＥにより、制御ゲート電極１６、第２の絶縁層１５、及び、電荷蓄積層１４をパターニングすることにより、セルトランジスタが完成する。
次に、図１３に示すように、セルトランジスタの制御ゲート電極１６をマスクにして、イオン注入を用いて、半導体層１１内に不純物を注入することにより、ソース／ドレイン領域１２を形成する。但し、ソース／ドレイン領域１２の形成は、省略してもよい。セルトランジスタが微細化されると、フリンジ効果により、ソース／ドレイン領域１２が存在しなくても、セルトランジスタに伝導経路を発生させることができるからである。
最後に、電荷蓄積層１４、第２の絶縁層１５及び制御ゲート電極１６を覆う保護層（例えば、シリコン窒化膜）１７を形成した後、ＣＶＤにより、セルトランジスタを覆う層間絶縁層（例えば、シリコン酸化膜）１８を形成する。
尚、上述の製造方法において、電荷蓄積層１４の上面は、完全にフラットであってもよい。例えば、電荷蓄積層１４の上面を素子分離絶縁層２２の上面と同じ又はほぼ同じにすれば、半導体層１１及び電荷蓄積層１４が対向する面積と、電荷蓄積層１４及び制御ゲート電極１６が対向する面積とがほぼ等しい完全フラットセル構造を実現できる。
また、本実施例は、既に述べたように、フラットセル構造又はそれに近い構造を前提とする。この場合、電荷蓄積層１４の幅Ｗと高さＨとの比（アスペクト比Ｈ／Ｗ）は、２以下であるのが望ましい（図１３参照）。但し、電荷蓄積層１４の幅Ｗは、x方向の幅及びy方向の幅のうち狭いほうの幅を意味するものとする。
図１４は、上述の製造方法の第１の変形例を示している。
この変形例の特徴は、電荷蓄積層１４と第２の絶縁層１５との間に第１の界面層１９ａが形成され、かつ、第２の絶縁層１５と制御ゲート電極１６との間に第２の界面層１９ｂが形成される点にある。
第１の界面層１９ａは、例えば、LaAlO3層１５ａが、電荷蓄積層１４中又は素子分離絶縁層２２中の元素と反応することによりできる層である。電荷蓄積層１４中又は素子分離絶縁層２２がSiを有しているとき、第１の界面層１９ａは、例えば、LaAlSiO層である。
また、第２の界面層１９ｂは、例えば、LaAlO3層１５ｃが、制御ゲート電極１６の最下層１６ａ中の元素と反応することによりできる層である。最下層１６ａがSiを有しているとき、第２の界面層１９ｂは、例えば、LaAlSiO層である。
図１５及び図１６は、上述の製造方法の第２の変形例を示している。
この変形例の特徴は、素子分離領域の一部をエアーギャップ（キャビティ）２０にする点にある。
まず、図１５に示すように、ＰＥＰ及びＲＩＥにより、制御ゲート電極１６、第２の絶縁層１５、及び、電荷蓄積層１４をパターニングし、セルトランジスタを完成させるまでの工程を、上述の製造方法と同じ方法により実行する（図６乃至図１２参照）。
この後、制御ゲート電極１６のy方向の側面側のスペースから薬液を素子分離絶縁層２２上に供給し、素子分離絶縁層２２を選択的にエッチングする。その結果、主に、半導体層１１の上面よりも上にある素子分離絶縁層２２が除去され、２つの電荷蓄積層１４間にエアーギャップ（キャビティ）２０が形成される。
ここで、素子分離絶縁層２２は、全て除去することも可能であるが、少なくとも２つの電荷蓄積層１４間にエアーギャップ２０を形成すれば、セルトランジスタに生じる寄生容量の低減によるカップリング比CPRの向上に貢献できる。
次に、図１６に示すように、セルトランジスタの制御ゲート電極１６をマスクにして、イオン注入を用いて、半導体層１１内に不純物を注入することにより、ソース／ドレイン領域１２を形成する。但し、既に述べたように、ソース／ドレイン領域１２の形成は、省略してもよい。
最後に、電荷蓄積層１４、第２の絶縁層１５及び制御ゲート電極１６を覆う保護層（例えば、シリコン窒化膜）１７を形成した後、ＣＶＤにより、セルトランジスタを覆う層間絶縁層（例えば、シリコン酸化膜）１８を形成する。
３． 適用例
図１のセルトランジスタは、フラッシュメモリなどの不揮発性半導体記憶装置のメモリセルに適用可能である。例えば、2値／多値ＮＡＮＤフラッシュメモリや、三次元構造のＮＡＮＤフラッシュメモリなどのメモリセルに本実施例を適用できる。
二次元構造のＮＡＮＤフラッシュメモリでは、メモリセルは、半導体基板（例えば、シリコン基板）上に形成されるが、三次元構造のＮＡＮＤフラッシュメモリでは、メモリセルは、半導体基板上の半導体層（例えば、シリコンピラー、シリコンフィンなど）上に形成される。尚、半導体層と言ったときは、半導体基板上の半導体層の他、半導体基板も含むものとする。
また、１つのメモリセルに記憶させるデータ数を増加させる多値化が進むにつれて、各データ（閾値）間のマージンが小さくなる。このため、書き込み／消去時のリーク電流を抑えて、高精度に閾値を制御することが重要になる。上述の実施例によれば、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現するため、本実施例は、特に、多値化された不揮発性半導体記憶装置に有効である。
４． むすび
実施形態によれば、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１： 半導体層、 １２： ソース／ドレイン領域、 １３： 第１の絶縁層（トンネル絶縁層）、 １４： 電荷蓄積層、 １５： 第２の絶縁層、 １６： 制御ゲート電極、 １７： 保護層、 １８： 層間絶縁層、 ２０： エアーギャップ、 ２１： ハードマスク層、 ２２： 素子分離絶縁層。

Claims (5)

  1. 半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上の制御ゲート電極とを具備し、前記第２の絶縁層は、前記電荷蓄積層側から前記制御ゲート電極側に向かって、第１のランタンアルミネート層、ランタンアルミシリケート層及び第２のランタンアルミネート層を備える不揮発性半導体記憶装置。
  2. 前記第１の絶縁層は、6 nm以上の酸化膜換算膜厚を有し、前記第２の絶縁層は、4 nm以下の酸化膜換算膜厚を有する請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１及び第２のランタンアルミネートの各々は、2 nm以上、7 nm以下の物理膜厚を有する請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１及び第２のランタンアルミネートの各々は、7 nmを越える物理膜厚を有し、
    前記電荷蓄積層の仕事関数をxとし、前記第１及び第２のランタンアルミネートの誘電率をyとしたとき、y > -13x + 84.25を満たす
    請求項２に記載の不揮発性半導体記憶装置。
  5. 前記第１の絶縁層は、7.5 nm以下の酸化膜換算膜厚を有する請求項２に記載の不揮発性半導体記憶装置。
JP2011190781A 2011-09-01 2011-09-01 不揮発性半導体記憶装置 Withdrawn JP2013055131A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011190781A JP2013055131A (ja) 2011-09-01 2011-09-01 不揮発性半導体記憶装置
US13/424,544 US8779503B2 (en) 2011-09-01 2012-03-20 Nonvolatile semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011190781A JP2013055131A (ja) 2011-09-01 2011-09-01 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2013055131A true JP2013055131A (ja) 2013-03-21

Family

ID=47752461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011190781A Withdrawn JP2013055131A (ja) 2011-09-01 2011-09-01 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8779503B2 (ja)
JP (1) JP2013055131A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
US8822319B2 (en) * 2012-09-12 2014-09-02 Ememory Technology Inc. Method of manufacturing non-volatile memory
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688521B1 (ko) 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
JP4928890B2 (ja) 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
JP4751232B2 (ja) * 2006-04-21 2011-08-17 株式会社東芝 不揮発性半導体記憶装置
JP4829015B2 (ja) * 2006-06-20 2011-11-30 株式会社東芝 不揮発性半導体記憶装置
JP2008192991A (ja) * 2007-02-07 2008-08-21 Toshiba Corp 半導体装置
JP5221065B2 (ja) * 2007-06-22 2013-06-26 株式会社東芝 不揮発性半導体メモリ装置
JP4445534B2 (ja) 2007-08-28 2010-04-07 株式会社東芝 不揮発性半導体メモリ装置
JP2009054951A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶素子及びその製造方法
JP5472894B2 (ja) * 2008-09-25 2014-04-16 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20130056819A1 (en) 2013-03-07
US8779503B2 (en) 2014-07-15

Similar Documents

Publication Publication Date Title
US9455264B2 (en) Semiconductor device and manufacturing method thereof
CN107408558B (zh) 具有高k电荷俘获层的存储器单元
TWI415249B (zh) 空乏模式之電荷捕捉快閃裝置
JP5285894B2 (ja) 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置
JP5781733B2 (ja) 不揮発性メモリセル及びその製造方法
JP5629120B2 (ja) 半導体装置
EP3267471A2 (en) Semiconductor device and method of manufacturing the same
JP6778607B2 (ja) 半導体装置の製造方法
US9406813B2 (en) Semiconductor device and method of manufacturing same
US8779503B2 (en) Nonvolatile semiconductor memory
JP6998267B2 (ja) 半導体装置およびその製造方法
TWI647844B (zh) 半導體裝置及其製造方法
US10192879B2 (en) Semiconductor device and manufacturing method thereof
JP2012114199A (ja) 半導体装置および半導体装置の製造方法
US8791521B2 (en) Semiconductor device and method of manufacturing the same
CN109786449B (zh) 半导体器件及其制造方法
JP2018195718A (ja) 半導体装置およびその製造方法
CN109994542A (zh) 半导体器件及其制造方法
JP5132330B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP5319092B2 (ja) 半導体装置およびその製造方法
WO2016157393A1 (ja) 半導体装置およびその製造方法
JP2024070258A (ja) 不揮発性メモリ装置およびその製造方法
JP2024070248A (ja) 不揮発性メモリ装置およびその製造方法
KR20080039074A (ko) 비휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20141104