JP4371149B2 - 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法 - Google Patents

Description

本発明は、センス線を介してメモリセルに接続されるセンスアンプ回路を備える半導体メモリデバイスと、当該半導体メモリデバイスのセル読み出しに好適なセンスアンプ回路と、メモリセルの読み出し方法とに関する。

半導体メモリデバイスは、一般に、メモリセルのメモリ状態に応じてセル電流の大小が異なり、当該セル電流の大小に応じた記憶データを読み出す。近年、不揮発性メモリの開発が進展している。
２端子可変抵抗型の不揮発性メモリの一つとして、スピン注入メモリが知られている（特許文献１、２参照）。
スピン注入メモリは、磁性体に注入されたスピン偏極した伝導電子と、磁性体で磁化を担っている電子スピンとの相互作用によって、磁性体の磁化状態が変化する現象を応用したメモリである。

メモリ素子であるトンネル磁気抵抗素子（以下、ＴＭＲと記す）について説明する。
トンネル磁気抵抗素子ＴＭＲは、図１に示すように、トンネルバリア層１０１で隔たれた２枚の磁性体層からなる積層体が基本構造である。
磁性体層は、磁化状態が変化しないように設計された磁化固定層１０２、および、磁化固定層１０２の磁化方向に対して平行もしくは非平行が安定な磁化状態となるように設計された自由層１０３からなる。

２枚の磁性体層（磁化固定層１０２および自由層１０３）を持つ積層膜は、それらの磁化のなす角度によって導電率が変化する磁気抵抗効果（ＭＲ効果）を示す。メモリデータの読み出しは、この積層体の両端子に電圧を印加し、ＭＲ効果によって自由層１０３の磁化方向に応じて変化した抵抗に依存する電流を出力することで行われる。このときトンネル磁気抵抗素子ＴＭＲ内で流れるトンネル電流によるＭＲ効果をＴＭＲ効果と言う。

図２に、トンネル磁気抵抗素子ＴＭＲを応用したスピン注入メモリのセル構成を示す。また、図３に、メモリセルの等価回路図を示す。
図解されているメモリセルＭＣは、１つのトンネル磁気抵抗素子ＴＭＲと、１つのセレクトトランジスタＳＴとを有する。
トンネル磁気抵抗素子ＴＭＲの一端がビット線ＢＬに接続され、他端がセレクトトランジスタＳＴのドレインに接続され、セレクトトランジスタＳＴのソースがソース線ＳＬに、ゲートがワード線ＷＬにそれぞれ接続されている。

次に、トンネル磁気抵抗素子ＴＭＲの電気的特性について説明する。
トンネル磁気抵抗素子ＴＭＲは、トンネル電流が流れることにより磁化反転（スピン注入磁化反転という）が生じ、これにより電気的メモリ特性、即ち抵抗値のヒステリシス特性が変化する。

図４に、トンネル磁気抵抗素子ＴＭＲの電流−電圧特性（ヒステリシス特性）を示す。図１を参照すると、磁化固定層１０２から自由層１０３に電流を流す方向が図４のセル電流の正方向である。自由層１０３の電位を基準に磁化固定層１０２に正または負の電圧を与えたのが図４の横軸に示すセル印加電圧である。
図示する電気的特性は、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在する。低抵抗状態にあるときに、セル印加電圧を増加すると、例えばセル印加電圧が＋０.５〜＋１[Ｖ]の間のある電圧で、図４に示す矢印Ａｈのように状態変化（高抵抗遷移）が生じる。また、高抵抗状態にあるとき、セル印加電圧を減らすと、例えばセル電圧が−０.５〜−１.０[Ｖ]の間のある電圧で、図４に示す矢印Ａｌのようにもう一つの状態変化（低抵抗遷移）が生じる。
セル動作では、セル印加電圧を＋１.０[Ｖ]にすることで高抵抗遷移、−１[Ｖ]にすることで低抵抗遷移を制御する。

以上の電気的特性から、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことが分かる。具体的には、例えばセル印加電圧を＋１.０[Ｖ]にすることにより“０”データの書き込み（Write0）が可能であり、逆に、セル印加電圧を−１.０[Ｖ]にすることにより“１”データの書き込み（Write1）が可能である。

メモリデータの読み出し動作では、磁気抵抗比（ＭＲ比）がある程度大きな電位状態、例えば０.３[Ｖ]程度をメモリセルに印加する。そして、このとき、トンネル磁気抵抗素子ＴＭＲの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（“０”データの書き込み状態）か、低抵抗状態（“１”データの書き込み状態）かの判別が可能である。

以上は、Write0（高抵抗遷移）側で読み出しを行う場合であるが、Write1（低抵抗遷移）でも同様に、例えば−０.３[Ｖ]のセル印加電圧で読み出しが可能である。
その際、読み出す抵抗値の差が大きければ、それだけデータ判別の容易性が高いため、読み出し時のセル印加電圧（読み出し電圧）が絶対値で大きいほど好ましい。しかし、読み出し電圧の絶対値を大きくすると、状態遷移を生じさせる遷移電圧とのマージンが取れなくなり、同一ビット線に接続されているメモリセルで誤書込みが生じる可能性がある（リードディスターブ）。リードディスターブ防止のためには、読み出し時にセル印加電圧を精密に制御する必要がある。また、ＭＲ比にセル印加電圧依存性がある場合、最適なＭＲ比を確保した条件で読み出し動作を行う必要がある。

このような要請の下、リードディスターブマージンの確保のために、センスアンプの参照電圧を、トンネル磁気抵抗素子ＴＭＲを有するメモリセル（または参照セル）から発生させる技術が知られている（例えば特許文献３参照）。
特許文献３では、セル印加電圧を制限する手法として、センスノードとビット線間に電圧制限手段として機能し、電圧降下を生じさせる電圧ゲートトランジスタ（V-gate Tr.（NMOS））を挿入し、電圧ゲートトランジスタのゲート電圧をＶBIAS（ＶddとＧＮＤ電位の中間電位）に設定することにより、セルに印加するビット線電圧を制御する。

図５に、例えば上記特許文献３の手法を適用可能なカラム回路の一部を示す。
図解されているカラム回路では、ＧＮＤ電位で保持されたソース線ＳＬとビット線ＢＬとの間に、ＭＲ素子を持つメモリセルＭＣが接続され、さらに、ビット線ＢＬと電源電圧Ｖddの供給線との間に電圧ゲートトランジスタＭｎ（V-gate Tr.（NMOS））が接続されている。特に図示しないが、電圧ゲートトランジスタＭｎのゲートに、参照電圧を発生させる電圧発生回路が接続されている。電圧発生回路は、メモリセルを模し、かつ、メモリセルＭＲ比の半分のＭＲ比を持つ参照セルを有し、これによりＶBIASを発生させて電圧ゲートトランジスタＭｎのゲートに与えている。
このカラム回路が、メモリセルアレイの列ごとに設けられているが、ＶBIASを与えるカラム回路と、電圧ゲートトランジスタで電圧制限を余り行わないように制御されるカラム回路を隣り合う対で形成し、その２つのカラム回路のビット線間にセンスアンプを接続させて読み出しを行う。

ビット線にビット線印加電圧を印加するスイッチとして機能するトランジスタのバラツキによるセル印加電圧への影響をキャンセルする例として、上記トランジスタのゲート電圧を負帰還アンプにより制御する手法がある（例えば特許文献４、５参照）。

図６に、例えば上記特許文献４に記載されている概略構成を示す。
図解されている回路では、ＧＮＤ電位で保持されたソース線ＳＬとビット線ＢＬとの間にＭＲ素子を持つメモリセルＭＣが接続され、さらに、ビット線ＢＬと電源電圧Ｖddの供給線との間にＮＭＯＳトランジスタＭｎ（V-gate Tr.）と、電流源ＩＳとを接続させている。
ＮＭＯＳトランジスタＭｎのゲートに負帰還アンプＮＦＡの出力が接続されている。負帰還アンプＮＦＡの反転入力「−」はＮＭＯＳトランジスタＭｎのソースに接続され、非反転入力「＋」に電位Ｖmtjが与えられている。
この構成ではＮＭＯＳトランジスタＭｎのソースが、そのバラツキに依存しないで一定電圧となる制御が可能である。
特開２００３−１７７８２Ｐ号公報 特開２００６−１９６６１２号公報 特開２００２−１９７８５３号公報 特開２００４−１０３２１２号公報 特開２００３−５２９８７９号公報

上記特許文献３では、電圧ゲートトランジスタＭｎ(Vgate Tr.)をメモリセルアレイ内でカラムごとに有するため、電圧ゲートトランジスタＭｎの閾値電圧のバラツキがセル印加電圧に影響する。したがって、電圧ゲートトランジスタＭｎの閾値電圧のバラツキが、メモリセルＭＣのＭＲ比マージンを低下させ、これにより読み出しディスターブが生じやすいという不利益が生じる。

上記特許文献４、５に記載の技術では、上記特許文献３で生じる不利益の要因となるトランジスタ閾値のばらつきは負帰還アンプによりキャンセルすることができる。ところが、負帰還アンプを構成するペアトランジスタの特性、特に閾値電圧がばらつくと、そのバラツキ成分がＮＭＯＳトランジスタＭｎのソースで制御される一定電圧の値に影響する。これにより、メモリセルＭＣのＭＲ比マージンを低下させ、読み出しディスターブが生じやすいという不利益が生じる。

本発明に係る半導体メモリデバイスは、メモリセルと、センス線と、センス線を介して前記メモリセルに接続されるセンスアンプ回路とを備える。さらに本発明では、前記センスアンプ回路が、第１および第２差動入力を有し、第２差動入力に参照電圧が供給される差動センスアンプと、プルアップ部と、読み出しゲートトランジスタと、閾値補正部とを有する。
前記プルアップ部は、前記第１差動入力を一定電圧によってプルアップする。
前記読み出しゲートトランジスタは、前記センス線と前記第１差動入力間に接続され、セル電流に応じてセンス線電位が初期電圧から下がるとターンオンする。
前記閾値補正部は、前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生させ、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加する。

本発明で好適な、より具体的な構成では、前記センスアンプ回路は、前記差動センスアンプおよび前記プルアップ部に加え、ダイオード接続スイッチ回路部と、充放電スイッチ回路部とを有する。
前記ダイオード接続スイッチ回路部は、前記第１差動入力と前記センス線間に接続され、前記第１差動入力と制御端子の短絡によるダイオード接続の形成と解除が制御可能な前記読み出しゲートトランジスタを含む。
前記充放電スイッチ回路部は、ダイオード接続状態で、ダイオード接続経路をプリチャージしてフローティング状態とし、前記読み出しゲートトランジスタの閾値電圧に応じて、プリチャージ電圧を前記初期電圧の供給線に一部放電する。そして、センスアンプ回路は、前記ダイオード接続を解除し、前記第１差動入力の電圧を前記差動センスアンプにより電圧センスする。

本発明に係るセンスアンプ回路は、第１および第２差動入力を有し、第２差動入力に参照電圧が供給される差動センスアンプと、前記第１差動入力を一定電圧によってプルアップするプルアップ部と、センス線と、読み出しゲートトランジスタと、閾値補正部とを有する。
前記読み出しゲートトランジスタは、前記センス線と前記第１差動入力との間に接続され、セル電流に応じてセンス線電位が初期電圧から下がるとターンオンする。
前記閾値補正部は、前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生し、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加する。
当該センスアンプ回路は、前記センス線に所定の前記初期電圧を印加し、前記センス線を電位的にフローティング状態にしたときに前記センス線を流れる電流に応じて変化する前記センス線の電圧を検出する。

本発明に係るメモリセルの読み出し方法は、センス線とセンスノードとの間に接続され、セル電流に応じてセンス線の電位が初期電圧から下がるとターンオンする読み出しゲートトランジスタを介して、メモリセルの記憶データを読み出すメモリセルの読み出し方法であって、前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生し、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加し、前記センス線に前記初期電圧を設定して、当該センス線をフローティング状態とする電圧設定ステップと、前記センスノードを一定電圧でプルアップした状態で前記センス線を前記メモリセルに接続し、セル電流に応じて変化する前記センスノードの電位変化を参照電圧と比較して検出する検出ステップと、を含む。

本発明で好適な、より具体的な方法によれば、前記電圧設定ステップは、さらに、前記読み出しゲートトランジスタを、制御端子が前記センスノードに接続されたダイオード接続状態とし、ダイオード接続経路をプリチャージしてフローティング状態にするステップと、前記センス線を初期電圧の供給線に電気的に接続し、前記プリチャージの電圧を、前記読み出しゲートトランジスタがカットオフするまで前記初期電圧の供給線に一部放電させるステップと、前記センス線と前記初期電圧の供給線との接続を解除するステップと、を含む。
この場合、さらに好適に、前記検出ステップでは、前記センス線と前記初期電圧の供給線の接続と前記ダイオード接続とを共に解除した状態で、カットオフ状態の前記読み出しゲートトランジスタを介して前記センスノードにフローティング状態で保持されている電圧を前記メモリセルに供給し、当該メモリセルに流れる電流に応じて変化する前記センスノードの保持電圧を電圧センスする。

本発明によれば、トランジスタのバラツキに依存しない一定な初期電圧をセンス線に安定に印加でき、これによりメモリセルの読み出しマージンが向上するという利益が得られる。

以下、本発明に係る半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法の実施形態を、図面を参照して説明する。

《第１実施形態》
＜全体構成＞
図７に、（Ｎ＋１）×（Ｎ＋１）のアレイ構成をもつ半導体メモリデバイスのブロック図を示す。
図解されている半導体メモリデバイスは、図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｎ＋１）個、列（カラム）方向に（Ｎ＋１）個配置しているメモリセルアレイ１と、その周辺回路とを有する。なお、「Ｎ」は任意の正の整数であり、ロウ方向とカラム方向で異なる値をとり得る。

メモリセルアレイ１において、ロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでセレクトトランジスタＳＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでトンネル磁気抵抗素子ＴＭＲの一端同士をそれぞれ共通接続する（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)が、ロウ方向に所定間隔で配置されている。同様に、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでセレクトトランジスタＳＴのソース同士をそれぞれ共通接続する（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)が、ロウ方向に所定間隔で配置されている。

周辺回路は、図７に示すように、Ｘアドレスデコーダ（X-Address Decoder）２、Ｙアドレスデコーダ（Y-Address Decoder）３、ロウデコーダ(Row Decoder)４、カラムデコーダ(Column Decoder)６、ビット線センスアンプ（BL S.A）７Ｂ、ソース線読み出しドライバ(SL Read Driver)７Ｓ、カラム選択スイッチ回路８、Ｉ／Ｏバッファ(Input/Output Buffer)９、ビット線書き込みドライバ（BL Write Driver）１０Ｂ、ソース線書き込みドライバ(SL Write Driver)１０Ｓ、制御回路１１、および、駆動力発生回路(Power Generator)１２を含む。
このうちビット線センスアンプ７Ｂが本発明の「センスアンプ回路」の一態様に該当する。

Ｘアドレスデコーダ２は、Ｘセレクタ２０を基本単位として構成されている。Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ_ＳＥＬをロウデコーダ４に送る回路である。Ｘセレクタ２０の詳細は後述する。

Ｙアドレスデコーダ３は、Ｙセレクタ３０を基本単位として構成されている。Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ_ＳＥＬをカラムデコーダ６に送る回路である。Ｙセレクタ３０の詳細は後述する。

ロウデコーダ４は、ワード線ＷＬごとのロウデコーダユニット４０を（Ｎ＋１）個含む。各ロウデコーダユニット４０の出力に、（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)のうち、対応する１本のワード線が接続されている。Ｘアドレスデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ロウデコーダユニット４０の１つが選択される。ロウデコーダユニット４０は、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ロウデコーダユニット４０の詳細は後述する。

カラムデコーダ６は、ＹＳＷゲート回路６０を基本単位として構成されている。カラムデコーダ６は、カラム選択スイッチ回路８を制御するための信号として、Ｙスイッチ信号ＹＳＷ、および、その反転信号（反転Ｙスイッチ信号ＹＳＷ＿）を、入力されるＹセレクト信号Ｙ_ＳＥＬに応じて発生する回路である。ＹＳＷゲート回路６０の詳細は後述する。

カラム選択スイッチ回路８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを、ソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）を基本構成単位として、ＴＧを２（Ｎ＋１）個含む。図７において、ＴＧの半分はソース線ＳＬに接続されているため、以下、当該ソース線に接続されているＴＧをソース線ＴＧ８Ｓ(0)〜８Ｓ(N)と称する。また、ＴＧの残り半分はビット線ＢＬに接続されているため、当該ビット線に接続されているＴＧをビット線ＴＧ８Ｂ(0)〜８Ｂ(N)と称する。

ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)の反メモリセルアレイ側の端子が１本のグローバルソース線ＧＳＬに共通接続されている。ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)は、（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)とグローバルソース線ＧＳＬの接続を制御する。
グローバルソース線ＧＳＬに、ソース線読み出しドライバ７Ｓとソース線書き込みドライバ１０Ｓが接続されている。

ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)の反メモリセルアレイ側の端子が１本のグローバルビット線ＧＢＬに共通接続されている。ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)は、（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)とグローバルビット線ＧＢＬの接続を制御する。
グローバルビット線ＧＢＬに、ビット線センスアンプ７Ｂとビット線書き込みドライバ１０Ｂが接続されている。
ビット線センスアンプ７Ｂは、本実施形態の特徴部分であり、詳細は後述する。

制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥを入力し、これらの３つのイネーブル信号に基づいて動作する４つの制御回路を有する。この４つの制御回路とは、読み出し時にソース線読み出しドライバ７Ｓおよびビット線センスアンプ７Ｂを制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にソース線書き込みドライバ１０Ｓおよびビット線書き込みドライバ１０Ｂを制御する書き込み制御(Write Control)回路１１Ｂと、書き込みおよび読み出し時にロウデコーダ４を制御するワード線制御(WL Control)回路１１Ｃと、書き込みおよび読み出し時にカラムデコーダ６を介してカラム選択スイッチ回路８を制御するカラムスイッチ制御(CSW control)回路１１Ｄである。
なお、この４つの制御回路により出力される各種制御信号は、符号のみ図７で示し、詳細は後述する。

駆動力発生回路１２は、電源供給を受けて電源電圧から各種電圧を発生する回路である。図７では、駆動力発生回路１２から出力される各種電圧として、本実施形態の特徴部であるビット線センスアンプ７Ｂに出力するプリチャージ電圧ＶPRE、「初期電圧」としてのビット線印加電圧ＶBLおよび参照電圧ＶREFのみ示す。駆動力発生回路１２は、この３つの電圧以外に、他の各種電圧の発生および供給を行うように構成してよい。

＜制御系回路の構成例＞
図８に、Ｘセレクタ２０の回路例を示す。
図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図８は２ビットデコードの例であるが、Ｘアドレスデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図８の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図９に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図９は２ビットデコードの例であるが、Ｙアドレスデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図９の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図１０に、ロウデコーダ４の基本構成であるロウデコーダユニット４０の回路例を示す。図解されているロウデコーダユニット４０は、ロウデコーダ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている（図７参照）。
この（Ｎ＋１）個のロウデコーダユニット４０は、図８に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬによって動作し、その信号に応じた１本のワード線ＷＬを活性化するための回路である。

図１０に図解しているロウデコーダユニット４０は、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力に書き込み選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬが入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬが活性化、または非活性となる。

図１１に、ＹＳＷゲート回路６０の回路例を示す。
図解されているＹＳＷゲート回路６０は、１つのナンド回路ＮＡＮＤ１２と、その出力に接続されている１つのインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥが入力され、他方入力に図９に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬが入力される。このＹセレクト信号Ｙ_ＳＥＬとＹスイッチ・イネーブル信号ＹＳＷＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなり、インバータＩＮＶ２１から活性レベル（ハイレベル）のＹスイッチ信号ＹＳＷが、図７のカラム選択スイッチ回路８を構成するビット線ＴＧ８Ｂ(0)〜８Ｂ(N)およびソース線ＴＧ８Ｓ(0)〜８Ｓ(N)の何れか一のＮＭＯＳトランジスタのゲートに出力される。また、図１１では図示を省略しているが、Ｙスイッチ信号ＹＳＷがインバータ等で反転され、その出力信号である反転Ｙスイッチ信号ＹＳＷ＿が、Ｙスイッチ信号ＹＳＷが出力される上記ＮＭＯＳトランジスタと対を成すＰＭＯＳトランジスタのゲートに出力される。

つぎに、図７の読み出し制御回路１１Ａに設けられているセンスアンプ制御信号の発生回路例を説明する。
この信号発生回路は、例えば図１２に示すように構成されている。図１３（Ａ）〜図１３（Ｅ）は、その動作波形を示す図である。

図１２に図解されている信号発生回路１１０は、６つの遅延回路(Delay)１１１(0)〜１１１(5)と、６つのナンド回路ＮＡＮＤ９(0)〜ＮＡＮＤ９(5)と、６つのインバータＩＮＶ１７(0)〜ＩＮＶ１７(5)とを含む。それぞれ遅延回路、ＮＡＮＤ回路、インバータが１つずつ直列接続されて遅延段が構成され、遅延段が６段直列接続されてディレイラインが形成されている。
なお、図１２および図１３の説明では便宜上、各遅延段の遅延時間は単位期間Ｔと一定とするが、後述する実際のデータ読み出し例のようにパルス長（持続時間:duration)およびパルス間隔は、動作の安定性等を考慮して任意に決めてよい。

図７における制御回路１１に入力される読み出しイネーブル信号ＲＥから、図１３（Ａ）に示すように単位期間Ｔの８倍の持続時間を持つパルスとして、読み出しイネーブル信号ＲＥ＿ＢＵＦが発生する。
読み出しイネーブル信号ＲＥ＿ＢＵＦのパルスが、時間ｔ０で初段の遅延回路１１１(0)に入力され、各段で単位期間Ｔの遅延が行われる。遅延段のタップ、即ちインバータＩＮＶ１７(0)〜ＩＮＶ１７(5)の出力から遅延出力が得られる。図１２では、時間ｔ０で読み出しイネーブル信号ＲＥ＿ＢＵＦの立ち上がりエッジが入力された遅延動作で、単位時間Ｔの経過ごとに各タップから出力される時間を（ｔ１）〜（ｔ６）により示す。

図１２に示すナンド回路ＮＡＮＤ９(0)〜ＮＡＮＤ９(5)は、遅延入力が与えられる入力と異なる他の入力が共通接続されて、遅延回路１１１(0)の入力に接続されている。よって、時間ｔ０から時間ｔ７までは遅延動作が許可されるが、時間ｔ８で遅延動作が停止され、各段の出力がローレベルに強制的に落とされる。

信号発生回路１１０は、遅延段のタップからの遅延出力から制御信号を発生する回路部が、４つの入力側のインバータＩＮＶ１９(0)〜ＩＮＶ１９(3)と、４つのナンド回路ＮＡＮＤ１０(0)〜ＮＡＮＤ１０(3)と、４つの出力側のインバータＩＮＶ１８(0)〜ＩＮＶ１８(3)とを含む。
このうち入力側の４つのインバータＩＮＶ１９(0)〜ＩＮＶ１９(3)は、制御信号の立ち下がり（パルス停止）タイミングを４つのナンド回路ＮＡＮＤ１０(0)〜ＮＡＮＤ１０(3)に与えるために設けられている。

ナンド回路ＮＡＮＤ１０(0)の一方入力に初段の遅延出力が入力され、他方入力にインバータＩＮＶ１９(0)を介して、２段目の遅延出力が入力されている。ナンド回路ＮＡＮＤ１０(0)の出力はインバータＩＮＶ１８(0)で反転され、プリチャージ・イネーブル信号ＰＲＥとして出力される。よって、プリチャージ・イネーブル信号ＰＲＥは、図１３（Ｃ）に示すように、時間ｔ１で立ち上がり、時間ｔ２で立ち下がる、持続時間（Ｔ）を持つパルスとなる。

出力にインバータＩＮＶ１８(1)が接続されたナンド回路ＮＡＮＤ１０(1)の一方入力に、初段の遅延出力が入力され、他方入力にインバータＩＮＶ１９(1)を介して、５段目の遅延出力が入力されている。
よって、インバータＩＮＶ１８(1)から出力される信号ＧＤＩＯＤＥが、図１３（Ｄ）に示すように、時間ｔ１で立ち上がり、時間ｔ５で立ち下がる、持続時間（４Ｔ）を持つパルスとなる。後述するゲートダイオード接続信号ＧＤＩＯＤＥ＿（ローアクティブ）は、この信号ＧＤＩＯＤＥを反転して用いる。

出力にインバータＩＮＶ１８(2)が接続されたナンド回路ＮＡＮＤ１０(2)の一方入力に、３段目の遅延出力が入力され、他方入力にインバータＩＮＶ１９(2)を介して、４段目の遅延出力が入力されている。
よって、インバータＩＮＶ１８(2)から出力されるゲート設定信号ＧＳＥＴが、図１３（Ｅ）に示すように、時間ｔ３で立ち上がり、時間ｔ４で立ち下がる、持続時間（Ｔ）を持つパルスとなる。

出力にインバータＩＮＶ１８(3)が接続されたナンド回路ＮＡＮＤ１０(3)の一方入力に、６段目（最終段）の遅延出力が入力され、他方入力がインバータＩＮＶ１９(3)を介して、遅延回路１１１(0)の入力に接続されている。
よって、インバータＩＮＶ１８(3)から出力される読み出し駆動イネーブル信号ＲＤＥが、図１３（Ｂ）に示すように、時間ｔ６で立ち上がり、時間ｔ８で強制終了する（立ち下がる）、持続時間（２Ｔ）を持つパルスとなる。

以上のように発生された４つの制御信号は、適宜反転され、同期されて次に説明する駆動系回路に入力される。以下、この４つの信号を含め制御のための信号は、簡略化のため「信号（参照符号）」で表す。また、反転されてローアクティブとなる信号では、参照符号の末尾に「＿」を付して、ローアクティブであることを表す。

＜駆動系回路の構成＞
図１４（Ａ）に、ソース線読み出しドライバ７Ｓ、ビット線センスアンプ７Ｂ、ソース線書き込みドライバ１０Ｓ、ビット線書き込みドライバ１０Ｂの回路例の構成と、メモリセルに対する接続関係を示す。また、図１４（Ｂ）にビット線センスアンプ７Ｂの拡大図を示す。
図１４（Ａ）に示すメモリセルＭＣ(M,M)は、Ｘアドレスが「Ｍ」、Ｙアドレスが「Ｍ」のメモリセルである（図７参照）。ここで示す２つの「Ｍ」は０以上、Ｎ以下の任意かつ独立に選択可能な数字を表す。メモリセルＭＣ(M,M)はワード線ＷＬ(M)、ビット線ＢＬ(M)およびソース線ＳＬ(M)に接続されている。
ビット線ＢＬ(M)とグローバルビット線ＧＢＬとの間にＴＧ８Ｂ(M)が接続され、ソース線ＳＬ(M)とグローバルソース線ＧＳＬとの間にＴＧ８Ｓ(M)が接続されている。

ビット線書き込みドライバ１０Ｂは、ライトドライバ８０を含む。
ライトドライバ８０は、図７の書き込み制御回路１１Ｂから出力されるライトドライバイネーブル信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている反転入力データ電圧（/ＤIN）をグローバルビット線ＧＢＬに出力する回路である。
ライトドライバ８０は、２つのＰＭＯＳトランジスタ８１Ｐ,８２Ｐ、２つのＮＭＯＳトランジスタ８３Ｎ,８４Ｎおよびインバータ８５を有する。ＰＭＯＳトランジスタ８１Ｐ,８２ＰとＮＭＯＳトランジスタ８３Ｎ,８４Ｎが、電源電圧線と基準電圧線（例えばＧＮＤ線）との間に縦続接続されている。そのうちＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎは、ゲート同士が接続され、当該共通ゲートに反転入力データ電圧（/ＤIN）が供給可能となっている。ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎの接続点がグローバルビット線ＧＢＬに接続されている。ＰＭＯＳトランジスタ８１Ｐ、ＮＭＯＳトランジスタ８４Ｎおよびインバータ８５により、インバータ８５の入力に印加される信号（ＷＤＥ）に応じて電源供給が制御される。

ソース線書き込みドライバ１０Ｓも同様な構成のライトドライバ８０を有する。ただし、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０は、図７の書き込み制御回路１１Ｂから出力される信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている入力データＤINをグローバルソース線ＧＳＬに出力する回路である。よって、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０では、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎとの共通ゲートに、入力データＤINが供給可能となっており、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎのドレイン同士の接続点がグローバルソース線ＧＳＬに接続されている。

以上より、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０と、ビット線書き込みドライバ１０Ｂ内のライトドライバ８０とは差動的に動作し、グローバルビット線ＧＢＬがハイレベルに駆動されるときは、グローバルソース線ＧＳＬがローレベルに駆動され、逆に、グローバルビット線ＧＢＬがローレベルに駆動されるときは、グローバルソース線ＧＳＬがハイレベルに駆動される。

図１４（Ａ）に示すソース線読み出しドライバ７Ｓは、図７の読み出し制御回路１１Ａから信号（ＲＥ＿ＢＵＦ）の供給を受けて動作する。
また、ビット線センスアンプ７Ｂは、読み出し制御回路１１Ａから信号（ＲＥ＿ＢＵＦ）、（/ＲＤＥ）、（ＰＲＥ）、（/ＧＤＩＯＤＥ）、（ＧＳＥＴ）の供給を受け、また、駆動力発生回路１２から、プリチャージ電圧ＶPRE、「初期電圧」としてのビット線印加電圧ＶBLおよび参照電圧ＶREFの供給を受けて動作する。

ソース線読み出しドライバ７Ｓ内で、図１４（Ａ）に示すように、グローバルソース線ＧＳＬとＧＮＤ電位との間に、ＮＭＯＳトランジスタ７０Ｎが接続されている。ＮＭＯＳトランジスタ７０Ｎは、ゲートに信号（ＲＥ＿ＢＵＦ）が入力されるため、読み出し期間中（図１３（Ａ）参照）オンし、グローバルソース線ＧＳＬにＧＮＤ電位を設定する。

本実施形態に関わるビット線センスアンプ７Ｂは、図１４（Ｂ）に示すように、５つのＰＭＯＳトランジスタ７１Ｐ,７２Ｐ,７３Ｐ,７４Ｐ,７５Ｐと、４つのＮＭＯＳトランジスタ７１Ｎ,７４Ｎ,７５Ｎ,７６Ｎと、それぞれ１つのインバータＩＮＶ、キャパシタＣおよび差動センスアンプＤＡＭＰを有する。

このうち、ＮＭＯＳトランジスタ７５Ｎが、本発明との対応では「第１（読み出しゲート）トランジスタ」の一態様に該当する。また、ＰＭＯＳトランジスタ７３Ｐが本発明との対応では「第２トランジスタ」に、ＰＭＯＳトランジスタ７２Ｐが「第３トランジスタ」に、ＮＭＯＳトランジスタ７６Ｎが「第４トランジスタ」の各一態様に該当する。
さらに、本発明との対応で「ダイオード接続スイッチ回路部」にＰＭＯＳトランジスタ７３ＰとＮＭＯＳトランジスタ７５Ｎが含まれ、「充放電スイッチ回路部」にＰＭＯＳトランジスタ７２ＰとＮＭＯＳトランジスタ７４Ｎ,７６Ｎが含まれる。ＰＭＯＳトランジスタ７４Ｐ,７５Ｐが、本発明との対応で「プルアップ部」の一態様に該当する。また、ＮＭＯＳトランジスタ７１ＮとＰＭＯＳトランジスタ７１Ｐはリセット回路部を構成する。
あるいは、読み出しゲートトランジスタ（ＮＭＯＳトランジスタ７５Ｎ）を除く上記ダイオード接続スイッチ回路部と、上記充放電スイッチ回路部との併せて、本発明では「閾値補正部」とも言う。

キャパシタＣの一方電極がＧＮＤ電位に接続され、他方電位がゲート電位ＶＧの設定ノードに接続されている。よって、キャパシタＣは、ＧＮＤ電位を基準にゲート電圧ＶＧを保持する。
差動センスアンプＤＡＭＰは、センスアンプの増幅回路であり、その反転入力「−」に参照電圧ＶREFが入力され、非反転入力「＋」に入力電圧ＶINが入力される。

電源電圧ＶDDの供給ノードと入力電圧ＶINの設定ノードとの間に、ＰＭＯＳトランジスタ７４Ｐ,７５Ｐが縦続接続されている。
ＰＭＯＳトランジスタ７４Ｐは、信号（/ＲＤＥ）により制御される。ＰＭＯＳトランジスタ７５Ｐはゲートとドレイン（入力電圧ＶINの設定ノード）が共通接続されている。

入力電圧ＶINの設定ノードとグローバルビット線ＧＢＬとの間に、ＮＭＯＳトランジスタ７５Ｎと７４Ｎが縦続接続されている。ＮＭＯＳトランジスタ７５Ｎのゲートがゲート電圧ＶＧの設定ノードに接続されている。また、ＮＭＯＳトランジスタ７４Ｎは信号（ＲＤＥ）により制御される。詳細は後述するが、ＮＭＯＳトランジスタ７５Ｎは、その閾値電圧Ｖthgに応じたセル電流Ｉcellの変動を抑制するトランジスタである。

入力電圧ＶINの設定ノードとプリチャージ電圧ＶPREの供給ノードとの間に、ＰＭＯＳトランジスタ７２Ｐが接続されている。また、入力電圧ＶINとゲート電圧ＶＧの２つの設定ノード間に、ＰＭＯＳトランジスタ７３Ｐが接続されている。
ＰＭＯＳトランジスタ７２Ｐは信号（ＰＲＥ＿）により制御され、ＰＭＯＳトランジスタ７３Ｐは信号（/ＧＤＩＯＤＥ）により制御される。

ゲート電圧ＶＧの設定ノードとＧＮＤ電位との間に、ＮＭＯＳトランジスタ７１Ｎが接続されている。一方、入力電圧ＶINの設定ノードと電源電圧ＶDDの供給ノードとの間にＰＭＯＳトランジスタ７１Ｐが接続されている。
ＰＭＯＳトランジスタ７１Ｐは信号（ＲＥ＿ＢＵＦ）により制御され、ＮＭＯＳトランジスタ７１Ｎは、インバータＩＮＶが信号（ＲＥ＿ＢＵＦ）を入力して反転することにより発生する信号（ＲＥ＿ＢＵＦ＿）により制御される。

ＮＭＯＳトランジスタ７４Ｎのドレインと、ビット線印加電圧ＶBLの供給ノードとの間にＮＭＯＳトランジスタ７６Ｎが接続されている。ＮＭＯＳトランジスタ７６Ｎは、信号（ＧＳＥＴ）により制御される。

＜“Ｌ”データ読み出し動作＞
図１５（Ａ）〜図１５（Ｈ）に、メモリセルＭＣ(M,M)から“Ｌ”データを読み出すときの信号波形図を示す。
図１５において、時間Ｔ０〜Ｔ８が図１３の時間ｔ０〜ｔ８に対応するが、時間Ｔ０〜Ｔ８は、図１３に示す時間ｔ０〜ｔ８のように等間隔である必要ない。図１３を参照すると、時間Ｔ１〜Ｔ２で入力電圧ＶINのプリチャージ(VIN Pre-Charge)が行われ、その後、時間Ｔ３〜Ｔ４で入力電圧ＶINのディスチャージ(VIN Dis-charge)が行われて、そのディスチャージによりＮＭＯＳトランジスタ７５Ｎの閾値電圧Ｖthgに応じた入力電圧ＶINが設定される。
この入力電圧ＶINの設定ノードに対する充放電期間を含めて、時間Ｔ１〜Ｔ５をプリ読み出し(Pre-Read)期間という。
その後、時間Ｔ６〜Ｔ８で、差動センスアンプＤＡＭＰによるメモリセルの読み出し(Read)が実行される。

図１５において、時間Ｔ０で読み出しサイクルが開始する。その前の、例えば時間Ｔｓにおけるスタンバイ状態では、“Ｌ”データを保持しているメモリセルＭＣ(M,M)内のトンネル磁気抵抗素子ＴＭＲが高抵抗状態となっている。
スタンバイ状態では、信号（ＲＥ＿ＢＵＦ）がローレベルであるため、図１４（Ｂ）のＰＭＯＳトランジスタ７１ＰとＮＭＯＳトランジスタ７１Ｎがともにオンしている。よって、入力電圧ＶINの設定ノードが電源電圧ＶDDにリセットされ、ゲート電圧ＶＧの設定ノードがＧＮＤ電位で保持されている。

読み出しサイクルを通して書き込み駆動イネーブル信号ＷＤＥは非活性（ローレベル）である（図１５（Ｆ））。
また、読み出しサイクル期間では、図１０に示す書き込み選択イネーブル信号ＷＬＥが活性（ハイレベル）であるため、ロウデコーダユニット４０は、Ｘセレクト信号Ｘ_ＳＥＬに対応した１本のワード線ＷＬ（本例ではＷＬ(M)）を活性化し、ハイレベルにしておく。他のワード線は非活性（ローレベル）である。

時間Ｔ０で、信号（ＲＥ＿ＢＵＦ）がハイレベルに立ち上がると（図１５（Ａ））、図１４（Ｂ）のＰＭＯＳトランジスタ７１ＰとＮＭＯＳトランジスタ７１Ｎがオフする。これにより、入力電圧ＶINの設定ノードを電源電圧ＶDDで保持し、ゲート電圧ＶＧの設定ノードをＧＮＤ電位で保持しているリセットが解除され、両設定ノードがフローティング状態になる。
また、図１４（Ａ）に示すソース線読み出しドライバ７Ｓ内のＮＭＯＳトランジスタ７０Ｎがオンし、グローバルソース線ＧＳＬがＧＮＤ電位に設定される。

時間Ｔ１で、信号（ＰＲＥ）と信号（ＧＤＩＯＤＥ）が活性化しハイレベルになると（図１５（Ｂ）および（Ｃ））、図１４（Ｂ）のＰＭＯＳトランジスタ７２Ｐ,７３Ｐがともにオンする。これにより、ＮＭＯＳトランジスタ７５Ｎは、そのドレインとゲートが接続されたダイオード接続状態となり、当該ダイオード接続経路上の入力電圧ＶINとゲート電圧ＶＧの両設定ノードにプリチャージ電圧ＶPREが設定される（図１５（Ｈ））。

その後、時間Ｔ２で信号（ＰＲＥ）が立ち下がり（図１５（Ｂ））、ＰＭＯＳトランジスタ７２Ｐのみオフする。このため、入力電圧ＶINとゲート電圧ＶＧの両設定ノードを連結しているダイオード接続経路は、プリチャージ電圧ＶPREを保持したままフローティング状態となる。

このときの状態を図１６に示す。
このときＮＭＯＳトランジスタ７５Ｎのソース電位が十分低ければ、その電位は「ＶDD−Ｖthg」となるが、このときまで信号（ＧＳＥＴ）,信号（ＲＤＥ）は非活性のままであるため（図１５（Ｄ）と（Ｅ））、通常、ＮＭＯＳトランジスタ７５Ｎのソース電位は不定である。
ただし、ＮＭＯＳトランジスタ７５Ｎのソース電位が十分低ければ（あるいは、次に十分に低くなると）、ＮＭＯＳトランジスタ７５Ｎのソース電位は一義的に「入力電圧ＶIN（現在はＶDD）−Ｖthg」となるため、実質的に、閾値電圧Ｖthgの値が読み出されているに等しい。

プリチャージ終了（時間Ｔ２）の後、電位が安定した時間Ｔ３にて、信号（ＧＳＥＴ）をハイレベルに立ち上げ（図１５（Ｄ））、ＮＭＯＳトランジスタ７６Ｎをオンする。これによりＮＭＯＳトランジスタ７５Ｎのソース電位（＝ＶIN−Ｖthg）がビット線印加電圧ＶBLに電位的に固定される。これによりＮＭＯＳトランジスタ７５Ｎのソースとドレインに電圧が加わり、オンする。このＮＭＯＳトランジスタ７５Ｎがオンする条件は、プリチャージ電圧ＶPREが、ビット線印加電圧ＶBLより、ＮＭＯＳトランジスタ７５Ｎの閾値電圧Ｖthg以上高い必要がある。

ディスチャージ後の状態を、図１７に示す。
ＮＭＯＳトランジスタ７５Ｎがオンすると、電源電圧ＶDDで保持されていた入力電圧ＶINの設定ノードが、オン状態のＮＭＯＳトランジスタ７５Ｎ,７６Ｎを介してディスチャージされる。
これにより、図１５（Ｈ）に示すように、入力電圧ＶINの設定ノード電位が低下する。このときＰＭＯＳトランジスタ７３Ｐがオン状態で、ＮＭＯＳトランジスタ７５Ｎがダイオード接続状態にある。このため、入力電圧ＶINおよびゲート電圧ＶＧは（ＶBL＋Ｖthg）まで低下すると、ＮＭＯＳトランジスタ７５Ｎがカットオフし、その電位で一定になる（図１５（Ｈ））。図１７は、このカットオフ後の状態を示している。

なお、図１７では説明簡易化のためＮＭＯＳトランジスタ７６ＮをＮＭＯＳ構成にしているが、電位状態次第ではＰＭＯＳ構成、トランスファゲート等に使い分ける必要がある。
ディスチャージによって、ビット線印加電圧ＶBLに、ＮＭＯＳトランジスタ７５Ｎの閾値電圧Ｖthg分オフセットを持たせた入力電圧ＶINが設定される。

ＮＭＯＳトランジスタ７５Ｎを含め、図１４（Ｂ）に示すビット線センスアンプ７Ｂ内の全てのＮＭＯＳトランジスタは、同じプロセスにより極めて接近したデバイス上の位置に形成されることから、トランジスタ特性が連動して変動する。また、メモリセルアレイ１内のＮＭＯＳトランジスタ、例えばセレクトトランジスタＳＴも、同様に連動して変動する。
よって半導体メモリデバイス内のＮＭＯＳトランジスタは、閾値電圧の変動が、その向き、大きさ（比率）において連動して変化する。よって、そのうちの１つを上記オフセットのための閾値電圧Ｖthgとすればよい。本実施形態では、閾値電圧がオフセットとして反映されるのは、ディスチャージ経路で、そのディスチャージ時にダイオード接続されているトランジスタ、すなわちＮＭＯＳトランジスタ７５Ｎである。

ところで、図７において、ビット線センスアンプ７Ｂは１つしか示していないが、通常、１ビット読み出しではなく、数ビット〜１ワード線単位での読み出しとなる。例えば８ビット同時読み出しの場合は、メモリセルアレイ１を８つのカラムブロックに分け、そのブロックごとにグローバルビット線ＧＢＬとビット線センスアンプ７Ｂを設ける。
このような場合、図１７に示すＮＭＯＳトランジスタ７５Ｎの閾値電圧Ｖthgは複数（例えば８〜数十個）のビット線センスアンプ７Ｂで、それぞれ固有の値を持っている。

本実施形態では、それぞれ異なる値を有する閾値電圧Ｖthgに応じて入力電圧ＶINがビット線センスアンプ７Ｂごとに設定される。つまり、自己の回路がもつ閾値電圧Ｖthgを参照して自己参照的に、入力電圧ＶINの値が設定される。
次にセンシング動作する際に、メモリセルＭＣ側から見ると、入力電圧ＶINは、それから閾値電圧Ｖthgを引いた値になるが、入力電圧ＶINが自己参照的に（ＶBL＋Ｖthg）に各ビット線センスアンプ７Ｂで設定されるため、複数のビット線センスアンプ７Ｂのセンシング動作において読み出し対象のメモリセルには常に一定のビット線印加電圧ＶBLが与えられる。つまり、本実施形態のビット線センスアンプ７Ｂは、プロセス変動等によるバラツキに影響しないビット線電圧供給が可能である。

図１５に戻り、時間Ｔ４で信号（ＧＳＥＴ）を立ち下げると、ＮＭＯＳトランジスタ７６Ｎがオフし放電経路は遮断される。続く時間Ｔ５で信号（ＧＤＩＯＤＥ）を立ち下げるとＰＭＯＳトランジスタ７３Ｐがオフし、ダイオード接続が解除される。これによりプリ読み出しが終了する。

図１８に、プリ読み出し終了後の状態を示す。
入力電圧ＶINの設定ノードは、それに接続されているＰＭＯＳトランジスタ７２Ｐ,７３Ｐ,７４Ｐがすべてオフし、カットオフ状態のＮＭＯＳトランジスタ７５Ｎを介して接続されているＮＭＯＳトランジスタ７４Ｎ,７６Ｎがオフしているため、フローティング状態となり、比較的大きなこれらのトランジスタの寄生容量に電荷が保持されている。このときＶPRE＞ＮIN＞ＶBLの関係にあるから、ノイズによって入力電圧ＶINが大きく変動しようとすると、ＰＭＯＳトランジスタ７２Ｐからの電荷注入、ＮＭＯＳトランジスタ７６Ｎへの余剰電荷の排出等の電荷補償機能が働き、電位補償が行われる。すなわち、ノイズ変動を抑制して一定の入力電圧ＶINがダイナミックに保持される。

つぎに、図１５（Ｅ）に示すように、時間Ｔ６にて信号（ＲＤＥ）が立ち上がると、センシングが開始される。このセンシング期間の状態を図１９に示す。
図１９に示すＰＭＯＳトランジスタ７４ＰとＮＭＯＳトランジスタ７４Ｎが共にオンする。これにより、メモリセルＭＣ(M,M)のセル電流Ｉcellの経路が形成される。よって、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じたセル電流Ｉcellが入力電圧ＶINを供給電源として、オン状態のＮＭＯＳトランジスタ７５Ｎ,７４Ｎを通ってメモリセルＭＣ(M,M)に流れる。
入力電圧ＶINの電圧低下は、ＰＭＯＳトランジスタ７４Ｐがオンし、当該ＰＭＯＳトランジスタ７４Ｐと、ダイオード接続されたＰＭＯＳトランジスタ７５Ｐとを介して電流Ｉが入力電圧ＶINに供給されることによって補償される。

このとき、厳密には、ＮＭＯＳトランジスタ７５Ｎのサイズ、即ちゲート長やゲート幅等のバラツキがあっても、また、セル電流Ｉcellが変化しても、ゲート電圧ＶＧがキャパシタＣに保持されて（ＶBL＋Ｖthg）となっているため、ＮＭＯＳトランジスタ７５Ｎのソース電位はほぼビット線印加電圧ＶBLで維持される。
このときＮＭＯＳトランジスタ７５Ｎは、セル電流Ｉcellの大きさに応じて、ソース電位を基準にドレイン電位（入力電圧ＶIN）が変動する。この入力電圧ＶINの設定ノードは、セル電流Ｉcellを電流−電圧変換するノードであり、その電位がセル電流に依存する。

本例では“Ｌ”データの読み出しでトンネル磁気抵抗素子ＴＭＲは高抵抗状態であるためセル電流Ｉcellは比較的小さく、図１５（Ｈ）に示すように、入力電圧ＶINはＰＭＯＳトランジスタ７４Ｐ,７５Ｐを介した電位プルアップにより、参照電圧ＶREFより高い値まで上昇し収束する。
なお、メモリセルＭＣ(M,M)に与えるビット線印加電圧をＶBLとするには、ＮＭＯＳトランジスタ７４Ｎのサイズを比較的大きくし、そのオン抵抗が無視できるように小さくするのが望ましい。

一方、差動センスアンプＤＡＭＰは、セル電流Ｉcellに依存する入力電圧ＶINと参照電圧ＶREFを差動入力とし、差動入力差を増幅して出力ＶOUTに発生させる。参照電圧ＶREFは、トンネル磁気抵抗素子ＴＭＲが高抵抗状態と低抵抗状態の中間抵抗でセル電流Ｉcellを流すとしたときの入力電圧ＶINの値に相当するように図１２に示す駆動力発生回路１２で発生され、差動センスアンプＤＡＭＰの反転入力「−」に供給されている。
その後、図１５（Ａ）と図１５（Ｅ）に示すように、信号（ＲＥ＿ＢＵＦ）と信号（ＲＤＥ）とを立ち下げると、当該読み出し動作が終了する。
差動センスアンプＤＡＭＰの出力ＶOUTは、読み出し出力データＤOUTとして図７のＩ／Ｏバッファ９を通ってバス（Ｉ／Ｏバス）に排出される。

＜“Ｈ”データ読み出し動作＞
図２０に、“Ｈ”データの読み出し動作時の波形図を示す。なお、ビット線センスアンプ７Ｂに対する動作制御は、上記“Ｌ”データ読み出し時と同じであるため、ここでの説明は省略する。

このときトンネル磁気抵抗素子ＴＭＲは低抵抗状態にあり、セル電流Ｉcellが相対的に大きいため、一定のプルアップ力に対しセル電流Ｉcellによるプルダウン力がより大きくなる。このため、図２０（Ｈ）に示すように、入力電圧ＶINは参照電圧ＶREFより低い値で収束する。
差動センスアンプＤＡＭＰの出力ＶOUT（ハイレベル）は、読み出し出力データＤOUTとして図７のＩ／Ｏバッファ９を通ってバス（Ｉ／Ｏバス）に排出される。

＜データ書き込み動作＞
以下、図１４（Ａ）ならびに図２１〜図２４を用いて書き込み動作を説明する。
図２１は“Ｌ”データ書き込み動作時の波形図、図２２は、当該動作時にセル電流Ｉcellの流れる向きを示すセル回路図である。

“Ｌ”データ書き込み動作では、トンネル磁気抵抗素子ＴＭＲを低抵抗状態から高抵抗状態に変化させる。
図２１（Ａ）〜図２１（Ｅ）に示すように、書き込み動作を通して読み出し制御信号、即ち信号（ＲＥ＿ＢＵＦ）、（ＰＲＥ）、（ＧＤＩＯＤＥ）、（ＲＤＥ）を非活性とする。また、ワード線ＷＬを活性化しておく。
まず、入力データＤIN（書き込みデータ）ＤIN、（/ＤIN）を確定した後（時間Ｔ１）、信号（ＷＤＥ）のパルスを印加する（図２１（Ｆ））。すると、図１４（Ａ）に示すソース線書き込みドライバ１０Ｓから入力データＤINがソース線ＳＬに供給され、ビット線書き込みドライバ１０Ｂから反転入力データ電圧（/ＤIN）がビット線ＢＬに供給される。“Ｌ”データは入力データＤINが電源電圧ＶDDレベル、反転入力データ電圧（/ＤIN）がＧＮＤレベルであるから、ソース線ＳＬとビット線ＢＬの電位関係は図２２に示すようになる。
このとき、トンネル磁気抵抗素子ＴＭＲの端子間に書き込み状態電位差が生じ、図４で示したようにトンネル磁気抵抗素子ＴＭＲが高抵抗状態に遷移する（矢印Ａｈ）。
その後、時間Ｔ３で信号（ＷＤＥ）を立ち下げて（図２１）、ワード線ＷＬを非活性にすると書き込みが終了する。

図２３は“Ｈ”データ書き込みの動作におけるフローチャート、図２４は、当該動作時にセル電流Ｉcellの流れる向きを示すセル回路図である。

“Ｈ”データ書き込み動作では、トンネル磁気抵抗素子ＴＭＲを高抵抗状態から低抵抗状態に変化させる。
図２３（Ａ）〜図２３（Ｅ）に示すように、書き込み動作を通して読み出し制御信号を図２１と同様非活性とする。また、ワード線ＷＬを活性化しておく。
まず、入力データＤIN（書き込みデータ）ＤIN、（/ＤIN）を確定した後（時間Ｔ１）、信号（ＷＤＥ）のパルスを印加する（図２３（Ｆ））。すると、図１４（Ａ）に示すソース線書き込みドライバ１０Ｓから入力データＤINがソース線ＳＬに供給され、ビット線書き込みドライバ１０Ｂから反転入力データ電圧（/ＤIN）がビット線ＢＬに供給される。“Ｈ”データは入力データＤINがＧＮＤレベル、反転入力データ電圧（/ＤIN）が電源電圧ＶDDレベルであるから、ソース線ＳＬとビット線ＢＬの電位関係は図２４に示すようになる。
このとき、トンネル磁気抵抗素子ＴＭＲの端子間に書き込み状態電位差が生じ、図４で示したようにトンネル磁気抵抗素子ＴＭＲが低抵抗状態に遷移する（矢印Ａｌ）。
その後、時間Ｔ３で信号（ＷＤＥ）を立ち下げて、ワード線ＷＬを非活性にすると書き込みが終了する。

以上述べた第１実施形態において、ビット線センスアンプ７Ｂは、本発明の「センスアンプ回路」の一例を示すものである。
本発明のセンスアンプ回路は、差動センスアンプＤＡＭＰとプルアップ部（例えばＰＭＯＳトランジスタ７４Ｐ,７５Ｐ）の他に、閾値補正部を有することが特徴である。閾値補正部は、センス線（例えばＮＭＯＳトランジスタ７５Ｎのソースに接続された配線）の電位に対する閾値電圧の影響を排除したい所定のトランジスタ（第１実施形態では、ＮＭＯＳトランジスタ７５Ｎ）に対するダイオード接続の形成と解除により、初期電圧（例えばビット線電圧ＶBL）から補正された電圧を発生し、当該補正された電圧（第１実施形態では「ＶBL＋Ｖthg」）を、読み出しゲートトランジスタ（ＮＭＯＳトランジスタ７５Ｎ）の制御端子に印加するための回路である。

以下、上記広い概念の閾値補正部を他の回路により実現した第２実施形態を説明する。

《第２実施形態》
図２５に、ソース線読み出しドライバ７Ｓ、ビット線センスアンプ７Ｂ、ソース線書き込みドライバ１０Ｓ、ビット線書き込みドライバ１０Ｂの回路例の構成と、メモリセルに対する接続関係を示す。
ここでソース線読み出しドライバ７Ｓ、ソース線書き込みドライバ１０Ｓおよびビット線書き込みドライバ１０Ｂの構成は、第１実施形態と同様であるため、同一符号を付して説明を省略する。また、第１実施形態で用いた図７〜図１３、データ書き込みに関する図２１〜図２４も本第２実施形態で適用され、これらの図の説明は第１実施形態と同様であるため、ここでの説明を省略する。

＜センスアンプ回路構成＞
図２５に図解するビット線センスアンプ７Ｂは、第１実施形態（図１４）と同様に、入力電圧ＶINの設定ノードに対し、差動センスアンプＤＡＭＰ、ＰＭＯＳトランジスタ７１Ｐ、ＮＭＯＳトランジスタ７５Ｎ（読み出しゲートトランジスタ）、ならびに、ＰＭＯＳトランジスタ７４Ｐ,７５Ｐが接続されている。これらのトランジスタの役割は第１実施形態と同様である。
また、ＮＭＯＳトランジスタ７５Ｎのソースに接続されているセンス線とグローバルビット線ＧＢＬとの間に、第１実施形態と同様に、ＮＭＯＳトランジスタ７４Ｎが接続されている。このＮＭＯＳトランジスタ７４Ｎの役割も第１実施形態と同じである。

ビット線センスアンプ７Ｂは、第１実施形態と同様に、読み出しイネーブル信号ＲＥ＿ＢＵＦをインバータＩＮＶにより反転した信号により制御されるＮＭＯＳトランジスタ７１Ｎを有する。ただし、本実施形態におけるＮＭＯＳトランジスタ７１Ｎは、そのソースがセンス線（ＮＭＯＳトランジスタ７５Ｎのソース）に接続され、そのドレインが「初期電圧」としてのビット線電圧ＶBLの供給線に接続されている点で、第１実施形態と異なる。

また、本実施形態のビット線センスアンプ７Ｂの「閾値補正部」は、負帰還差動アンプを有する。
負帰還差動アンプは、アンプ部９０と、ＮＭＯＳトランジスタ７１Ｎと７６Ｎからなる「初期電圧設定部」と、ＮＭＯＳトランジスタ９４Ｎ,９５ＮおよびインバータＩＮＶｆからなる「負帰還回路部」と、ＮＭＯＳトランジスタ７３Ｎ、インバータＩＮＶｃおよびキャパシタＣからなる「ダイオード接続部」と、ＰＭＯＳトランジスタ７２Ｐａと７２Ｐｂからなる「プリチャージ部」とを備える。

アンプ部９０は、１対の第１および第２差動トランジスタ９１Ｎ,９２Ｎを有する。
第１および第２差動トランジスタ９１Ｎ,９２Ｎのソースが共通接続され、ＮＭＯＳトランジスタ９３Ｎを介してＧＮＤ電位に接続されている。第１差動トランジスタ９１Ｎのドレインと電源電圧ＶDDとの間にＰＭＯＳトランジスタ９１Ｐが接続され、第２差動トランジスタ９２Ｎのドレインと電源電圧ＶDDとの間にＰＭＯＳトランジスタ９２Ｐが接続されている。ＰＭＯＳトランジスタ９１Ｐ,９２Ｐのゲートが共通接続され、第１差動トランジスタ９１ＮとＰＭＯＳトランジスタ９２Ｐの接続ノード（以下、プリチャージノードＮｐ）に接続されている。アンプ部９０の出力である、第２差動トランジスタ９２ＮとＰＭＯＳトランジスタ９２Ｐの接続ノードがＮＭＯＳトランジスタ７５Ｎ（読み出しゲートトランジスタ）のゲートに接続されている。

「負帰還回路部」を構成するＮＭＯＳトランジスタ９４Ｎ,９５Ｎが、「初期電圧」としてのビット線電圧ＶBLの供給線とセンス線間に縦続接続され、両トランジスタの接続点が第２差動トランジスタ９２Ｎのゲートに接続されている。
ＮＭＯＳトランジスタ９４Ｎ,９５Ｎが共にオンのとき負帰還ループが形成され、オフのときに負帰還ループが遮断される。ＮＭＯＳトランジスタ９４Ｎは信号（ＧＳＥＴ）により制御され、ＮＭＯＳトランジスタ９５Ｎは、信号（ＧＳＥＴ）をインバータＩＮＶｆによって反転した信号により制御される。

「ダイオード接続部」を構成するＮＭＯＳトランジスタ７３ＮがプリチャージノードＮｐと第１差動トランジスタ９１ＮのゲートノードＮｇとの間に接続され、ゲートノードＮｇとＧＮＤ電位間にキャパシタＣが接続されている。ＮＭＯＳトランジスタ７３Ｎは、信号（/ＧＤＩＯＤＥ）をインバータＩＮＶｃにより反転した信号によって制御される。

「初期電圧設定部」を構成するＮＭＯＳトランジスタ７６Ｎが、「初期電圧」としてのビット線電圧ＶBLの供給線とゲートノードＮｇ間に接続されている。ＮＭＯＳトランジスタ７６Ｎは、読み出しイネーブル信号ＲＥ＿ＢＵＦを反転した信号（/ＲＥ＿ＢＵＦ）により制御される。

「プリチャージ部」を構成するＰＭＯＳトランジスタ７２Ｐａが電源電圧ＶDDとプリチャージノードＮｐ間に接続され、ＰＭＯＳトランジスタ７２Ｐｂが電源電圧ＶDDと出力間に接続されている。ＰＭＯＳトランジスタ７２Ｐａと７２Ｐｂは共に、読み出しイネーブル信号ＲＥ＿ＢＵＦにより制御される。

＜データ読み出し動作＞
図２６（Ａ）〜図２６（Ｅ）に、メモリセルＭＣ(M,M)から“Ｌ”または“Ｈ”のデータを読み出すときの信号波形図を示す。
図２６（Ａ）〜図２６（Ｄ）に制御信号のパルス波形と印加タイミングを示している。読み出し期間を規定する信号（ＲＥ＿ＢＵＦ）に対して信号（ＲＤＥ）は第１実施形態と同様なパルス幅とタイミングを有するが、信号（ＧＳＥＴ）と信号（ＧＤＩＯＤＥ）のパルス幅とタイミングが第１実施形態と異なる（図１３参照）。しかし、この変更は、図１２に示す信号発生回路１１０において、パルスの立ち上がりと立ち下がりのタイミングを規定する引き出し線が接続される箇所の遅延回路の段数を、図２６（Ｃ）および図２６（Ｄ）の波形が得られるように変更することから容易である。

図２６において、時間Ｔ０で読み出しサイクルが開始する。その前の、例えば時間Ｔｓにおけるスタンバイ状態では、“Ｌ”データを保持しているメモリセルＭＣ(M,M)ではトンネル磁気抵抗素子ＴＭＲが高抵抗状態となっており、“Ｈ”データを保持しているメモリセルＭＣ(M,M)ではトンネル磁気抵抗素子ＴＭＲが低抵抗状態となっている。

スタンバイ状態では、信号（ＲＥ＿ＢＵＦ）がローレベルであるため、図２５に示すＮＭＯＳトランジスタ７１Ｎと７６Ｎが共にオンし、センス線とゲートノードＮｇに初期電圧（ビット線電圧ＶBL）が印加されている。このとき信号（ＧＳＥＴ）がローレベルであるためＮＭＯＳトランジスタ９５Ｎがオンして負帰還ループが形成されている。よってアンプ部９０の差動入力対が初期電圧でリセットされている。ゲートノードＮｇに印加された初期電圧（ビット線電圧ＶBL）は、キャパシタＣに保持される。
また、ＰＭＯＳトランジスタ７１Ｐがオンし、入力電圧ＶINの設定ノードが電源電圧ＶDDにリセットされている。さらに、ＰＭＯＳトランジスタ７２Ｐａと７２Ｐｂが共にオンし、アンプ部９０の入力側のプリチャージノードＮｐと出力（ＮＭＯＳトランジスタ７５Ｎのゲート）が電源電圧ＶDDにプリチャージされている。

なお、特に図示しないが、第１実施形態と同様に、読み出しサイクルを通して書き込み駆動イネーブル信号ＷＤＥは非活性（ローレベル）である。また、読み出しサイクル期間では、図１０に示す書き込み選択イネーブル信号ＷＬＥが活性（ハイレベル）であるため、ロウデコーダユニット４０は、Ｘセレクト信号Ｘ_ＳＥＬに対応した１本のワード線ＷＬ（本例ではＷＬ(M)）を活性化し、ハイレベルにしておく。他のワード線は非活性（ローレベル）である。

時間Ｔ０で、信号（ＲＥ＿ＢＵＦ）がハイレベルに立ち上がると（図２６（Ａ））、図２５に示すＮＭＯＳトランジスタ７１ＮとＰＭＯＳトランジスタ７１Ｐがオフする。これにより、入力電圧ＶINの設定ノードのリセット動作が解除され、当該入力電圧ＶINの設定ノードが電源電圧ＶDDを保持したままフローティング状態となる。
さらに、アンプ部９０の差動入力対についても所期電圧によるリセット動作が解除され、当該差動入力対（第１および第２差動トランジスタ９１Ｎ,９２Ｎのゲート）が、初期電圧（ビット線電圧ＶBL）を保持したまフローティング状態となる。なお、このとき負帰還ループは形成されたままなので、当該負帰還ループとセンス線にビット線電圧ＶBLが設定されてフローティング状態となる。

時間Ｔ０ではさらに、ＰＭＯＳトランジスタ７２Ｐａと７２Ｐｂがオフして、プリチャージ動作も解除される。
また、図２５に示すソース線読み出しドライバ７Ｓ内のＮＭＯＳトランジスタ７０Ｎがオンし、グローバルソース線ＧＳＬがＧＮＤ電位に設定される。

時間Ｔ１で、信号（ＧＳＥＴ）と信号（ＧＤＩＯＤＥ）が活性化しハイレベルになる（図２６（Ｃ）と（Ｄ））。
信号（ＧＳＥＴ）がハイレベルになると、図２５に示すＮＭＯＳトランジスタ９５Ｎがオフして負帰還ループを遮断するとともに、ＮＭＯＳトランジスタ９４Ｎがオンして第２差動トランジスタ９２Ｎのゲートをビット線電圧ＶBLの供給線に接続して、電位固定する。
信号（ＧＤＩＯＤＥ）がハイレベルになると、ＮＭＯＳトランジスタ７３Ｎがオンし、第１差動トランジスタ９１Ｎがダイオード接続される。

このダイオード接続の前に第１差動トランジスタ９１Ｎのドレインにプリチャージされていた電源電圧ＶDDが、ゲートに設定された初期電圧（ビット線電圧ＶBL）より十分高いと、ダイオード接続によって短い間、第１差動トランジスタ９１Ｎがオンして自動的にカットオフする。この短い期間のディスチャージは、カレントミラー動作によって第１および第２差動トランジスタ９１Ｎ,９２Ｎのゲート電圧差が０になるまで行われる。ただし、ゲート電圧差が０になるのは第１および第２差動トランジスタ９１Ｎ,９２Ｎの閾値電圧差が０である理想的な場合であり、実際には、第２差動トランジスタ９２Ｎのゲート電圧（ビット線電圧ＶBL）に対して、閾値電圧差ΔＶthのオフセットが加算された電圧が第１差動トランジスタ９１Ｎのゲートに生じることが多い。ここで「閾値電圧差ΔＶth」は正負の極性を持つ微小電圧である。

ダイオード接続後のキャパシタＣの保持電圧を「キャパシタ・プリチャージ電圧ＶＣＡＰ」と定義すると、当該キャパシタ・プリチャージ電圧ＶＣＡＰは、図２６（Ｅ）に示すように、時間Ｔ１を境に増加または減少し、所定のレベルに収束する。第１差動トランジスタ９１Ｎがカットオフして、キャパシタ・プリチャージ電圧ＶＣＡＰが安定したら、時間Ｔ４にて信号（ＧＤＩＯＤＥ）を立ち下げる。
時間Ｔ１〜Ｔ４までの期間を図では「ＶＣＡＰプリチャージ」と表記している。

その後、時間Ｔ５で信号（ＧＳＥＴ）を立ち下げると、図２５に示すＮＭＯＳトランジスタ９４Ｎがオフしてビット線電圧ＶBLの供給が断たれると共に、ＮＭＯＳトランジスタ９５Ｎがオンして負帰還ループを再び形成する。以後、第２差動トランジスタ９２Ｎに印加されるセンス線の電位を、第１差動トランジスタ９１Ｎのゲートに保持されている電圧「ＶBL＋ΔＶth」を基準にアンプ部９０がフィードバックして、ＮＭＯＳトランジスタ７５Ｎのゲート電圧をダイナミックに制御する。このため、アンプ部９０の差動入力対をなすトランジスタに閾値電圧差があっても、センス線の電位はビット線電圧ＶBLに正確に制御される。この閾値電圧補正による読み出しゲートトランジスタのバイアス設定を「プリリード」と称し、時間Ｔ５までにデータ読み出しの準備が整う。

その後は、第１実施形態と同様に、時間Ｔ６にて信号（ＲＤＥ）が立ち上がると、センシングが開始される（図２６（Ｂ））。
図２５に示すＰＭＯＳトランジスタ７４ＰとＮＭＯＳトランジスタ７４Ｎが共にオンする。これにより、メモリセルＭＣ(M,M)のセル電流Ｉcellの経路が形成される。よって、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じたセル電流Ｉcellが入力電圧ＶINを供給電源として、オン状態のＮＭＯＳトランジスタ７５Ｎ,７４Ｎを通ってメモリセルＭＣ(M,M)に流れる。
入力電圧ＶINの電圧低下は、ＰＭＯＳトランジスタ７４Ｐがオンし、当該ＰＭＯＳトランジスタ７４Ｐと、ダイオード接続されたＰＭＯＳトランジスタ７５Ｐとを介して電流Ｉが入力電圧ＶINに供給されることによって補償される。

このとき、ＮＭＯＳトランジスタ７５Ｎのサイズ、即ちゲート長やゲート幅等のバラツキのがあっても、また、セル電流Ｉcellが変動しても、ＮＭＯＳトランジスタ７５Ｎのゲート電圧ＶＧが負帰還アンプにより制御され、しかも、負帰還アンプの差動入力対の閾値電圧の影響がでないように予めキャパシタＣの保持電圧が「ＶBL＋ΔＶth」に設定されているため、ＮＭＯＳトランジスタ７５Ｎのソース電位（センス線電位）は正確にビット線印加電圧ＶBLで維持される。
よって、セル電流の大小の違いに応じてプルダウン力が異なるため、記憶データが“Ｈ”の場合と“Ｌ”の場合で入力電圧ＶINに電位差が生じる。
この電位差を差動センスアンプＤＡＭＰが参照電圧ＶＲＥＦを基準に電圧センスすることにより、記憶データの論理に応じ増幅された振幅レベル（例えば、電源電圧ＶDDまたは接地電圧ＧＮＤ）の出力電圧ＶOUTが得られる。この入力電圧ＶINとＶOUTの波形は、第１実施形態に関わる図１５（Ｈ）および図２０（Ｈ）の時間Ｔ６以降と同じである。

本実施形態によれば、負帰還アンプにより読み出しゲートトランジスタ（ＮＭＯＳトランジスタ７５Ｎ）の閾値電圧のバラツキの影響がキャンセルされ、しかも、負帰還アンプの入力差動対をなす第１および第２差動トランジスタ９１Ｎ,９２Ｎの閾値電圧差ΔＶthの影響も排除される。このため、センスアンプ回路におけるトランジスタ特性のバラツキによってメモリセルのＭＲ比マージン低下がなく、その結果、読み出しディスターブ耐性が高い半導体メモリデバイスが実現できる。

＜変形例＞
上述した第１および第２実施形態では、種々の変形が可能である。
図１４および図２５に示すビット線センスアンプ７Ｂに関し、以下の変形が可能である。
ＮＭＯＳトランジスタ７６Ｎは、ビット線印加電圧ＶBLを設定するためのトランジスタである。この電圧印加を精密に行うにはＮＭＯＳトランジスタ７６ＮをＰＭＯＳトランジスタ、あるいは、トランスファゲートにするとよい。また、図７のカラム選択スイッチ回路８を構成するビット線ＴＧ８Ｂ(0)〜８Ｂ(N)が、図１４に示すＮＭＯＳトランジスタ７４Ｎの機能を果たすように制御可能であれば、ＮＭＯＳトランジスタ７４Ｎは省略可能である。
第１実施形態においてプリチャージ電圧ＶPREによるＮＭＯＳトランジスタ７５Ｎのダイオード接続経路のプリチャージ動作をリセットの機能として捉えるならば、その前のリセット動作は不要である。その場合、ＰＭＯＳトランジスタ７１ＰとＮＭＯＳトランジスタ７１Ｎも省略可能である。
なお、本発明との対応で「センス線」は、上記動作例ではグローバルビット線ＧＢＬ、あるいは、グローバルビット線ＧＢＬからＮＭＯＳトランジスタ７４Ｎを通りＮＭＯＳトランジスタ７５Ｎのソースに至る線を言う。

図１４（Ｂ）または図２５のビット線センスアンプ７Ｂから差動センスアンプＤＡＭＰを省けば、電流−電圧変換回路そのものであり、この回路は、センスアンプ回路に限らず、広く応用が可能である。

第２実施形態について、図２７に示すように、ＮＭＯＳトランジスタ７３Ｎ,９４Ｎおよび９５Ｎを共通の信号（ＰＲＥＥ）で制御することも可能である。この場合、図２６（Ｃ）に示す信号（ＧＳＥＴ）と図２６（Ｄ）に示す信号（ＧＤＩＯＤＥ）に代えて、時間Ｔ１で立ち上がり、時間Ｔ４またはＴ５で立ち下がるパルス波形の信号（ＰＲＥＥ）を用いる。ただし、図２６に示すように、信号（ＧＳＥＴ）のパルス終了より前に信号（ＧＤＩＯＤＥ）のパルスを終了させると動作が確実で好ましい。

図２８は、ソース線ＳＬ側にソース線センスアンプ(SL S.A)７ＳＳを配置し、ビット線ＢＬ側にビット線読み出しドライバ(BL Read Driver)７ＢＢを配置した、図７の変形例である。この変形例は第１および第２実施形態の何れにも適用できる。
グローバルソース線ＧＳＬとグローバルビット線ＧＢＬに対する接続関係を除くと、ソース線センスアンプ７ＳＳは、図１４（Ｂ）に示すソース線読み出しドライバ７Ｓと同様に構成でき、ビット線読み出しドライバ７ＢＢは図１４（Ａ）に示すソース線読み出しドライバ７Ｓと同様に構成できる。
この場合、本発明との対応で「センス線」は、グローバルソース線ＧＳＬ、あるいは、グローバルソース線ＧＳＬからＮＭＯＳトランジスタ７４Ｎを通りＮＭＯＳトランジスタ７５Ｎのソースに至る線を言う。

本実施形態はスピン注入メモリを例に説明したが、その他提案されている抵抗変化型メモリの読み出し動作においての適用も可能である。
例えば特開２００１−１２７２６３号公報に記載されている相変化型メモリに適用可能である。
また、例えば特開２００４−２６０１６２号公報に記載されているＲＲＡＭ（可変抵抗材料による抵抗変化型ランダムアクセスメモリ）に適用可能である。
また、例えば特開２００２−１９７８５３号公報に記載されているＭＲＡＭ（磁気ランダムアクセスメモリ）に適用可能である。

さらに本実施形態のビット線センスアンプ７Ｂ（またはソース線センスアンプ７ＳＳ）は、センス線に電流が流れる、流れない（または電流の大小）にメモリの記憶ビットを対応させて、その電流の有無（または大小関係）を検出するメモリに広く適用可能である。
例えば不揮発性メモリでは、フローティングゲートＦＧ、窒化膜による電荷トラップ、その他の電荷蓄積手段に電荷を注入することでメモリトランジスタの閾値電圧を変化させ、上記電流の有無（または電流の大小）を発生させている。この場合、既に説明したように、一定のプルアップ力に対してプルダウン力が変化して電流−電圧変換が同様に行われるので、差動センスアンプＤＡＭＰに与える参照電圧ＶREFを最適化して、同様に記憶ビットの検出が可能である。なお、セル電流の有無（または大小関係）が記憶ビットに応じて発生するメモリならば、本発明は、抵抗変化型、不揮発性のメモリ以外、例えばＤＲＡＭやＳＲＡＭにも適用可能である。

本実施形態によれば、動作説明で記載した如く、ゲート電圧ＶＧにより動作が非飽和領域で行われることがあり、セル電流Ｉcellの電流経路に接続されているトランジスタ（ＮＭＯＳトランジスタ７５Ｎ）の特性、特に閾値電圧Ｖthgが異なるセンスアンプ回路でばらついたとしても、その変動分だけゲート電圧ＶＧ電位として自己参照的にフィードバックがかかるため、結果として特性（閾値電圧）のバラツキによる影響をキャンセルすることが可能である。これに加えて第２実施形態では、負帰還アンプを構成するトランジスタのバラツキも排除できる。これにより、読み出しマージン（例えば、ＭＲ比マージン）を大きくして、読み出し時のディスターブおよび誤動作を有効に防止することができる。

トンネル磁気抵抗素子の積層体構造図である。 スピン注入メモリのセル構成を示す立体図である。 スピン注入メモリのセル等価回路図である。 トンネル磁気抵抗素子ヒステリシス特性図である。 背景技術の一例を示すメモリのカラム回路図である。 背景技術の他の例を示すビット線電圧印加のための回路図である。 本発明の第１および第２実施形態に関わる半導体メモリデバイスのブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ロウデコーダユニットの回路図である。 ＹＳＷゲート回路の回路図である。 制御信号発生回路の回路図である。 （Ａ）〜（Ｅ）は制御信号発生の波形図である。 （Ａ）は第１実施形態に関わる駆動系回路の回路図である。（Ｂ）は第１実施形態に関わるビット線センスアンプの回路図である。 （Ａ）〜（Ｈ）は第１実施形態に関わる、“Ｌ”データ読み出し動作時の波形図である。 プリチャージ状態を示すセンスアンプ回路図である。 ディスチャージ状態を示すセンスアンプ回路図である。 ダイナミック保持状態を示すセンスアンプ回路図である。 センシング開始状態を示すセンスアンプ回路図である。 （Ａ）〜（Ｈ）は第１実施形態に関わる、“Ｈ”データの読み出し動作時の波形図である。 （Ａ）〜（Ｇ）は第１および第２実施形態に関わる“Ｌ”データ書き込み動作時の波形図である。 “Ｌ”データ書き込み動作時にセル電流が流れる向きを示すセル回路図である。 （Ａ）〜（Ｇ）は第１および第２実施形態に関わる“Ｈ”データ書き込み動作時の波形図である。 “Ｈ”データ書き込み動作時にセル電流が流れる向きを示すセル回路図である。 第２実施形態に関わる駆動系回路の回路図である。 第２実施形態に関わるデータ読み出し動作時の波形図である。 第２実施形態に関わるビット線センスアンプの変形例を示す回路図である。 第１および第２実施形態において配置の変形例を示す半導体メモリデバイスのブロック図である。

符号の説明

１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４０…ロウデコーダユニット、６…カラムデコーダ、６０…ＹＳＷゲート回路、７Ｂ…ビット線センスアンプ、７ＢＢ…ビット線読み出しドライバ、７Ｓ…ソース線読み出しドライバ、７ＳＳ…ソース線センスアンプ、８…カラム選択スイッチ回路、８Ｓ(0)〜８Ｓ(N)…ソース線ＴＧ、８Ｂ(0)〜８Ｂ(N)…ビット線ＴＧ、９…Ｉ／Ｏバッファ、１０Ｂ…ビット線書き込みドライバ、１０Ｓ…ソース線書き込みドライバ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ワード線制御回路、１１Ｄ…カラムスイッチ制御回路、１２…駆動力発生回路、９０…（負帰還）アンプ部、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＧＢＬ…グローバルビット線、ＧＳＬ…グローバルソース線、ＳＴ…セレクトトランジスタ、ＴＭＲ…トンネル磁気抵抗素子、ＶIN…入力電圧、ＶＧ…ゲート電圧、ＶPRE…プリチャージ電圧、ＶBL…ビット線印加電圧、ＶREF…参照電圧、７５Ｎ…ＮＭＯＳトランジスタ（読み出しゲートトランジスタ）、Ｖthg…閾値電圧、Ｉcell…セル電流

Claims (12)

1. メモリセルと、
   センス線と、
   前記センス線を介して前記メモリセルに接続されるセンスアンプ回路と、
   を備え、
   前記センスアンプ回路は、
   第１および第２差動入力を有し、第２差動入力に参照電圧が供給される差動センスアンプと、
   前記第１差動入力を一定電圧によってプルアップするプルアップ部と、
   前記センス線と前記第１差動入力間に接続され、セル電流に応じてセンス線電位が初期電圧から下がるとターンオンする読み出しゲートトランジスタと、
   前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生し、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加する閾値補正部と、
   を有する半導体メモリデバイス。
2. 前記センスアンプ回路は、
   第１および第２差動入力を有し、第２差動入力に参照電圧が供給される差動センスアンプと、
   前記第１差動入力を一定電圧によってプルアップするプルアップ部と、
   前記第１差動入力と前記センス線間に接続され、前記第１差動入力と制御端子の短絡によるダイオード接続の形成と解除が制御可能な前記読み出しゲートトランジスタを含むダイオード接続スイッチ回路部と、
   ダイオード接続状態で、ダイオード接続経路をプリチャージしてフローティング状態とし、前記読み出しゲートトランジスタの閾値電圧に応じて、プリチャージ電圧を前記初期電圧の供給線に一部放電する充放電スイッチ回路部と、
   を有し、
   前記ダイオード接続を解除し、前記第１差動入力の電圧を前記差動センスアンプにより電圧センスする
   請求項１に記載の半導体メモリデバイス。
3. 前記充放電スイッチ回路部は、ダイオード接続状態で、ダイオード接続経路をプリチャージ電圧の設定後にフローティング状態とし、前記センス線を前記初期電圧の供給線に電気的に接続し、前記プリチャージ電圧を、前記読み出しゲートトランジスタがカットオフするまで前記初期電圧の供給線に一部放電することにより、前記初期電圧に前記閾値電圧を加えた電圧を前記第１差動入力に設定する
   請求項２に記載の半導体メモリデバイス。
4. 前記センス線と前記初期電圧の供給線の接続と、前記ダイオード接続とを共に解除し、前記カットオフ状態の前記読み出しゲートトランジスタを介して前記第１差動入力にフローティング状態で保持されている電圧を前記メモリセルに供給し、当該メモリセルに流れる電流に応じて変化する前記第１差動入力の保持電圧を前記差動センスアンプにより電圧センスする
   請求項２に記載の半導体メモリデバイス。
5. 前記ダイオード接続スイッチ回路部は、
   前記読み出しゲートトランジスタとしての第１トランジスタと、
   前記第１トランジスタの第１差動入力接続端子と制御端子との間に接続されている第２トランジスタと、
   を有し、
   前記充放電スイッチ回路部は、
   前記プリチャージ電圧の供給線と前記第１差動入力間に接続されている第３トランジスタと、
   前記センス線に電気的に接続されている前記第１トランジスタのソースと前記初期電圧の供給線との間に接続されている第４トランジスタと、
   を有する請求項２に記載の半導体メモリデバイス。
6. 前記第１差動入力の電位をプルアップする前記プルアップ部に、前記差動センスアンプによる電圧センス時にオンして給電経路を確保する第５トランジスタを有する
   請求項５に記載の半導体メモリデバイス。
7. 前記プリチャージ電圧は、前記初期電圧より、前記読み出しゲートトランジスタの閾値電圧以上高い電圧である
   請求項２に記載の半導体メモリデバイス。
8. 第１および第２差動入力を有し、第２差動入力に参照電圧が供給される差動センスアンプと、
   前記第１差動入力を一定電圧によってプルアップするプルアップ部と、
   センス線と、
   前記センス線と前記第１差動入力との間に接続され、セル電流に応じてセンス線電位が初期電圧から下がるとターンオンする読み出しゲートトランジスタと、
   前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生し、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加する閾値補正部と、
   を有し、
   前記センス線に所定の前記初期電圧を印加し、前記センス線を電位的にフローティング状態にしたときに前記センス線を流れる電流に応じて変化する前記センス線の電圧を検出する
   センスアンプ回路。
9. 前記第１差動入力と前記センス線との間に接続され、前記第１差動入力と前記制御端子の短絡によるダイオード接続の形成と解除が制御可能な前記読み出しゲートトランジスタを含むダイオード接続スイッチ回路部と、
   ダイオード接続状態で、ダイオード接続経路をプリチャージしてフローティング状態とし、前記読み出しゲートトランジスタの閾値電圧に応じて、プリチャージ電圧を前記初期電圧の供給線に一部放電する充放電スイッチ回路部と、
   を有し、
   前記ダイオード接続を解除し、前記第１差動入力の電圧を前記差動センスアンプにより電圧センスする
   請求項８に記載のセンスアンプ回路。
10. センス線とセンスノードとの間に接続され、セル電流に応じてセンス線の電位が初期電圧から下がるとターンオンする読み出しゲートトランジスタを介して、メモリセルの記憶データを読み出すメモリセルの読み出し方法であって、
    前記センス線の電位に対する閾値電圧の影響を排除したい前記読み出しゲートトランジスタに対するダイオード接続の形成と解除により、前記初期電圧から補正された電圧を発生し、当該補正された電圧を前記読み出しゲートトランジスタの制御端子に印加し、前記センス線に前記初期電圧を設定して、当該センス線をフローティング状態とする電圧設定ステップと、
    前記センスノードを一定電圧でプルアップした状態で前記センス線を前記メモリセルに接続し、セル電流に応じて変化する前記センスノードの電位変化を参照電圧と比較して検出する検出ステップと、
    を含むメモリセルの読み出し方法。
11. 前記電圧設定ステップは、さらに、
    前記読み出しゲートトランジスタを、制御端子が前記センスノードに接続されたダイオード接続状態とし、ダイオード接続経路をプリチャージしてフローティング状態にするステップと、
    前記センス線を初期電圧の供給線に電気的に接続し、前記プリチャージの電圧を、前記読み出しゲートトランジスタがカットオフするまで前記初期電圧の供給線に一部放電させるステップと、
    前記センス線と前記初期電圧の供給線との接続を解除するステップと、
    を含む請求項１０に記載のメモリセルの読み出し方法。
12. 前記検出ステップでは、前記センス線と前記初期電圧の供給線の接続と前記ダイオード接続とを共に解除した状態で、カットオフ状態の前記読み出しゲートトランジスタを介して前記センスノードにフローティング状態で保持されている電圧を前記メモリセルに供給し、当該メモリセルに流れる電流に応じて変化する前記センスノードの保持電圧を電圧センスする
    請求項１１に記載のメモリセルの読み出し方法。

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