JP5310587B2 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

Description

本発明は、抵抗値に応じてデータを保持するメモリセルを有する半導体メモリに関する。

近時、ＭＴＪ（磁気トンネル接合；Magnetic Tunneling Junction）素子を用いてメモリセルを形成したスピン注入ＭＲＡＭ（Spin Torque Transfer Magneto-resistive RAM）等の半導体メモリが提案されている。スピン注入ＭＲＡＭでは、データの書き込みだけでなくデータの読み出しもＭＴＪ素子に電流を流すことで行われる。メモリセルへのデータの書き込みは、磁化反転が起こる閾値電流値より大きい書き込み電流をＭＴＪ素子に流すことで行われる。メモリセルからのデータの読み出しは、閾値電流値より小さい読み出し電流をＭＴＪ素子に流すことで、磁化反転を起こすことなく行われる。

一方、例えば、ＣＡＭ（Content Addressable Memory）において、負性抵抗を用いたデータの読み出し方式が提案されている（例えば、非特許文献１参照。）。

O. Tyshchenko, et. Al, "Match Sensing Using Match-Line Stability in Content-Addressable Memories (CAM)," Journal of Solid-State Circuits, vol.43, no.9, pp1972-1981, 2008.

一般に、ＭＴＪ素子の電気的特性は、製造条件の変動等によりばらつきやすい。電気的特性のばらつきにより磁化反転が起こる閾値電流値が小さくなり、上記読み出し電流の値に近づくと、メモリセルに保持されているデータが読み出し動作中に書き換わり、半導体メモリが誤動作するおそれがある。誤動作を防止するために、読み出し電流の値は、閾値電流値のばらつきを考慮して小さい値に設定される必要がある。しかし、これにより、メモリセルからデータを読み出すときに発生する電荷量は少なくなり、読み出しマージンは小さくなる。

本発明の目的は、抵抗値に応じてデータを保持するメモリセルを有する半導体メモリの誤動作を防止し、読み出しマージンを向上することである。

本発明の一形態では、半導体メモリは、印加される電圧に対して抵抗値がヒステリシス特性を持ち抵抗値に応じてデータを保持する可変抵抗素子を有し、閾値電流を超える書き込み電流が可変抵抗素子の一方または他方の向きに流れることで抵抗値が変化してデータが書き換えられる少なくとも１つのメモリセルと、可変抵抗素子の一端に接続された読み出しノードを介して、可変抵抗素子に並列に接続された負性抵抗回路と、メモリセルからデータを読み出すときに、閾値電流の値より小さい読み出し電流に対応する初期電圧を読み出しノードに一時的に設定する電圧設定回路と、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する読み出し回路とを有し、電圧設定回路は、読み出し電圧がヒステリシス特性のループの変化の向きと逆向きに変化するように初期電圧を設定する。

読み出しノードの読み出し電圧がヒステリシス特性のループの変化の向きと逆向きに変化するように初期電圧を設定することで、読み出し電圧の変化により可変抵抗素子の抵抗値が反転することを防止でき、データが書き換えられることを防止できる。この結果、半導体メモリの誤動作を防止でき、読み出しマージンを向上できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示すＭＴＪ素子の例を示している。 図２に示す負性抵抗回路の例を示している。 図４に示す負性抵抗回路の電流−電圧特性の例を示している。 図２に示すセンスアンプの例を示している。 図２に示すメモリセルおよび負性抵抗回路のシミュレーション用の回路の例を示している。 図７に示す回路のシミュレーション波形の例を示している。 図２に示す半導体メモリの動作時のＭＴＪ素子の状態の例を示している。 図３に示すＭＴＪ素子における書き込み動作時の抵抗−電圧特性の例を示している。 図３に示すＭＴＪ素子における読み出し動作時の抵抗−電圧特性の例を示している。 図２に示す半導体メモリの読み出し動作の例を示している。 負性抵抗回路を用いない半導体メモリにおける読み出し動作時の抵抗−電流特性の例を示している。 別の実施形態における半導体メモリの例を示している。 図１４に示す半導体メモリの動作時のＭＴＪ素子の状態の例を示している。 図１４に示すＭＴＪ素子における読み出し動作時のＲ−Ｖ特性の例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。図中、太線で示す信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、メモリセルＭＣ、負性抵抗回路ＮＲＣ、電圧設定回路ＳＬＣＮＴおよび読み出し回路ＳＡＣを有している。メモリセルＭＣは、両端に印加される電圧に対して抵抗値がヒステリシス特性を持ち、抵抗値に応じてデータを保持する可変抵抗素子ＲＭＴＪを有している。メモリセルＭＣは、閾値電流を超える書き込み電流が可変抵抗素子ＲＭＴＪの一方または他方の向きに流れることで抵抗値が変化してデータが書き換えられる。例えば、可変抵抗素子ＲＭＴＪは、書き込み動作により高抵抗または低抵抗に設定される。

負性抵抗回路ＮＲＣの負性抵抗ＲＮＲＣは、可変抵抗素子ＲＭＴＪの一端に接続された読み出しノードＶＭＴＪを介して、可変抵抗素子ＲＭＴＪに並列に接続されている。例えば、負性抵抗ＲＮＲＣの抵抗値の絶対値は、可変抵抗素子ＲＭＴＪの高抵抗の値と低抵抗の値の間に設定されている。

この実施形態では、メモリセルＭＣからデータを読み出す読み出し動作時に、電圧設定回路ＳＬＣＮＴは、閾値電流の値より小さい読み出し電流に対応する初期電圧ＶＩＮＴを読み出しノードＶＭＴＪに一時的に設定する。この際、電圧設定回路ＳＬＣＮＴは、読み出しノードＶＭＴＪの読み出し電圧がヒステリシス特性のループの変化の向きと逆向きに変化するように初期電圧ＶＩＮＴを設定する。読み出しノードＶＭＴＪに初期電圧ＶＩＮＴが一時的に設定された後、初期電圧ＶＩＮＴに応じた電流が可変抵抗素子ＲＭＪＴおよび負性抵抗回路ＲＮＲＣに流れ、読み出しノードＶＭＪＴの読み出し電圧は変化する。

具体的には、可変抵抗素子ＲＭＴＪの抵抗値が負性抵抗ＲＮＲＣの抵抗値（絶対値）より高いとき、抵抗素子ＲＮＲＣ、ＲＭＴＪによる並列合成抵抗は、抵抗値が相対的に低い抵抗素子ＲＮＲＣの振る舞いが支配的になり、負性抵抗的に動作する。これにより、読み出し電圧は増幅されて上昇する。一方、可変抵抗素子ＲＭＴＪの抵抗値が負性抵抗ＲＮＲＣの抵抗値（絶対値）より低いとき、並列合成抵抗は、抵抗値が低い可変抵抗素子ＲＭＴＪの振る舞いが支配的になり、通常の抵抗的に動作する。これにより、読み出し電圧は減衰されて下降する。

このように、並列合成抵抗による自己増幅作用および自己減衰作用の結果、読み出しノードＶＭＴＪの読み出し電圧は、メモリセルＭＣに保持されているデータに応じて、初期電圧ＶＩＮＴに対して上昇または下降する。読み出し回路ＳＡＣは、初期電圧ＶＩＮＴに対して上昇または下降される読み出し電圧に基づいて、メモリセルＭＣに保持されているデータの論理を判定する。

以上、この実施形態では、初期電圧ＶＩＮＴは、並列合成抵抗の動作により読み出しノードＶＭＴＪに生成される読み出し電圧がヒステリシス特性のループの変化の向きと逆向きに変化するように設定される。これにより、読み出し電圧の変化により可変抵抗素子ＲＭＴＪの抵抗値が反転することを防止でき、メモリセルＭＣに保持されているデータが書き換えられることを防止できる。この結果、半導体メモリＭＥＭの誤動作を防止でき、読み出しマージンを向上できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＭＴＪ素子がメモリセル内に形成されたスピン注入ＭＲＡＭである。半導体メモリＭＥＭは、クロック信号に非同期で動作するが、クロック信号に同期して動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。半導体メモリＭＥＭは、動作制御回路ＯＰＣ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、電圧生成回路ＶＧＥＮ１、ＶＧＥＮ２、ビット線制御回路ＢＬＣＮＴ、ソース線制御回路ＳＬＣＮＴ、メモリセルアレイＡＲＹ、負性抵抗回路ＮＲＣ、センスアンプ回路ＳＡＣおよびコラムスイッチ回路ＣＳＷＣを有している。また、半導体メモリＭＥＭは、入力信号を受ける外部端子に接続される入力バッファ回路および出力信号を出力する外部端子に接続される出力バッファ回路を有している。なお、図２では、１つのデータ端子ＤＱに対応する回路を示している。データ端子ＤＱが複数ビットのとき、ビット線制御回路ＢＬＣＮＴ、ソース線制御回路ＳＬＣＮＴ、メモリセルアレイＡＲＹ、負性抵抗回路ＮＲＣ、センスアンプ回路ＳＡＣおよびコラムスイッチ回路ＣＳＷＣは、データ端子毎に形成される。

動作制御回路ＯＰＣは、外部端子を介して供給されるコマンド信号ＣＭＤに応じて、アクセス動作（読み出し動作および書き込み動作）を実行するための制御信号（タイミング信号）を生成する。特に限定されないが、コマンド信号ＣＭＤは、スタティックＲＡＭ等と同様に、チップセレクト信号、ライトイネーブル信号、アウトプットイネーブル信号等を含む。動作制御回路ＯＰＣから出力される制御信号は、ビット線制御回路ＢＬＣＮＴ、ソース線制御回路ＳＬＣＮＴ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣおよびセンスアンプ回路ＳＡＣ等に供給される。

ワードデコーダＷＤＥＣは、読み出し動作および書き込み動作が実行されるときに、外部端子を介して供給されるアドレス信号ＡＤのうちロウアドレス信号に応じて、ワード線ＷＬの１つを高レベルに活性化する。コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作が実行されるときに、外部端子を介して供給されるアドレス信号ＡＤのうちコラムアドレス信号に応じて、コラム選択信号ＣＬの１つを、例えば高レベルに活性化する。コラム選択信号ＣＬは、コラムスイッチ回路ＣＳＷＣ、ビット線制御回路ＢＬＣＮＴおよびソース線制御回路ＳＬＣＮＴに供給される。なお、ビット線制御回路ＢＬＣＮＴおよびソース線制御回路ＳＬＣＮＴを動作するための専用のコラムデコーダをコラムデコーダＣＤＥＣとは別に形成してもよい。

電圧生成回路ＶＧＥＮ１は、電源電圧ＶＤＤおよび接地電圧ＶＳＳに基づいて参照電圧ＶＲＥＦ１を生成する。電圧生成回路ＶＧＥＮ２は、電源電圧ＶＤＤおよび接地電圧ＶＳＳに基づいて参照電圧ＶＲＥＦ２を生成する。特に限定されないが、電源電圧ＶＤＤは１．２Ｖであり、参照電圧ＶＲＥＦ１、ＶＲＥＦ２は共に０．５Ｖである。

ビット線制御回路ＢＬＣＮＴは、読み出し動作および書き込み動作において、各ビット線ＢＬを所定の電圧に設定するビット線駆動回路を有している。ビット線制御回路ＢＬＣＮＴは、読み出し動作中に各ビット線ＢＬを０Ｖに設定する。ビット線制御回路ＢＬＣＮＴは、書き込み動作において、データ端子ＤＱを介して供給される書き込みデータが論理０のときに、活性化されたコラム選択信号ＣＬにより選択されるビット線ＢＬを書き込み電圧ＶＣ（図９）に設定する。コラム選択信号ＣＬにより選択されないビット線ＢＬは、例えば０Ｖに設定される。ビット線制御回路ＢＬＣＮＴは、書き込み動作において、書き込みデータが論理１のときに、各ビット線ＢＬを０Ｖに設定する。

ソース線制御回路ＳＬＣＮＴは、読み出し動作および書き込み動作において、各ソース線ＳＬを所定の電圧に設定するソース線駆動回路を有している。ソース線制御回路ＳＬＣＮＴは、読み出し動作の開始時に、対応するメモリセルＭＣのＭＴＪ素子にかかる読み出し電圧ＶＩＮＴ（図９）を一時的に設定するために、対応するソース線ＳＬを所定の電圧に設定する。ソース線制御回路ＳＬＣＮＴは、書き込み動作中に、データ端子ＤＱを介して書き込みデータを受ける。ソース線制御回路ＳＬＣＮＴは、書き込み動作において、データ端子ＤＱを介して供給される書き込みデータが論理０のときに、各ソース線ＳＬを０Ｖに設定する。ソース線制御回路ＳＬＣＮＴは、書き込み動作において、書き込みデータが論理１のときに、活性化されたコラム選択信号ＣＬにより選択されるソース線ＳＬを書き込み電圧ＶＣ（図９）に設定する。コラム選択信号ＣＬにより選択されないソース線ＳＬは、例えば０Ｖに設定される。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、共通のビット線ＢＬおよび共通のソース線ＳＬに接続されている。この実施形態では、ロウアドレス信号に対応するワード線ＷＬにより選択されたメモリセルＭＣのうち、コラムアドレス信号に対応するビット線ＢＬに接続されたメモリセルＭＣに対してデータが入力または出力される。

各メモリセルＭＣは、ＭＴＪ素子の一端とソース線ＳＬとの間に配置されたセル選択トランジスタＴＲと、他端がビット線ＢＬに接続されたＭＴＪ素子とを有している。すなわち、メモリセルＭＣは、１Ｔ１ＭＴＪタイプのメモリセルである。セル選択トランジスタＴＲのゲートはワード線ＷＬに接続されている。ＭＴＪ素子に付した矢印は、矢印の先端側にフリー層ＦＲＥＥが配置されていることを示している。ＭＴＪ素子の例は、図３に示す。

負性抵抗回路ＮＲＣは、参照電圧ＶＲＥＦ１および出力ノードＶＳＬ（ソース線ＳＬ）に設定される初期電圧を受けて動作する。出力ノードＶＳＬは、半導体メモリＭＥＭの読み出し動作時に、メモリセルＭＣに保持されているデータの論理に応じた読み出し電圧が生成される読み出しノードである。負性抵抗回路ＮＲＣの例は、図４に示す。センスアンプ回路ＳＡＣは、各ソース線ＳＬに接続されたセンスアンプＳＡ（図６）を有している。センスアンプＳＡは、読み出し動作時にセンスアンプイネーブル信号ＳＡＥに応答して動作し、ソース線ＳＬの電圧と参照電圧ＶＲＥＦ２の差を増幅し、データ出力信号ＤＯＵＴとして出力する。

コラムスイッチ回路ＣＳＷＣは、各ソース線ＳＬに対応するコラムスイッチを有している。コラムスイッチ回路ＣＳＷＣは、読み出し動作において、活性化されたコラム選択信号ＣＬに応じて、データが読み出されるソース線ＳＬに対応するコラムスイッチをオンし、データが読み出されるソース線ＳＬに対応するデータ出力信号ＤＯＵＴをデータ端子ＤＱに伝達する。

図３は、図２に示すＭＴＪ素子の例を示している。ＭＴＪ素子は、２つの強磁性層であるフリー層ＦＲＥＥとピンド層ＰＮＤの間に薄い絶縁層であるトンネルバリア層ＴＢを設けて形成されている。フリー層ＦＲＥＥは、磁極の向きが反転可能であり、ピンド層ＰＮＤは磁極の向きが固定されている。この実施形態では、図２に示すように、矢印の先端側に位置するフリー層ＦＲＥＥがビット線ＢＬに接続され、矢印の根元側に位置するピンド層ＰＮＤがソース線ＳＬに接続されている。フリー層ＦＲＥＥの磁極の向きとＭＴＪ素子の抵抗値の関係は、図９で説明する。

図４は、図２に示す負性抵抗回路ＮＲＣの例を示している。負性抵抗回路ＮＲＣは、ｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２を有している。トランジスタＰ１は、ソースを電源線ＶＤＤに接続し、ゲートおよびドレインを互いに接続している。トランジスタＰ２は、ソースを電源線ＶＤＤに接続し、ゲートをトランジスタＰ１のゲートに接続し、ドレインを出力ノードＶＳＬ（ソース線ＳＬ）に接続している。

トランジスタＮ１は、ソースを接地線ＶＳＳに接続し、ゲートを参照電圧線ＶＲＥＦ１に接続し、ドレインをトランジスタＰ１のドレインに接続している。トランジスタＮ２は、ソースを接地線ＶＳＳに接続し、ゲートを出力ノードＶＳＬに接続し、ドレインをトランジスタＰ１のドレインに接続している。

図５は、図４に示す負性抵抗回路ＮＲＣの電流−電圧特性の例を示している。負性抵抗回路ＮＲＣは、参照電圧ＶＲＥＦ１が０．４Ｖ、０．５Ｖ、０．６Ｖのいずれにおいても、出力ノードＶＳＬの電圧が０．６Ｖを超えているときに負性抵抗として動作する。すなわち、図５に示す負性抵抗領域では、出力ノードＶＳＬにおいて電圧が増加すると電流が減少する（抵抗値＝−Ｒ）。この実施形態では、負性抵抗回路ＮＲＣを負性抵抗領域（例えば、ＶＲＥＦ１＝０．５Ｖ）で動作させることで、後述するように、半導体メモリＭＥＭの読み出しマージンを向上する。

図６は、図２に示すセンスアンプＳＡの例を示している。センスアンプＳＡは、いわゆるカレントミラータイプであり、一対のｐＭＯＳトランジスタを有するカレントミラー部ＣＭと、一対のｎＭＯＳトランジスタを有する差動入力部ＤＩとを有している。差動入力部ＤＩは、ｎＭＯＳトランジスタのゲートを参照電圧線ＶＲＥＦ２およびノードＶＭＴＪ（ソース線ＳＬ）にそれぞれ接続し、ソースを電源スイッチ回路ＰＳＷを介して接地線ＶＳＳに接続している。電源スイッチ回路ＰＳＷは、ｎＭＯＳトランジスタで形成されており、ゲートでセンスアンプイネーブル信号ＳＡＥＮを受けている。

ゲートがノードＶＳＬ（ソース線ＳＬ）に接続されたｎＭＯＳトランジスタのドレインノードＮＤ１は、インバータを介してデータ出力信号線ＤＯＵＴに接続されている。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥＮが高レベルの期間に活性化され、ノードＶＳＬ（ソース線ＳＬ）の電圧と参照電圧ＶＲＥＦ２の差を増幅する。そして、センスアンプＳＡは、ノードＶＭＴＪ（ソース線ＳＬ）上のデータの論理と同じ論理を有するデータ出力信号ＤＯＵＴを出力する。このように、センスアンプＳＡは、ノードＶＳＬ（ソース線ＳＬ）に生成される読み出し電圧に基づいて、メモリセルＭＣに保持されているデータの論理を判定する読み出し回路として動作する。

図７は、図２に示すメモリセルＭＣおよび負性抵抗回路ＮＲＣのシミュレーション用の回路の例を示している。図７に示す回路は、メモリセルＭＣおよび負性抵抗回路ＮＲＣをノードＶＳＬ（ソース線ＳＬ）を介して並列に接続している。すなわち、抵抗成分の等価回路では、負性抵抗回路ＮＲＣを示す抵抗素子ＲＮＲＣと、ＭＴＪ素子を示す抵抗素子ＲＭＴＪとがノードＶＳＬを介して並列に接続されている（並列合成抵抗）。容量ＣＳＬは、ノードＶＭＴＪに接続されるソース線ＳＬの負荷容量を示している。

図８は、図７に示す回路のシミュレーション波形の例を示している。特に限定されないが、この例では、ＭＴＪ素子に０Ｖ近傍の電圧が印加されるときに、抵抗素子ＲＭＴＪにおける高抵抗Ｈ側の抵抗値を２．２ｋΩ、低抵抗Ｌ側の抵抗値を１．５ｋΩに設定している。例えば、ＭＴＪ素子の抵抗値が高いとき（Ｈ）、論理１がメモリセルＭＣに保持されている。ＭＴＪ素子の抵抗値が低いとき（Ｌ）、論理０がメモリセルＭＣに保持されている。負性抵抗回路ＮＲＣに供給される参照電圧ＶＲＥＦ１を０．５Ｖに設定するときの負性抵抗回路ＮＲＣの抵抗値の絶対値は、例えば１．７ｋΩであり、低抵抗Ｌと高抵抗Ｈの中間の値になる。

シミュレーションの開始時に、ソース線ＳＬ（ノードＶＳＬ）は、０．６Ｖ（例えば、電源電圧ＶＤＤの半分の値）にプリチャージされた後、フローティング状態に維持されている。このとき、セル選択トランジスタＴＲのゲートに接続されたワード線ＷＬは、まだ活性化されていないので、セル選択トランジスタＴＲのオフ抵抗とＭＴＪ素子の抵抗の直列接続に０．６Ｖが印加される。セル選択トランジスタのオフ抵抗は、充分に大きいので、ＭＴＪ素子の両端に印加される初期電圧ＶＩＮＴは、負の微小電圧になる。例えば、セル選択トランジスタＴＲのオフ抵抗値がＭＴＪ素子の抵抗値の１０倍のとき、初期電圧ＶＩＮＴは−５５ｍＶになる。なお、初期電圧ＶＩＮＴは、ＭＴＪ素子の両端に印加される電圧ＶＭＴＪの初期値であり、図８には表示していない。ソース線ＳＬ（ノードＶＳＬ）が０．６Ｖのときに、負性抵抗回路ＮＲＣは、負性抵抗領域で動作する。ワード線ＷＬを活性化して、シミュレーションを開始した直後（ＳＴＡＲＴ直後）、ノードＶＳＬの電圧は、ＭＴＪ素子の抵抗値に応じて、増加、あるいは減少する。

ＭＴＪ素子の抵抗値が高いとき（ＲＭＴＪ＝Ｈ）、図７に示す抵抗素子ＲＮＲＣ、ＲＭＴＪによる並列合成抵抗は、抵抗値が相対的に低い抵抗素子ＲＮＲＣの振る舞いが支配的になり、負性抵抗的に動作する。これにより、ノードＶＳＬの電圧は増幅され、高レベル電圧ＶＡＰまで上昇する。一方、ＭＴＪ素子の抵抗値が低いとき（ＲＭＴＪ＝Ｌ）、並列合成抵抗は、抵抗値が相対的に低い抵抗素子ＲＭＴＪの振る舞いが支配的になり、通常の抵抗的に動作する。これにより、ノードＶＳＬの電圧は減衰され、低レベル電圧ＶＰまで下降する。

並列合成抵抗による自己増幅作用および自己減衰作用の結果、動作開始から１．６ｎｓ後に、ノードＶＳＬの電圧は、参照電圧ＶＲＥＦ２（例えば、０．５Ｖ）に対して３１０ｍＶまたは２４０ｍＶの差を有している。これ等の電圧差は、センスアンプ回路ＳＡＣへの入力信号として十分な振幅である。

この後、ノードＶＳＬの電圧と参照電圧ＶＲＥＦ２との差は、センスアンプ回路ＳＡＣにより差動増幅される。具体的には、メモリセルＭＣに論理１が保持されているとき（ＲＭＴＪ＝Ｈ）、センスアンプ回路ＳＡＣはノードＶＳＬの高レベル電圧ＶＡＰを増幅し、論理１を示す高レベルを出力する。メモリセルＭＣに論理０が保持されているとき（ＲＭＴＪ＝Ｌ）、センスアンプ回路ＳＡＣはノードＶＳＬの低レベル電圧ＶＰを増幅し、論理０を示す低レベルを出力する。これにより、メモリセルＭＣに保持されているデータを読み出すことが可能になる。

図９は、図２に示す半導体メモリの動作時のＭＴＪ素子の状態の例を示している。図９において、フリー層ＦＲＥＥおよびピンド層ＰＮＤに示す横向きの矢印は、磁極の向きを示している。フリー層ＦＲＥＥとピンド層ＰＮＤの磁極の向きが同じとき、ＭＴＪ素子の抵抗値は低く、メモリセルＭＣは論理０を保持している状態である（図９（ａ、ｃ））。フリー層ＦＲＥＥとピンド層ＰＮＤの磁極の向きが逆のとき、ＭＴＪ素子の抵抗値は高く、メモリセルＭＣは論理１を保持している状態である（図９（ｂ、ｄ））。

読み出し動作では、フリー層ＦＲＥＥの電圧ＶＦＲＥＥが０Ｖ（ＶＳＳ）に設定され、ピンド層ＰＮＤの電圧ＶＰＮＤがプリチャージ電圧（例えば、電源電圧ＶＤＤの半分の値）に設定される。ＭＴＪ素子には、初期電圧ＶＩＮＴが印加される。プリチャージ電圧は、負性抵抗回路ＮＲＣが負性抵抗領域で動作するための電圧である。読み出し動作では、ピンド層ＰＮＤからフリー層ＦＲＥＥに向けてＭＴＪ素子内に電流ＩＭＴＪが流れる。この電流ＩＭＴＪの値は、閾値電流値より小さいため磁化反転は起こらない。すなわち、メモリセルＭＣに保持されているデータの論理が、読み出し動作により反転することはない。

論理０の書き込み動作では、フリー層ＦＲＥＥの電圧ＶＦＲＥＥが書き込み電圧ＶＣに設定され、ピンド層ＰＮＤの電圧ＶＰＮＤが０Ｖに設定される。例えば、書き込み電圧ＶＣは、電源電圧ＶＤＤより低い値に設定される。このとき、フリー層ＦＲＥＥからピンド層ＰＮＤに向けて閾値電流値以上の書き込み電流ＩＭＴＪが流れ、磁化反転が起こる。具体的には、電子がピンド層ＰＮＤからフリー層ＦＲＥＥに流れ、ピンド層ＰＮＤの磁極と同じ向きにスピン編極した電子がフリー層ＦＲＥＥに流れる。これにより、フリー層ＦＲＥＥの磁極の向きは、ピンド層ＰＮＤの磁極の向きと揃い、ＭＴＪ素子の抵抗値ＲＭＴＪは低くなる。すなわち、メモリセルＭＣに保持されるデータは、論理０に書き換えられる。

論理１の書き込み動作では、フリー層ＦＲＥＥの電圧ＶＦＲＥＥが０Ｖに設定され、ピンド層ＰＮＤの電圧ＶＰＮＤが書き込み電圧ＶＣに設定される。このとき、ピンド層ＰＮＤからフリー層ＦＲＥＥに向けて閾値電流値以上の書き込み電流ＩＭＴＪが流れ、磁化反転が起こる。具体的には、電子がフリー層ＦＲＥＥ側からピンド層ＰＮＤへと流れ、ピンド層ＰＮＤの磁極の向きと逆向きにスピン編極した電子が反射されてフリー層ＦＲＥＥに戻る。これにより、フリー層ＦＲＥＥの磁極の向きは、ピンド層ＰＮＤの磁極の向きと逆になり、ＭＴＪ素子の抵抗値ＲＭＴＪは高くなる。すなわち、メモリセルＭＣに保持されるデータは、論理１に書き換えられる。

なお、読み出し動作において、初期電圧ＶＩＮＴは、フリー層ＦＲＥＥを基準としてピンド層ＰＮＤに掛かる電圧である。このとき、図１１に示すように、ＭＴＪ素子に印加される初期電圧ＶＩＮＴの極性は負になる。論理０の書き込み動作において、フリー層ＦＲＥＥに印加される論理０用の書き込み電圧ＶＣは、ピンド層ＰＮＤを基準にしてフリー層ＦＲＥＥに掛かる電圧である。このため、図１０に示すように、ＭＴＪ素子に印加される書き込み電圧ＶＣの極性は正になる。論理１の書き込み動作において、ピンド層ＰＮＤに印加される書き込み電圧ＶＣは、フリー層ＦＲＥＥを基準にしてピンド層ＰＮＤに掛かる電圧である。このため、図１０に示すように、ＭＴＪ素子に印加される論理１用の書き込み電圧ＶＣの極性は負になる。

図１０は、図３に示すＭＴＪ素子における書き込み動作時の抵抗−電圧特性の例を示している。図１０において太枠はＭＴＪ素子の両端に印加される電圧に応じて変化する抵抗値のヒステリシス特性のループを示している。ヒステリシス特性のループ上での状態変化の向きは、ループ上に矢印で示すように右回りである。このように、ＭＴＪ素子の抵抗値は、印加される電圧に対して変化するヒステリシス特性を持っている。縦軸は、ＭＴＪ素子の抵抗値を示している。横軸は、ピンド層ＰＮＤを基準にするフリー層ＦＲＥＥの電圧（フリー層の電圧ＶＦＲＥＥ−ピンド層の電圧ＶＰＮＤ）を示している。

図中の黒丸は、ＭＴＪ素子に論理１が書き込まれ、ＭＴＪ素子が高抵抗ＲＡＰ（反平行化）に設定されていることを示している。図中の白丸は、ＭＴＪ素子に論理０が書き込まれ、ＭＴＪ素子が低抵抗ＲＰ（平行化）に設定されていることを示している。ここで、フリー層ＦＲＥＥの磁極の向きが、ピンド層ＰＮＤの磁極の向きと同じになる書込みを平行化と称する。フリー層ＦＲＥＥの磁極の向きが、ピンド層ＰＮＤの磁極の向きと逆になる書込みを反平行化と称する。

例えば、高抵抗ＲＡＰ（論理１）の状態のＭＴＪ素子に電圧値”＋ＶＣ”が印加されたとき、ＭＴＪ素子の状態は、経路（ａ）、（ｂ）、（ｃ）を通って低抵抗ＲＰ（論理０）の状態に反転する。電圧値”＋ＶＣ”は、ピンド層ＰＮＤに０Ｖが印加され、フリー層ＦＲＥＥに電圧ＶＣが印加されることを示している。同様に、低抵抗ＲＰ（論理０）の状態のＭＴＪ素子に電圧値”−ＶＣ”が印加されたとき、ＭＴＪ素子は、経路（ｄ）、（ｅ）、（ｆ）を通って高抵抗ＲＡＰ（論理１）の状態に反転する。電圧値”−ＶＣ”は、ピンド層ＰＮＤに電圧ＶＣが印加され、フリー層ＦＲＥＥに０Ｖが印加されることを示している。例えば、電圧ＶＣは０．８Ｖ〜１．０Ｖ程度である。このように、この実施形態では、ピンド層ＰＮＤとフリー層ＦＲＥＥの間に電圧ＶＣ（”＋ＶＣ”または”−ＶＣ”）が印加されると、磁化反転が起こる閾値電流値以上の書き込み電流がピンド層ＰＮＤとフリー層ＦＲＥＥの間に流れる。

なお、抵抗値が低抵抗ＲＰ（論理０）のＭＴＪ素子に論理０の書き込み動作を行うとき、ＭＴＪ素子の状態は、経路（ｃ）の逆向きに変化した後、経路（ｃ）を戻り、元の抵抗値ＲＰが維持される。抵抗値が高抵抗ＲＡＰ（論理１）のＭＴＪ素子に論理１の書き込み動作を行うとき、ＭＴＪ素子の状態は、経路（ｆ）の逆向きに変化した後、経路（ｆ）を戻り、元の抵抗値ＲＡＰが維持される。

図１１は、図３に示すＭＴＪ素子における読み出し動作時の抵抗−電圧特性の例を示している。図９に示すように、読み出し動作では、ＭＴＪ素子には、ピンド層ＰＮＤに初期電圧ＶＩＮＴが印加され、フリー層ＦＲＥＥに０Ｖが印加される。ピンド層ＰＮＤの電圧はフリー層ＦＲＥＥの電圧より高いため、初期電圧ＶＩＮＴは負の極性を示す。なお、初期電圧ＶＩＮＴは、閾値電流値に対応する閾値電圧”−ＶＣ”より小さい。このため、初期電圧ＶＩＮＴが印加されたときにＭＴＪ素子に流れる電流は、抵抗値が反転する閾値電流値より小さい。読み出し動作では、ソース線ＳＬにプリチャージ電圧（例えば、電源電圧ＶＤＤの半分の値）が印加され、ＭＴＪ素子に初期電圧ＶＩＮＴが印加された後、ソース線ＳＬの電圧は、ＭＴＪ素子の抵抗値と負性抵抗回路ＮＲＣとの並列合成抵抗による自己増幅作用または自己減衰作用に応じて、プリチャージ電圧（例えば、電源電圧ＶＤＤの半分の値）から上昇または下降する。具体的には、以下に示すように、初期電圧ＶＩＮＴは、ノードＶＭＴＪの読み出し電圧がヒステリシス特性のループの変化の向きと逆向きに変化するように設定される。換言すれば、初期電圧ＶＩＮＴは、ヒステリシス特性のループにおいてＭＴＪ素子の抵抗値が高抵抗ＲＡＰ側に遷移する極性（この例では、負の極性）に設定される。

例えば、ＭＴＪ素子の抵抗値が高抵抗ＲＡＰ（論理１）のとき、上述したように、負性抵抗回路ＮＲＣの抵抗素子ＲＮＲＣの負性抵抗としての振る舞いが支配的になり、ソース線ＳＬの電圧は電源電圧ＶＤＤ（−ＶＣ）に向けて上昇する（図１１（ａ））。ＭＴＪ素子の抵抗値が低抵抗ＲＰ（論理０）のとき、ＭＴＪ素子の抵抗素子ＲＭＴＪの通常の抵抗としての振る舞いが支配的になり、ソース線ＳＬの電圧は接地電圧ＶＳＳ（０Ｖ）に向けて下降する（図１１（ｂ））。

この実施形態では、初期電圧ＶＩＮＴは、図１１の横軸において負の極性側に設定される。換言すれば、読み出し動作の初期電圧値ＶＩＮＴの印加方向（極性）は、ＭＴＪ素子が反平行化（高抵抗ＲＡＰ）に反転する側に設定される。これにより、ＭＴＪ素子の抵抗値が高いとき（ＲＡＰ）の読み出し動作では、並列合成抵抗の自己増幅作用により、ソース線ＳＬ（ノードＶＭＴＪ）の電圧は、電源電圧ＶＤＤに向けて上昇する。このとき、ＭＴＪ素子の抵抗値ＲＡＰは、ヒステリシス特性のループの向き（図１０に示す矢印（ｆ））と逆に向けて変化する。同様に、ＭＴＪ素子の抵抗値が低いとき（ＲＰ）の読み出し動作では、並列合成抵抗の自己減衰作用により、ソース線ＳＬの電圧は、接地電圧ＶＳＳ（０Ｖ）に向けて下降する。このとき、ＭＴＪ素子の抵抗値ＲＰは、ヒステリシス特性のループの向き（図１０に示す矢印（ｄ））と逆に向けて変化する。読み出し動作後には、ＭＴＪ素子の抵抗値は、ヒステリシス特性のループに沿って元の値（図１０に示す黒丸または白丸の位置）に戻る。

このように、高抵抗ＲＡＰおよび低抵抗ＲＰのいずれにおいても、読み出し動作時の抵抗値は、ヒステリシス特性のループの向きと逆向きに変化する。このため、読み出し動作において、初期電圧ＶＩＮＴが印加されたときにＭＴＪ素子の抵抗値（高抵抗ＲＡＰまたは低抵抗ＲＰ）が反転することを防止でき、メモリセルＭＣに保持されているデータの論理が書き換わることを防止できる。さらに、読み出し動作において、並列合成抵抗による自己増幅作用または自己減衰作用を利用して、センスアンプＳＡが動作する前にソース線ＳＬの電圧をシフトできる。この結果、初期電圧ＶＩＮＴの値が低く設定されるときにも、十分な読み出しマージンを確保でき、図１３に示す読み出しマージンの問題を解決できる。

なお、図１１の”｜−Ｒ｜”は、負性抵抗回路ＮＲＣの抵抗値の絶対値を示している。図８で説明したように、例えば、図７に示す抵抗素子ＲＭＴＪの高抵抗値ＲＡＰを２．２ｋΩ、低抵抗値ＲＰを１．５ｋΩに設定するとき、負性抵抗回路ＮＲＣの抵抗値は、高抵抗ＲＡＰと低抵抗ＲＰの中間の値（例えば１．７ｋΩ）になるように設計される。これにより、抵抗素子ＲＮＲＣ、ＲＭＴＪによる並列合成抵抗を、ＭＴＪ素子に論理１が保持されるときに負性抵抗的に動作させることができ、ＭＴＪ素子に論理０が保持されるときに通常の抵抗的に動作させることができる。したがって、並列合成抵抗による自己増幅作用および自己減衰作用により、センスアンプＳＡが増幅動作を開始する前に、ノードＶＳＬの電圧と参照電圧ＶＲＥＦ２とに差を発生させることができる。この結果、読み出しマージンを向上できる。

図１２は、図２に示す半導体メモリＭＥＭの読み出し動作の例を示している。まず、半導体メモリＭＥＭは、コマンド端子ＣＭＤおよびアドレス端子ＡＤを介して読み出しコマンドＲＤおよび読み出しアドレスＡ１を受ける（図１２（ａ））。図２に示すソース線制御回路ＳＬＣＮＴは、プリチャージ期間ＰＲＥに読み出しアドレスＡ１に対応するソース線ＳＬ（ノードＶＳＬ）を電源電圧ＶＤＤの半分の値にプリチャージする（図１２（ｂ））。ソース線ＳＬにプリチャージ電圧が印加されると、ＭＴＪ素子には、セル選択トランジスタのオフ抵抗との直列接続で分圧された初期電圧ＶＩＮＴが印加される。プリチャージ期間ＰＲＥは、ワード線ＷＬが活性化される前に終了する。プリチャージ期間ＰＲＥの後、ソース線ＳＬ（ノードＶＳＬ）は、フローティング状態（電源電圧ＶＤＤの半分の値にプリチャージされた状態）を維持される。なお、ソース線制御回路ＳＬＣＮＴは、読み出しアドレスＡ１に対応しない他のソース線ＳＬを０Ｖに維持する。

ビット線制御回路ＢＬＣＮＴは、読み出し動作中、ビット線ＢＬの電圧を０Ｖに設定する（図１２（ｃ））。ワードデコーダＷＤＥＣは、読み出しアドレスＡ１に対応するワード線ＷＬを高レベルに活性化する（図１２（ｄ））。ワードデコーダＷＤＥＣは、読み出しアドレスＡ１に対応しない他のワード線ＷＬを低レベルに維持する。

ワード線ＷＬの活性化に応答して、データを読み出すメモリセルＭＣのＭＴＪ素子はソース線ＳＬに接続される。このように、図２に示すソース線制御回路ＳＬＣＮＴ、ビット線制御回路ＢＬＣＮＴおよびワードデコーダＷＤＥＣは、閾値電流値より小さい読み出し電流に対応する初期電圧ＶＩＮＴをＭＴＪ素子の両端（図7に示す読み出しノードＶＭＴＪ）に一時的に設定する電圧設定回路として動作する。

この後、図８で説明したように、並列合成抵抗による自己増幅作用および自己減衰作用が起こり、ソース線ＳＬ（ノードＶＳＬ）の電圧が変化する。具体的には、ソース線ＳＬの電圧は、ＭＴＪ素子の抵抗値が高いときに上昇し（図１２（ｅ））、ＭＴＪ素子の抵抗値が低いときに下降する（図１２（ｆ））。

次に、動作制御回路ＯＰＣは、センスアンプＳＡを動作するために、センスアンプイネーブル信号ＳＡＥＮを高レベルに活性化する（図１２（ｇ））。センスアンプＳＡは、ソース線ＳＬの電圧と参照電圧ＶＲＥＦ２との差を差動増幅し、ソース線ＳＬの電圧に対応する論理と逆の論理を示す電圧レベルをノードＮＤ１に生成する（図１２（ｈ））。そして、センスアンプＳＡは、ノードＮＤ１の電圧レベルを反転してデータ出力信号ＤＯＵＴ（読み出しデータＤ１）として出力する（図１２（ｉ））。この後、コラムスイッチ回路ＣＳＷＣは、アドレス信号ＡＤに応じて、読み出しデータＤ１が伝達されるデータ出力信号線ＤＯＵＴを選択する。コラムスイッチ回路ＣＳＷＣからデータ端子ＤＱ側に伝達される読み出しデータＤ１は、データラッチ等にラッチされ、データ端子ＤＱから半導体メモリＭＥＭの外部に出力される（図１２（ｊ））。ラッチされた読み出しデータは、読み出しコマンドＲＤが半導体メモリＭＥＭに供給されている間保持される。

読み出しコマンドＲＤの供給から所定時間後に、ソース線制御回路ＳＬＣＮＴは、ソース線ＳＬを０Ｖに設定する（図１２（ｋ））。これにより、ＭＴＪ素子の両端は０Ｖに設定され、ノードＮＤ１は高レベル（ＶＤＤ）に設定される（図１２（ｌ））。この後、センスアンプイネーブル信号ＳＡＥＮが非活性化され、センスアンプＳＡは動作を停止する（図１２（ｍ））。ワードデコーダＷＤＥＣは、ソース線ＳＬが０Ｖに設定された後に、ＭＴＪ素子とソース線ＳＬとの接続を解除するためにワード線ＷＬを低レベルに非活性化する（図１２（ｎ））。そして、読み出しコマンドＲＤおよび読み出しアドレスＡ１の半導体メモリＭＥＭへの供給が停止され、読み出し動作が完了する（図１２（ｏ））。なお、半導体メモリＭＥＭは、読み出しコマンドＲＤの供給停止に伴い読み出しデータＤ１の出力を停止する（図１２（ｐ））。

図１３は、負性抵抗回路ＮＲＣを持たない半導体メモリにおける読み出し動作時の抵抗−電流特性の例を示している。図１３において太枠はＭＴＪ素子に流れる電流ＩＭＴＪに応じて変化する抵抗値のヒステリシス特性のループを示している。図１３の電流値”＋ＩＣ”、”−ＩＣ”は、図１１の電圧値”＋ＶＣ”、”−ＶＣ”にそれぞれ対応しており、ピンド層ＰＮＤとフリー層ＦＲＥＥの間に磁化反転が起こる閾値電流値である。

負性抵抗回路ＮＲＣを持たない半導体メモリＭＥＭでは、読み出し電流ＩＲＥＡＤをＭＴＪ素子に流し、ソース線ＳＬ（ノードＶＳＬ）に生成される読み出し電圧をセンスアンプＳＡで増幅することで、メモリセルＭＣに保持されているデータが読み出される。図１３では、読み出し電流ＩＲＥＡＤに応じて生成される読み出し電圧をセンスアンプＳＡによって直接増幅する。このため、読み出しマージンを向上するためには、読み出し電流ＩＲＥＡＤの値を大きくして読み出し電圧を高くする必要がある。したがって、図１３に示す読み出し電流ＩＲＥＡＤに対応してＭＴＪ素子の両端（図7に示すノードＶＭＴＪ）に生成される読み出し電圧は、図１１に示す初期電圧ＶＩＮＴより高くなる。

一方、ヒステリシス特性のループで表される抵抗−電流特性は、図１３に破線枠で示すように、製造されたＭＴＪ素子によりばらつきがある。例えば、特性のばらつきにより、閾値電流”−ＩＣ”の値が読み出し電流ＩＲＥＡＤの値より小さくなると、読み出し動作によりＭＴＪ素子の抵抗値は高抵抗ＲＡＰ側に反転し、メモリセルＭＣに保持されているデータは破壊される。すなわち、読み出しマージンは、ＭＴＪ素子の特性のばらつきにより小さくなる。

あるいは、読み出し電流ＩＲＥＡＤがノイズ等により一時的に増加し、閾値電流”−ＩＣ”を超えると、ＭＴＪ素子の抵抗値は高抵抗ＲＡＰ側に反転し、メモリセルＭＣに保持されているデータは破壊される。ノイズ等によるデータの破壊を防止するためには、読み出し電流ＩＲＥＡＤの値を下げる必要がある。しかし、読み出し電流ＩＲＥＡＤの値を下げると、読み出し電圧の値も小さくなり、データをセンスアンプＳＡで増幅し難くなる。すなわち、読み出しマージンは小さくなる。このように、負性抵抗回路ＮＲＣを持たない半導体メモリＭＥＭでは、読み出しマージンを確保することは難しい。特に、１．２Ｖ等の低電圧で動作する半導体メモリＭＥＭの読み出しマージンを確保することは難しい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、初期電圧ＶＩＮＴは、ヒステリシス特性のループにおいてＭＴＪ素子の抵抗値が高抵抗ＲＡＰ側に遷移する負の極性に設定される。これにより、読み出し電圧の変化によりＭＴＪ素子の抵抗値が反転することを防止でき、メモリセルＭＣに保持されているデータが書き換えられることを防止できる。この結果、半導体メモリＭＥＭの誤動作を防止でき、読み出しマージンを向上できる。

負性抵抗回路ＮＲＣの抵抗値（絶対値）は、論理１を保持するＭＴＪ素子の抵抗値ＲＡＰと論理０を保持するＭＴＪ素子の抵抗値ＲＰの間に設定される。これにより、抵抗素子ＲＮＲＣ、ＲＭＴＪによる並列合成抵抗を、ＭＴＪ素子に保持される論理に応じて負性抵抗的または通常の抵抗的に動作させることができる。この結果、センスアンプＳＡが増幅動作を開始する前に、ノードＶＭＴＪの電圧と参照電圧ＶＲＥＦ２とに差を発生させることができ、読み出しマージンをさらに向上できる。

負性抵抗回路ＮＲＣは、ソース線ＳＬに接続された複数のメモリセルＭＣに共通に配置され、これ等メモリセルＭＣの読み出し動作で共通に使用される。これにより、負性抵抗回路ＮＲＣの数を減らすことができ、高い読み出しマージンを有する半導体メモリＭＥＭのチップサイズを小さくできる。

図１４は、別の実施形態における半導体メモリの例を示している。図２と同じ要素については、詳細な説明は省略する。この実施形態では、メモリセルＭＣおよび動作制御回路ＯＰＣが図２と相違している。その他の構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、ＭＴＪ（磁気トンネル接合）素子がメモリセル内に形成されたスピン注入ＭＲＡＭである。半導体メモリＭＥＭは、クロック信号に非同期で動作するが、クロック信号に同期して動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

メモリセルＭＣは、ＭＴＪ素子のフリー層ＦＲＥＥがセル選択トランジスタＴＲを介してソース線ＳＬに接続され、ピンド層ＰＮＤがビット線ＢＬに接続されている。すなわち、図１４において、ＭＴＪ素子の矢印の向きは、図２と逆になっている。メモリセルＭＣのその他の構成は、図２と同じである。

動作制御回路ＯＰＣは、読み出し動作において、センスアンプＳＡの増幅動作を停止するためのセンスアンプイネーブル信号ＳＡＥＮの非活性化タイミングを図２に比べて早くしている。動作制御回路ＯＰＣのその他の制御信号のタイミングは、図２と同じである。

図１５は、図１４に示す半導体メモリの動作時のＭＴＪ素子の状態の例を示している。図９と同じ状態のものについては、詳細な説明は省略する。この実施形態では、ＭＴＪ素子のフリー層ＦＲＥＥがソース線ＳＬに接続され、ピンド層ＰＮＤがビット線ＢＬに接続されている。このため、フリー層ＦＲＥＥとピンド層ＰＮＤの配置が図９と逆になっている。

読み出し動作では、図９と同様に、ピンド層ＰＮＤの電圧ＶＰＮＤが０Ｖ（ＶＳＳ）に設定され、フリー層ＦＲＥＥの電圧ＶＦＲＥＥがプリチャージ電圧に設定される。ＭＴＪ素子には、セル選択トランジスタのオフ抵抗との直列接続で分圧された初期電圧ＶＩＮＴが印加される。但し、フリー層ＦＲＥＥとピンド層ＰＮＤの配置が図９と逆のため、電流ＩＭＴＪは、読み出し動作中にフリー層ＦＲＥＥからピンド層ＰＮＤに向けてＭＴＪ素子内に流れる。初期電圧ＶＩＮＴに対応する電流ＩＭＴＪの値は、閾値電流値より小さいため磁化反転は起こらない。すなわち、メモリセルＭＣに保持されているデータの論理が、読み出し動作により反転することはない。

書き込み動作では、フリー層ＦＲＥＥとピンド層ＰＮＤの配置が逆になっているため、フリー層ＦＲＥＥの電圧ＶＦＲＥＥとピンド層ＰＮＤの電圧ＶＰＮＤが図９と逆になる。書き込み動作のその他の状態は、図９と同じである。

図１６は、図１４に示すＭＴＪ素子における読み出し動作時の抵抗−電圧特性の例を示している。図１１と同じ動作については、詳細な説明は省略する。この実施形態では、図１５に示すように、読み出し動作時のピンド層ＰＮＤの電圧はフリー層ＦＲＥＥの電圧より低い。このため、初期電圧ＶＩＮＴは正の極性を示す。初期電圧ＶＩＮＴは、図１５に示すように、読み出し動作の開始時にフリー層ＦＲＥＥ層に印加される電圧である。

読み出し動作では、図８に示すように、ソース線ＳＬの電圧は、ＭＴＪ素子の抵抗値と負性抵抗回路ＮＲＣとの並列合成抵抗による自己増幅作用または自己減衰作用に応じて、プリチャージ電圧（例えば、電源電圧ＶＤＤの半分の値)から上昇または下降する。

例えば、ＭＴＪ素子の抵抗値が高抵抗ＲＡＰのとき（論理１を保持）、上述したように、負性抵抗回路ＮＲＣの抵抗素子ＲＮＲＣの負性抵抗としての振る舞いが支配的になり、ソース線ＳＬの電圧は電源電圧ＶＤＤ（＋ＶＣ）に向けて上昇する（図１６（ａ））。ＭＴＪ素子の抵抗値が低抵抗ＲＰのとき（論理０を保持）、ＭＴＪ素子の抵抗素子ＲＭＴＪの通常の抵抗としての振る舞いが支配的になり、ソース線ＳＬの電圧は接地電圧ＶＳＳ（０Ｖ）に向けて下降する（図１６（ｂ））。

ここで、図１１との違いは、論理１を読み出すときに、抵抗値がヒステリシス特性のループの向きと同じ方向に変化することである。このため、並列合成抵抗の自己増幅作用が続くと、ソース線ＳＬの電圧が電圧値＋ＶＣに到達し、ＭＴＪ素子の抵抗値が高抵抗ＲＡＰから低抵抗ＲＰに反転するおそれがある。すなわち、メモリセルＭＣに保持されているデータが破壊するおそれがある。これを防止するために、この実施形態では、論理１（高抵抗ＲＡＰ）を記憶するメモリセルＭＣからデータを読み出すときに、ソース線ＳＬの電圧が電圧値＋ＶＣに到達する前にセンスアンプＳＡの動作を停止する（図１６（ｃ））。これにより、上述した実施形態と同様に、読み出しマージンを向上できる。

センスアンプＳＡの動作を停止するためには、読み出し動作時に図１４に示す全てのソース線ＳＬの電圧をモニタし、ソース線ＳＬのいずれかが、所定の電圧まで上昇したときにセンスアンプイネーブル信号ＳＡＥＮを非活性化すればよい。ここで、所定の電圧は、初期電圧ＶＩＮＴより高く、電圧値＋ＶＣより低い値である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１７は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（コントローラ）と、上述した実施形態の半導体メモリＭＥＭのいずれかと、周辺回路Ｉ／Ｏとを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するメモリコントローラの機能を有している。あるいは、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏにアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求（読み出しコマンドおよび書き込みコマンド）に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、メモリコントローラＭＣＮＴの機能を有するＣＰＵと半導体メモリＭＥＭ、あるいは、メモリコントローラＭＣＮＴと半導体メモリＭＥＭである。

なお、上述した実施形態では、可変抵抗素子としてＭＴＪ素子をメモリセルＭＣに形成する例について述べた。しかし、例えば、印加される電圧に対して抵抗値がヒステリシス特性を持つ他の可変抵抗素子をメモリセルＭＣに形成してもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＢＬＣＮＴ‥ビット線制御回路；ＣＤＥＣ‥コラムデコーダ；ＣＳＷＣ‥コラムスイッチ回路；ＦＲＥＥ‥フリー層；Ｉ／Ｏ‥周辺回路；ＩＲＥＡＤ‥読み出し電流；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＴＪ‥ＭＴＪ素子；ＮＲＣ‥負性抵抗回路；ＯＰＣ‥動作制御回路；ＰＮＤ‥ピンド層；ＳＡ‥センスアンプ；ＳＡＣ‥センスアンプ回路；ＳＢＵＳ‥システムバス；ＳＬ‥ソース線；ＳＬＣＮＴ‥ソース線制御回路；ＳＹＳ‥システム；ＴＢ‥トンネルバリア層；ＴＲ‥セル選択トランジスタ；＋ＶＣ、−ＶＣ‥書き込み電圧；ＶＩＮＴ‥初期電圧；ＶＧＥＮ１、ＶＧＥＮ２‥電圧生成回路；ＶＲＥＦ１、ＶＲＥＦ２‥参照電圧；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線

Claims (5)

1. 印加される電圧に対して抵抗値がヒステリシス特性を持ち前記抵抗値に応じてデータを保持する可変抵抗素子を有し、閾値電流を超える書き込み電流が前記可変抵抗素子の一方または他方の向きに流れることで前記抵抗値が変化してデータが書き換えられる少なくとも１つのメモリセルと、
   前記可変抵抗素子の一端に接続された読み出しノードを介して、前記可変抵抗素子に並列に接続された負性抵抗回路と、
   前記メモリセルからデータを読み出すときに、前記閾値電流の値より小さい読み出し電流に対応する初期電圧を前記読み出しノードに一時的に設定する電圧設定回路と、
   前記初期電圧に応じて前記可変抵抗素子および前記負性抵抗回路に流れる電流により変化する前記読み出しノードの読み出し電圧に基づいて、前記メモリセルに保持されているデータの論理を判定する読み出し回路と
   を備え、
   前記電圧設定回路は、前記読み出し電圧が前記ヒステリシス特性のループの変化の向きと逆向きに変化するように前記初期電圧を設定すること
   を特徴とする半導体メモリ。
2. 前記電圧設定回路は、前記初期電圧を、前記ヒステリシス特性のループにおいて前記可変抵抗素子の抵抗値が高抵抗側に遷移する極性に設定すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記負性抵抗回路の抵抗値の絶対値は、論理１を保持する前記可変抵抗素子の抵抗値と論理０を保持する前記可変抵抗素子の抵抗値の間に設定されていること
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 前記読み出しノードと複数の前記メモリセルとを接続する共通のソース線と、
   複数の前記メモリセルの各々に形成され、前記可変抵抗素子の前記一端を前記ソース線に接続するセル選択トランジスタと、
   複数の前記メモリセルの各々の前記可変抵抗素子の他端に接続された共通のビット線と、
   を備え、
   前記負性抵抗回路は、前記ソース線を介して複数の前記メモリセルに共通に接続されること
   を特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
5. 印加される電圧に対して抵抗値がヒステリシス特性を持ち前記抵抗値に応じてデータを保持する可変抵抗素子を有し、閾値電流を超える書き込み電流が前記可変抵抗素子の一方または他方の向きに流れることで前記抵抗値が変化してデータが書き換えられる少なくとも１つのメモリセルと、前記可変抵抗素子の一端に接続された読み出しノードを介して、前記可変抵抗素子に並列に接続された負性抵抗回路とを備える半導体メモリの動作方法であって、
   前記メモリセルからデータを読み出すときに、前記閾値電流の値より小さい読み出し電流に対応する初期電圧を前記読み出しノードに一時的に設定し、前記初期電圧は、前記読み出し電圧が前記ヒステリシス特性のループの変化の向きと逆向きに変化するように設定され、
   前記初期電圧に応じて前記可変抵抗素子および前記負性抵抗回路に流れる電流により変化する前記読み出しノードの読み出し電圧に基づいて、前記メモリセルに保持されているデータの論理を判定すること
   を特徴とする半導体メモリの動作方法。

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