JP4188603B2

JP4188603B2 - 液晶表示装置およびその駆動方法

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Publication number: JP4188603B2
Application number: JP2002007336A
Authority: JP
Inventors: 史朗上田
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Filing date: 2002-01-16
Publication date: 2008-11-26
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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびその駆動方法に係わり、特に、Ｎライン反転駆動方法などの、画素に印加する階調電圧を複数ライン毎に極性反転する駆動方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型のパーソナルコンピュータ（以下、単に、パソコンという）等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置の１つに、アクティブ素子として薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を使用する液晶表示パネルと、液晶表示パネルの長辺側に配置されるドレインドライバと、液晶表示パネルの短辺側に配置されるゲートドライバと、液晶表示パネルの裏面側に配置されるインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
この液晶表示モジュールとして、１水平走査期間の初めの所定期間（以下、プリチャージ期間という。）内に、液晶表示パネル内のドレイン信号線にプリチャージ電圧を出力し、ドレイン信号線をプリチャージ電圧に充電するようにしたものが知られている。
なお、このような技術は、例えば、特開平１１−８５１０７号公報などに記載されている。
【０００３】
【発明が解決しようとする課題】
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールにおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極（または共通電極）に印加する共通電圧を基準にして、画素電極に印加する階調電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される共通電圧と画素電極に印加する階調電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される共通電圧を一定とし、画素電極に印加する階調電圧を、コモン電極に印加される共通電圧を基準にして、交互に正、負に反転させる方法であり、ドット反転法、ｎライン（例えば、２ライン）反転法などが知られている。
【０００４】
図１７は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線に出力される階調電圧（即ち、画素電極に印加される階調電圧）の極性を説明するための図である。
ドット反転では、図１７に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して負極性の階調電圧（図１７では●で示す）が、また、偶数番目のドレイン信号線に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して正極性の階調電圧（図１７では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に正極性の階調電圧が、また、偶数番目のドレイン信号線に負極性の階調電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、図１７に示すように、偶数フレームの奇数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に正極性の階調電圧が、また、偶数番目のドレイン信号線に負極性の階調電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に負極性の階調電圧が、また、偶数番目のドレイン信号線に正極性の階調電圧が印加される。
【０００５】
このドット反転法を使用することにより、隣り合うドレイン信号線に印加される電圧が逆極性となるため、コモン電極や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極に流れる電流が少なく電圧降下が大きくならないため、コモン電極の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
しかしながら、駆動方法として、前述したドット反転法を採用した液晶表示モジュールを搭載したパソコンでは、交流化のタイミングと、表示される画像パターン（例えば、Ｗｉｎｄｏｗｓ(登録商標)終了画面など）との間に所定の関係がある場合に、液晶表示パネルの表示画面にフリッカ（または、ちらつき）が生じ、表示品質が損なわれるという欠点があった。
この問題点は、駆動方法として、Ｎライン（例えば、２ライン）反転法を採用し、ドレインドライバからドレイン信号線に印加する階調電圧の極性を、Ｎライン（例えば、２ライン）毎に反転させることにより解決することができる。
しかしながら、駆動方法として、Ｎライン（例えば、２ライン）反転法を採用した場合には、図１８に示すように、例えば、同じ階調で、かつ、同じ色を画面全体に表示したときなどに、Ｎライン毎に、表示画面中に横筋が生じ、液晶表示パネルの表示品質を著しく損なわせるという問題点があった。
【０００６】
他方、液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの解像度として、ＸＧＡ表示モードの１０２４×７６８画素、ＳＸＧＡ表示モードの１２８０×１０２４画素、ＵＸＧＡ表示モードの１６００×１２００画素とさらなる高解像度化が要求されている。
このため、１垂直走査期間内の水平走査数が増加し、それに伴い１水平走査当たりの書き込み時間はだんだん短くなり、ドレインドライバの出力遅延時間（ｔＤＤ）が大きな問題となってきている。
即ち、１水平走査当たりの書き込み時間に対するドレインドライバの出力遅延時間（ｔＤＤ）の割合が大きくなると、画素書き込み電圧が不足し、液晶表示パネルに表示される表示画面の表示品質が著しく劣化する。
そのため、従来の液晶表示モジュールでは、プリチャージ期間内に、ドレイン信号線にプリチャージ電圧を供給し、ドレイン信号線をプリチャージ電圧に充電するようにしている。
しかしながら、プリチャージ期間内に、ドレイン信号線にプリチャージ電圧を供給しても、ドレインドライバから遠い遠端部分では、所定のプリチャージ電圧とはならない。
そのため、液晶表示パネルのドレインドライバから遠い遠端部分の画素では、書き込み電圧が不足し、液晶表示パネルに表示される表示画面の表示品質が著しく劣化することが想定される。
【０００７】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置およびその駆動方法において、階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる場合に、表示画面に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置およびその駆動方法において、プリチャージ期間内に、ドレインドライバの近傍部分の映像信号線に充電される充電電圧の電圧値と、ドレインドライバから遠い遠端部分の映像信号線に充電される充電電圧の電圧値との間の電位差を、従来よりも小さくすることが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
即ち、本発明は、駆動手段から各画素に出力する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させるとともに、前記駆動手段から前記各映像信号線に、充電電圧を出力する期間を、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時と、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時とで異ならせたことを特徴とする。
例えば、前記駆動手段から前記各映像信号線に前記充電電圧を出力する期間を、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時の方が、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時よりも長くする。
本発明によれば、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とを同じにすることができるので、表示画面に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。
【０００９】
さらに、本発明では、前記駆動手段から前記各映像信号線に前記充電電圧を出力する期間を、走査されるラインと前記駆動手段との間の距離に応じて異ならせる。
例えば、前記駆動手段から前記各映像信号線に前記充電電圧を出力する期間を、走査されるラインと前記駆動手段との間の距離が大きくなる程、漸次大きくする。
本発明によれば、液晶表示パネルの駆動手段から遠い遠端部分の画素においても、書き込み電圧が不足することがなくなるので、液晶表示パネルに表示される表示画面の表示品質を向上させることが可能となる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〈本発明が適用されるＴＦＴ方式の液晶表示モジュールの基本構成〉
図１は、本発明が適用される液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュールは、液晶表示パネル１０の長辺側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の短辺側にゲートドライバ１４０が配置される。
このドレインドライバ１３０、ゲートドライバ１４０は、液晶表示パネル１０の一方のガラス基板（例えば、ＴＦＴ基板）の周辺部に直接実装される。
インタフェース部１００はインタフェース基板に実装され、このインタフェース基板は、液晶表示パネル１０の裏側に実装される。
【００１１】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図であり、図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、保持容量（ＣADD）が接続される。
【００１２】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に保持容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に付加容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが保持容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１３】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示す表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくる外部クロック信号（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
【００１４】
本体コンピュータ側からの表示データは、例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００１５】
表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データに対応する階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号（ＦＬＭ）を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００１６】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、階調基準電圧生成回路１２１、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
階調基準電圧生成回路１２１は、直列抵抗分圧回路で構成され、１０値の階調基準電圧（Ｖ０〜Ｖ９）を出力する。この階調基準電圧（Ｖ０〜Ｖ９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する共通電圧（Ｖｃｏｍ）を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００１７】
〈図１に示すドレインドライバ１３０の構成〉
図４は、図１に示すドレインドライバ１３０の一例の概略構成を示すブロック図である。なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、階調基準電圧生成回路１２１から供給される５値の階調基準電圧（Ｖ０〜Ｖ４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、階調基準電圧生成回路１２１から供給される負極性の５値の階調基準電圧（Ｖ５〜Ｖ９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。
【００１８】
図５は、出力回路１５７の構成を中心に、図４に示すドレインドライバ１３０の構成を説明するためのブロック図である。
同図において、１５３は図４に示す制御回路１５２内のシフトレジスタ回路、１５６は図４に示すレベルシフト回路であり、また、データラッチ部２６５は、図４に示す入力レジスタ回路１５４とストレージレジスタ回路１５５とを表し、さらに、デコーダ部（階調電圧選択回路）２６１、アンプ回路対２６３、アンプ回路対２６３の出力を切り替えるスイッチ部（２）２６４が、図４に示す出力回路１５７を構成する。
ここで、スイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。また、Ｄ１〜Ｄ６は、それぞれ第１番目〜第６番目のドレイン信号線（Ｄ）を示している。
図５に示すドレインドライバ１３０においては、スイッチ部（１）２６２により、データラッチ部２６５（より詳しくは、図４に示す入力レジスタ１５４）に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部２６５に入力する。
以下、デコーダ部２７８と、アンプ回路対２６３について説明する。なお、プリチャージコントロール回路（以下、単に、プリチャージ回路と称する。）３０については後述する。
デコーダ部２６１は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、各データラッチ部２６５（より詳しくは、図４に示すストレージレジスタ１５５）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２７８と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、各データラッチ部２６５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２７９とから構成される。
【００１９】
この高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とは、隣接するデータラッチ部２６５毎に設けられる。
アンプ回路対２６３は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２７８で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を電流増幅して出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２７９で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を電流増幅して出力する。
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対２６３の高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、スイッチ部（１）２６２により、データラッチ部２６５に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部２６５に入力し、それに合わせて、高電圧用アンプ回路２７１あるいは低電圧用アンプ回路２７２から出力される出力電圧をスイッチ部（２）２６４により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｄ１）と第４番目のドレイン信号線（Ｄ４）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００２０】
〈プリチャージ回路３０の動作〉
図６は、図５に示すプリチャージ回路３０の動作を説明するための図である。
なお、この図６では、高電圧用デコーダ回路２７８、低電圧用デコーダ回路２７９、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のみ、また、各色毎の隣接するドレイン信号（Ｄ）、例えば、第１番目のドレイン信号線（Ｄ１）と第４番目のドレイン信号線（Ｄ４）に出力される出力系統のみを図示している。
この図６において、トランスファゲート回路（ＴＧ１〜ＴＧ４）は、図５に示すスイッチ部（２）２６４の一スイッチ回路を構成する。
また、出力ＰＡＤ（２１，２２）は、例えば、第１番目のドレイン信号線（Ｄ１）と第４番目のドレイン信号線（Ｄ４）に出力される半導体チップ（ドレインドライバ）の出力パッドを示す。
プリチャージ回路３０は、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間、および低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に設けられる。
【００２１】
このプリチャージ回路３０は、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間に接続されるトランスファゲート回路（ＴＧ３１）と、低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に接続されるトランスファゲート回路（ＴＧ３２）とを有する。
このトランスファゲート回路（ＴＧ３１，ＴＧ３２）は、（ＤＥＣＴ，ＤＥＣＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とを、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離す。
また、プリチャージ回路３０は、トランスファゲート回路（ＴＧ３３）とトランスファゲート回路（ＴＧ３４）とを有する。
このトランスファゲート回路（ＴＧ３３，ＴＧ３４）は、（ＰＲＥＴ，ＰＲＥＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用アンプ回路２７１に高電圧用プリチャージ電圧（例えば、任意の正極性の階調電圧）（ＶＨｐｒｅ）を、また、低電圧用アンプ回路２７２に低電圧用プリチャージ電圧（例えば、任意の負極性の階調電圧）（ＶＬｐｒｅ）を供給する。
【００２２】
図７は、図１に示す液晶表示パネル１０のドレイン信号線（Ｄ）の電圧波形を示す図である。
図１に示す液晶表示モジュールでは、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とが、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離され、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２には、高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬｐｒｅ）が供給される。
そのため、ドレイン信号線（Ｄ）は、予めプリチャージ電圧（高電圧用プリチャージ電圧（ＶＨｐｒｅ）、あるいは、低電圧用プリチャージ電圧（ＶＬｐｒｅ））に充電される。
この高電圧用アンプ回路２７１および低電圧用アンプ回路２７２からドレイン信号線（Ｄ）に対するプリチャージは、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９と並列的に行われる。
そして、プリチャージ期間終了後に、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２は、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力に追随し、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＨ，ＶＬＣＬ）を出力する。
このように、プリチャージ期間内にドレイン信号線（Ｄ）を、高電圧用プリチャージ電圧（ＶＨｐｒｅ）、あるいは、低電圧用プリチャージ電圧（ＶＬｐｒｅ）で充電することにより、プリチャージ期間終了後に、ドレイン信号線（Ｄ）の電位は、速やかに表示データに対応した階調電圧に追随することができる。
【００２３】
図８は、図６に示すプリチャージ回路３０のタイミングチャートの一例を示す図である。
図８に示す制御信号（ＨＩＺＣＮＴ）は、各トランスファゲート回路（ＴＧ１〜ＴＧ４）のゲート電極に印加される制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための制御信号であり、この制御信号（ＨＩＺＣＮＴ）は、クロック（ＣＬ１）のＨｉｇｈレベル（以下、単に、Ｈレベルと言う。）期間内で、クロック（ＣＬ２）の８周期分の間、Ｈレベルとなる信号である。
走査ラインの切り替わり時には、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とも不安定の状態にある。
この制御信号（ＨＩＺＣＮＴ）は、走査ラインの切り替わり期間内に、各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されるのを防止するために設けられている。
この制御信号（ＨＩＺＣＮＴ）がＨレベルの間、制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ）は、Ｌｏｗレベル（以下、単に、Ｌレベルと言う。）となり、また、制御信号（ＡＣＫＥＮ，ＡＣＫＯＮ）はＨレベルとなる。
これにより、各トランスファゲート回路（ＴＧ１〜ＴＧ４）は、全てオフとなる。
【００２４】
図８に示す制御信号（ＰＲＥＣＮＴ）は、各トランスファゲート回路（ＴＧ３１〜ＴＧ３４）のゲート電極に印加される制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための制御信号であり、この制御信号（ＰＲＥＣＮＴ）は、制御信号（ＨＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち下がり時にＬレベルとなる信号である。
制御信号（ＤＥＣＴ）は、制御信号（ＰＲＥＮ）の前にＨレベルからＬレベルに変化し、また、制御信号（ＤＥＣＮ）は、制御信号（ＰＲＥＴ）の前にＬレベルからＨレベルに変化する。
これにより、先ずトランスファゲート回路（ＴＧ３１，ＴＧ３２）がオフとなり、その後、（ｔＤ１）時間遅れて、トランスファゲート回路（ＴＧ３３，ＴＧ３４）がオンとなる。
また、制御信号（ＰＲＥＮ）は、制御信号（ＤＥＣＴ）の前にＬレベルからＨレベルに、また、制御信号（ＰＲＥＴ）は、制御信号（ＤＥＣＮ）の前にＨレベルからＬレベルに変化する。
これにより、先ずトランスファゲート回路（ＴＧ３３，ＴＧ３４）がオフとなり、その後、（ｔＤ２）時間遅れて、トランスファゲート回路（ＴＧ３１，ＴＧ３２）がオンとなる。
図８に示すように、プリチャージ期間は、制御信号（ＨＩＺＣＮＴ）の立ち下がり時点から、制御信号（ＤＥＣＴ）の立ち上がり時点までの時間で示されるが、実際に、プリチャージ電圧がドレイン信号線（Ｄ）に印加される時間は、制御信号（ＨＩＺＣＮＴ）の立ち下がり時点から、制御信号（ＰＲＥＴ）の立ち下がり時点までの時間となる。
【００２５】
〈図６に示すプリチャージ電圧の電圧値〉
図９（ａ）は、一本のドレイン信号線（Ｄ）において、ドレインドライバ１３０に近傍部分と、ドレインドライバ１３０から最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
この図９（ａ）から分かるように、プリチャージ期間内に、一本のドレイン信号線（Ｄ）にプリチャージ電圧（例えば、高電圧用プリチャージ電圧（ＶＨｐｒｅ）、あるいは低電圧用プリチャージ電圧（ＶＬｐｒｅ））を印加しても、その電位変動は、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分で相違する。
一般に、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧が好ましい。
しかしながら、高電圧用プリチャージ電圧（ＶＨｐｒｅ）として、正極性の中間電圧を選択した場合、図９（ａ）に示すように、前記ドレインドライバ１３０から最も遠い遠端部分では、正極性の中間電圧とはならない。
したがって、図６に示す高電圧用プリチャージ電圧（ＶＨｐｒｅ）の電圧値としては、図９（ｂ）に示すように、正極性の中間電圧より最大階調電圧に偏った電圧で、ドレインドライバ１３０の近傍部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs1）と、ドレインドライバ１３０から最も遠い遠端部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs2）との絶対値が等しくなる電圧（Ｖs1＝Ｖs2）が使用される。
同様に、低電圧用プリチャージ電圧（ＶＬｐｒｅ）としては、負極性の中間電圧より、最大階調電圧に偏った電圧が使用される。
【００２６】
〈本発明の概要〉
本実施の形態の液晶表示モジュールでは、その駆動方法として、２ライン反転法を採用している。
図１０は、液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧（即ち、画素電極に印加される階調電圧）の極性を説明するための図である。なお、この図１０では、正極性の階調電圧を◯で、また、負極性の階調電圧を●で表している。
２ライン反転法では、２ライン毎に、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧の極性が反転する点で、前述の図１７に示すドット反転法と異なるだけであるので、その詳細な説明は省略する。
例えば、数ラインに渡って、液晶表示パネル１０に同じ階調の画像を表示する場合に、２ライン反転法では、ドレインドライバ１３０が、２ライン毎に極性を反転した階調電圧をドレイン信号線（Ｄ）に出力する。
【００２７】
以下、２ライン反転法を用いた場合に、前述の横筋が発生する理由を、図１１を用いて説明する。
今、ドレインドライバ１３０が、ドレイン信号線（Ｄ）に出力する階調電圧の極性を、負極性から正極性に変化させた場合を考える。
この場合に、ドレイン信号線（Ｄ）上の階調電圧は、階調電圧の極性反転前は負極性で、極性反転後は正極性となるが、ドレイン信号線（Ｄ）は、一種の分布定数線路と見なせるので、直ちに、負極性の階調電圧から正極性の階調電圧に変化することができず、図７のドレイン電極波形に示すように、ある遅延時間を持って、負極性の階調電圧から正極性の階調電圧に変化する。
そのため、ドレイン信号線（Ｄ）に対して、図１１に示すプリチャージ期間Ａにプリチャージ電圧（Ｖｐｒｅ）を印加しても、ドレイン信号線（Ｄ）は、プリチャージ電圧（Ｖｐｒｅ）よりも低電圧のＶｐｒｅａの電圧に充電されることになり、その後、ＶＬＣＨの階調電圧が印加されても、ドレイン信号線（Ｄ）の電圧は、ＶＬＣＨの階調電圧より低電圧のＶＬＣＨａの電圧となる。
【００２８】
これに対して、極性反転直後のラインに続くラインでは、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧の極性は変化しないので、図１１に示すプリチャージ期間Ｂにプリチャージ電圧（Ｖｐｒｅ）を印加するこことにより、ドレイン信号線（Ｄ）はプリチャージ電圧（Ｖｐｒｅ）に充電され、その後、ＶＬＣＨの階調電圧が印加されることにより、ドレイン信号線（Ｄ）の電圧は、ＶＬＣＨの階調電圧となる。
これは、ドレインドライバ１３０が、ドレイン信号線（Ｄ）に出力する階調電圧の極性を、正極性から負極性に変化させた場合も同様である。
そのため、極性反転直後のライン上の画素に書き込まれる電圧と、同じ階調を表示しようとしているにもかかわらず、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とが異なる（図１１では、（ＶＬＣＨ−ＶＬＣＨａ）の電位差）ことになり、２ライン毎に、前述した横筋が発生することになる。
これは、液晶表示パネル１０の解像度が、例えば、ＳＸＧＡ表示モードの１２８０×１０２４画素、ＵＸＧＡ表示モードの１６００×１２００画素のように、より、高解像度の場合に顕著となる。
このように、前述した横筋は、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とが異なることが原因で発生する。
【００２９】
そこで、本発明では、図１２に示すように、極性反転直後のラインの時のプリチャージ期間Ａと、極性反転直後のラインに続くラインの時のプリチャージ期間Ｂとを異ならせ、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とを同じにする。
即ち、極性反転直後のラインのときのプリチャージ期間Ａを、極性反転直後のラインに続くラインのときのプリチャージ期間Ｂよりも長くするものである。
これにより、図１２に示すプリチャージ期間Ａ、およびプリチャージ期間Ｂに、ドレイン信号線（Ｄ）をプリチャージ電圧（Ｖｐｒｅ）に充電することができるので、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とを同じにすることができる。
さらに、ドレインドライバ１３０から最も遠いラインにおける、クロック（ＣＬ１）のＨレベルの期間を最も長くし、漸次、ドレインドライバ１３０に近くなるラインほど、クロック（ＣＬ１）のＨレベルの期間を短くし、ドレインドライバ１３０から最も遠いラインほど、プリチャージ期間を長くしている。
これにより、ドレイン信号線（Ｄ）にプリチャージ電圧を印加したときに、ドレイン信号線（Ｄ）の充電電圧が、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分とで同じにすることができる。
【００３０】
〈本実施の形態の液晶表示モジュールの特徴的構成〉
本実施の形態では、極性反転直後のラインのときのプリチャージ期間Ａを、極性反転直後のラインに続くラインのときのプリチャージ期間Ｂよりも長くするために、プリチャージ期間Ａのときのクロック（ＣＬ１）のＨレベルの期間を、プリチャージ期間Ｂのときのクロック（ＣＬ１）のＨレベルの期間より長くすることを特徴とする。
前述の図８で説明したように、実際に、プリチャージ電圧がドレイン信号線（Ｄ）に印加される時間は、制御信号（ＨＩＺＣＮＴ）の立ち下がり時点から、制御信号（ＰＲＥＴ）の立ち下がり時点までの時間である。
そして、この制御信号（ＰＲＥＴ）の立ち下がり時点は、クロック（ＣＬ１）の立ち下がり時点と一致している。
そのため、クロック（ＣＬ１）のＨレベルの期間を長くすることにより、プリチャージ電圧がドレイン信号線（Ｄ）に印加される時間を長くでき、ひいては、図８に示すように、プリチャージ時間を長くすることが可能となる。
このように、本実施の形態では、ドレインドライバ１３０の内部構成を変えることがなく、プリチャージ時間を長くすることが可能となる。
また、図１３に示すように、各ラインの画素に階調電圧を印加するときに、ドレインドライバ１３０から最も遠いライン（図１３では、１番目のライン）における、クロック（ＣＬ１）のＨレベルの期間を最も長くし、漸次、ドレインドライバ１３０に近くなるラインほど、クロック（ＣＬ１）のＨレベルの期間を短くしている。即ち、ドレインドライバ１３０から最も遠いラインほど、プリチャージ期間を長くしている。
これにより、ドレイン信号線（Ｄ）にプリチャージ電圧を印加したときに、ドレイン信号線（Ｄ）の充電電圧が、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分とで同じにすることができる。
【００３１】
以下、クロック（ＣＬ１）のＨレベルを変化させるための表示制御手段１１０の構成について説明する。
図１４は、本実施の形態における、クロック（ＣＬ１）生成回路を示すブロック図である。
本実施の形態では、ＣＬ１Ｈｉ幅設定回路５０において、クロック（ＣＬ１）のＨレベルの最大幅（図１３の１番目のラインに対するクロック（ＣＬ１）のＨレベルの幅）内における、外部クロック（ＤＣＬＫ）のクロック数（以下、最大クロック数という。）を設定する。
ＣＬ１Ｈｉ幅設定回路５０では、抵抗Ｒ、コンデンサＣを発振素子として用いる発振回路により生成されるパルス周期に基づき、最大クロック数を設定する。
例えば、パルスの１周期内おける外部クロック（ＤＣＬＫ）のクロック数により、最大クロック数を設定する。したがって、抵抗Ｒ、コンデンサＣを変化させることにより、最大クロック数を変化させることができる。
ＣＬ１Ｈｉ幅減算回路５１では、最大クロック数から、１走査ライン間の外部クロック（ＤＣＬＫ）数を減算する。
ＣＬ１設定回路５２では、クロック（ＣＬ１）を生成するときに、ＣＬ１Ｈｉ幅減算回路５１におけるクロック数を読み出し、外部クロック（ＤＣＬＫ）のクロック数が、この読み出したクロック数と一致したときに、クロック（ＣＬ１）のＨレベルをＬｏｗレベルに変化させる。
これにより、図１３に示すような、Ｈレベル幅を持ったクロック（ＣＬ１）を生成することが可能となる。
【００３２】
次に、本実施の形態における、交流化信号（Ｍ）の生成方法について説明する。
図１５は、本実施の形態における、交流化信号（Ｍ）を生成するための回路構成を示す回路図である。なお、図１５に示す回路は、図１に示す表示制御手段１１０内に設けられる。
図１５に示すように、カウンタ６１により、垂直同期信号（Ｖｓｙｎｃ）をカウントし、カウンタ６１のＱ０出力を排他的論理和回路６３に入力する。ここで、カウンタ６１のＱ０出力は、垂直同期信号（Ｖｓｙｎｃ）が入力される毎に、Ｈレベル、あるいは、Ｌレベルを交互に出力する。
また、カウンタ６２のＱｎ出力を、排他的論理和回路６３に入力し、排他的論理和回路６３の出力が、交流化信号となる。
図１６に、８（ｎ＝３）ライン反転法の場合の、図１７に示す回路のタイミングチャートを示す。
この図１６において、ＣＯＶは、カウンタ６１のＱ０出力を、ＣＯＨは、カウンタ６２のＱｎ出力を表す。
【００３３】
以上説明したように、本実施の形態によれば、極性反転直後のラインの時のプリチャージ期間Ａを、極性反転直後のラインに続くラインの時のプリチャージ期間Ｂよりも長くし、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とを同じにしたので、前述した横筋が発生するのを防止することが可能となる。
さらに、ドレインドライバ１３０から最も遠いラインを走査するときの、クロック（ＣＬ１）のＨレベルの期間を最も長くし、漸次、ドレインドライバ１３０に近くなるラインほど、クロック（ＣＬ１）のＨレベルの期間を短くし、ドレインドライバ１３０から最も遠いラインほど、プリチャージ期間を長くするようにしたので、ドレイン信号線（Ｄ）の充電電圧が、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分とで同じにすることができる、ドレインドライバ１３０から遠い遠端部分の画素では、書き込み電圧が不足し、液晶表示パネルに表示される表示画面の表示品質が著しく劣化するのを防止することが可能となる。
なお、本実施の形態において、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては正極性の中間電圧、低電圧用プリチャージ電圧（ＶＬｐｒｅ）としては負極性の中間電圧が使用可能であるが、高電圧用プリチャージ電圧（ＶＨｐｒｅ）として、正極性の中間電圧より最大階調電圧に偏った電圧、あるいは、低電圧用プリチャージ電圧（ＶＬｐｒｅ）として、負極性の中間電圧より最大階調電圧に偏った電圧も使用可能である。
後者の場合には、より確実に、ドレイン信号線（Ｄ）の充電電圧が、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分とで同じにすることが可能となる。
【００３４】
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
図２または図３に示す縦電界方式の液晶表示パネルでは、ＴＦＴ基板に対向する基板にコモン電極（ＩＴＯ２）が設けられるのに対して、横電界方式の液晶表示パネルでは、ＴＦＴ基板に対向電極（ＣＴ）、および対向電極（ＣＴ）に共通電圧（Ｖｃｏｍ）を印加するための対向電極信号線（ＣＬ）が設けられる。
そのため、液晶容量（Ｃｐｉｘ）は、画素電極（ＰＸ）と対向電極（ＣＴ）との間に等価的に接続される。また、画素電極（ＰＸ）と対向電極（ＣＴ）との間には蓄積容量（Ｃｓｔｇ）も形成される。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００３５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる場合に、表示画面に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。
（２）本発明によれば、プリチャージ期間内に、ドレインドライバの近傍部分の映像信号線に充電される充電電圧の電圧値と、ドレインドライバから遠い遠端部分の映像信号線に充電される充電電圧の電圧値との間の電位差を、従来よりも小さくできるので、表示画面の表示品質を向上させることが可能となる
【図面の簡単な説明】
【図１】本発明が適用される液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図５】出力回路の構成を中心に、図５に示すドレインドライバの構成を説明するためのブロック図である。
【図６】図５に示すプリチャージ回路の動作を説明するための図である。
【図７】図１に示す液晶表示パネルのドレイン信号線（Ｄ）の電圧波形を説明するための図である。
【図８】図６に示すプリチャージ回路の動作を説明するためのタイミングチャートの一例である。
【図９】一本のドレイン信号線（Ｄ）において、ドレインドライバの近接部分と、ドレインドライバから最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
【図１０】液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される階調電圧の極性を説明するための図である。
【図１１】液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合に、表示画面中に横筋を発生する理由を説明するための図である。
【図１２】本発明の駆動方法の概要を説明するための図である。
【図１３】本発明の実施の形態における、各ライン毎のクロック（ＣＬ１）のＨレベルの期間を説明するための図である。
【図１４】本発明の実施の形態におけるクロック（ＣＬ１）生成回路を示すブロック図である。
【図１５】本発明の実施の形態の液晶表示モジュールにおける交流化信号（Ｍ）を生成するための回路構成を示す回路図である。
【図１６】図１７に示す回路における、８（ｎ＝３）ライン反転法の場合のタイミングチャートを示す図である。
【図１７】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される階調電圧の極性を説明するための図である。
【図１８】駆動方法として、２ライン反転法を採用した場合に、液晶表示パネルに生じる、Ｎライン毎の横筋を示す模式図である。
【符号の説明】
１０…液晶表示パネル、２１，２２…出力パッド、３０…プリチャージコントロール回路、５０…ＣＬ１Ｈｉ幅設定回路、５１…ＣＬ１Ｈｉ幅減算回路、５２…ＣＬ１設定回路、６１，６２…カウンタ、６３…排他的論理和回路、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６，ＬＳ…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、２６１…デコーダ部、２６２，２６４…スイッチ部、２６３…アンプ回路対、２６５…データラッチ部、２７１…高電圧用アンプ回路、２７２…低電圧用アンプ回路、２７８，２７９…デコーダ回路、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＣＴ…対向電極、ＣＬ…対向電極信号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣＳＴＧ…付加容量、ＣADD…保持容量、ＴＧ…トランスファゲート回路。

Claims

複数の画素と、
前記複数の画素に階調電圧を印加する複数の映像信号線と、
前記複数の映像信号線に対して、一水平走査期間の初めに所定のプリチャージ電圧を出力し、その後表示データに対応する階調電圧を出力する駆動手段とを有する液晶表示装置の駆動方法であって、
前記駆動手段から前記各画素に出力する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させるとともに、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時に前記駆動手段から前記各映像信号線に前記プリチャージ電圧を出力する期間を、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時に前記駆動手段から前記各映像信号線に前記プリチャージ電圧を出力する期間よりも長くしたことを特徴とする液晶表示装置の駆動方法。
前記複数の階調電圧の中で、共通電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記共通電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、
前記プリチャージ電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧よりも前記最大階調電圧に偏った電圧であることを特徴とする請求項１に記載の液晶表示装置の駆動方法。
前記複数の階調電圧の中で、共通電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記共通電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、
前記プリチャージ電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧であることを特徴とする請求項１に記載の液晶表示装置の駆動方法。
前記各画素に出力する階調電圧の極性を２ライン毎に反転させることを特徴とする請求項１に記載の液晶表示装置の駆動方法。
複数の画素と、
前記複数の画素に階調電圧を印加する複数の映像信号線と、
前記複数の映像信号線に対して、一水平走査期間の初めに所定のプリチャージ電圧を出力し、その後表示データに対応する階調電圧を出力する駆動手段と、
前記駆動手段に対して、交流化信号と制御用クロックとを出力する表示制御装置とを有する液晶表示装置の駆動方法であって、
前記表示制御手段から出力される交流化信号に基づき、前記駆動手段から前記各画素に出力する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させるとともに、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時に前記表示制御手段から出力される制御用クロックの第１レベル期間を、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時に前記表示制御手段から出力される制御用クロックの第１レベル期間よりも長くして、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時に前記駆動手段から前記各映像信号線に前記プリチャージ電圧を出力する期間を、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時に前記駆動手段から前記各映像信号線に前記プリチャージ電圧を出力する期間よりも長くしたことを特徴とする液晶表示装置の駆動方法。
前記複数の階調電圧の中で、共通電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記共通電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、
前記プリチャージ電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧よりも前記最大階調電圧に偏った電圧であることを特徴とする請求項５に記載の液晶表示装置の駆動方法。
前記複数の階調電圧の中で、共通電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記共通電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、
前記プリチャージ電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧であることを特徴とする請求項５に記載の液晶表示装置の駆動方法。
前記各画素に出力する階調電圧の極性を２ライン毎に反転させることを特徴とする請求項５に記載の液晶表示装置の駆動方法。
複数の画素と、
前記複数の画素に階調電圧を印加する複数の映像信号線と、
前記複数の映像信号線に対して、一水平走査期間の初めに所定のプリチャージ電圧を出力し、その後表示データに対応する階調電圧を出力する駆動手段と、
前記駆動手段に対して、交流化信号と制御用クロックとを出力する表示制御装置とを備える液晶表示装置であって、
前記表示制御手段は、制御用クロックの第１レベル期間を変化させるレベル期間変化手段を有し、
前記レベル期間変化手段は、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時の前記制御用クロックの第１レベル期間を、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時の前記制御用クロックの第１レベル期間よりも長くし、
前記駆動手段は、前記表示制御手段から出力される交流化信号に基づき、前記各画素に出力する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる反転手段と、
前記表示制御手段から出力される制御用クロックの第１レベル期間に基づき、極性反転直後の１番目のライン上の画素に前記階調電圧を出力する時に前記プリチャージ電圧を出力する期間を、極性反転直後の１番目のラインに続く極性が反転されないライン上の画素に前記階調電圧を出力する時に前記各映像信号線に前記プリチャージ電圧を出力する期間よりも長くするプリチャージ電圧出力期間変化手段とを有することを特徴とする液晶表示装置。
前記駆動手段は、前記各画素に出力する階調電圧の極性を２ライン毎に反転させることを特徴とする請求項９に記載の液晶表示装置。
前記レベル期間変化手段は、前記制御用クロックの第１レベル期間の最大期間内における、外部から入力される外部制御用クロックの最大クロック数を設定する設定手段と、
前記設定手段で設定された前記最大クロック数から、外部から入力される前記外部クロックのクロック数を減算する減算手段と、
前記減算手段から出力されるクロック数に基づき、今回走査するラインにおける、前記制御用クロックの第１レベル期間を設定するレベル期間設定手段とを有することを特徴とする請求項９に記載の液晶表示装置。