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JP4066360B2 - 電流駆動装置及び表示装置 - Google Patents

電流駆動装置及び表示装置 Download PDF

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Description

本発明は、電流駆動装置に関するものであり、特に、有機ＥＬ（Electro Luminescence）パネルなどの表示用ドライバとして好適な電流駆動装置の技術に関する。
近年、有機ＥＬパネルなどのフラットパネルディスプレイについては、大型化、高精細化、薄型・軽量化および低コスト化が進んでいる。一般に、大型・高精細の表示パネルの駆動方式としてアクティブマトリクス方式が好んで用いられる。以下、従来のアクティブマトリクス型表示パネルの表示用ドライバについて説明する。
図２０は、表示パネルと、表示パネルに接続された表示用ドライバである従来の電流駆動装置の構成を示す回路図である。ここでは、表示パネルは有機ＥＬパネルである。
同図に示すように、従来の電流駆動装置は、表示パネル上にマトリクス状に設けられた複数の画素回路１００５ａ１、１００５ａ２、…、１００５ａｍ（以下、各画素回路を区別しないで呼ぶときは画素回路１００５ａと称する）のそれぞれに駆動電流を供給するための電流供給部１００１ａ１、１００１ａ２、…、１００１ａｎ（以下、各電流供給部を区別しないで呼ぶときは電流供給部１００１ａと称する）と、それぞれの電流供給部１００１ａに基準電流を供給するための基準電流供給部（バイアス回路）１１０１とを備えている。なお、本明細書中で「基準電流」とは、基準電流源から流れる所定値の電流を表す他、基準電流源からの電流が、カレントミラー回路によって伝達された電流をも表すものとする。
テレビ用表示装置など、表示パネルのサイズが大きい場合、該表示パネルの駆動には、ｍ出力の電流供給部１００１ａが集積化された半導体チップ（ドライバＬＳＩ）が複数枚用いられる。これらの半導体チップ１１０５は、表示パネルの額縁部に一列に配置されることが多い。
画素回路１００５ａ１、１００５ａ２、…、１００５ａｎのそれぞれは、信号線を介して電流供給部１００１ａに接続されているｐチャネル型の第１のＴＦＴ（Thin-Film-Transistor)１１０４と、第１のＴＦＴ１１０４とカレントミラー回路を構成する第２のＴＦＴ１１０２と、第２のＴＦＴ１１０２から供給される電流に応じて発光する有機ＥＬ素子１１０３とを有している。
基準電流供給部１１０１は、一端に電源電圧が供給されたｐチャネル型の第１のＭＩＳＦＥＴ１１０８と、第１のＭＩＳＦＥＴ１１０８に接続され、基準電流を発生させるための抵抗１１０７と、第１のＭＩＳＦＥＴ１１０８とカレントミラー回路を構成するｐチャネル型の第２のＭＩＳＦＥＴ１１０９と、第２のＭＩＳＦＥＴ１１０９に接続され、基準電流を電流供給部１００１ａに伝達するためのｎチャネル型の電流入力用ＭＩＳＦＥＴ１１１０とを有している。なお、図１４では基準電流供給部１１０１が半導体チップ１１０５の外部に設けられている例を示しているが、基準電流供給部１１０１は半導体チップ１１０５上に設けられていてもよい。なお、本明細書中では、表示装置内に半導体チップ１１０５が複数枚並べてられている場合に、基準電流を他の半導体チップに供給する半導体チップを「マスターチップ」と称し、「マスターチップ」から基準電流を供給される半導体チップを「スレイブチップ」と称するものとする。
電流供給部１００１ａのそれぞれは、ｎビットの階調を制御する場合、画素回路１００５ａに接続された出力部に対して並列に配置された電流源１１１２−１、１１１２−２、…、１１１２−ｎ（ｎは正の整数）と、電流源１１１２−１、１１１２−２、…、１１１２−ｎのそれぞれを流れる電流をオンまたはオフに制御するスイッチ１１１５−１、１１１５−２、…、１１１５−ｎとを有している。ここで、電流源１１１２−１、１１１２−２、…、１１１２−ｎのそれぞれは、電流入力用ＭＩＳＦＥＴ１１１０とカレントミラー回路を構成するｎチャネル型のＭＩＳＦＥＴから構成されている。また、スイッチ１１１５−１、１１１５−２、…、１１１５−ｎのそれぞれは、表示データに基づいて、独立にスイッチング動作をする。
以上のような構成によって、電流によって駆動される表示装置の動作を制御することができる。
特開平１１−８８０７２号公報 特開平１１−３４０７６５号公報
しかしながら、上述の構成を有する表示装置では、画像の表示中に表示むら等、画像表示の乱れが見られることがあった。特に、近年は表示パネルの大画面化はさらに進んでおり、それにつれて長辺方向の長さが１０ｍｍから２０ｍｍに達するドライバＬＳＩを従来よりも多数配置する必要がでてきた。このような場合、従来の電流駆動装置を設けた半導体チップでは、互いに離れた出力端子間で出力電流のばらつきが生じ、表示画像に明暗部を生じるなど、画質の低下を引き起こすおそれがあった。中でも、異なる半導体チップ１１０５上に設けられた出力端子間では、同一の半導体チップ１１０５上に設けられた出力端子間に比べてより出力電流のばらつきが大きくなっていた。
本願発明者らが１つの表示装置用ドライバＬＳＩ（半導体チップ）の出力端子間で出力電圧がばらつく原因について調べたところ、半導体チップ１１０５上の電流源１１１２（図２０参照）を構成するＭＩＳＦＥＴに分配される電流にばらつきがあることが分かった。
そもそも、カレントミラー回路は、これを構成するトランジスタの拡散条件が等しく、しきい値Ｖｔやキャリア移動度に有意差がないことを前提としている。その上で、トランジスタのサイズ比によって電流が分配されるのである。ところが、表示装置用ドライバＬＳＩのチップの長さが１０ｍｍから２０ｍｍもの長さになると、トランジスタに含まれる不純物の拡散を均一に行なうことが困難になると考えられる。その他にも、トランジスタの位置が異なれば、エッチングのばらつきなど、製造工程によっても表示のばらつきが生じうる。この結果、カレントミラーとなるトランジスタのしきい値にばらつきが生じる。トランジスタのしきい値がばらつくと、同一のゲート電圧を印加した場合に、出力電流に誤差を生じることとなる。通常は、拡散の変動はウエハー面に対し徐々に傾きを持つ。このため、一定の表示データによる均一表示を行った場合でも、表示パネル上で明から暗のグラデーションが発生することになる。
また、異なる半導体チップ上の電流駆動装置から出力される電流値にばらつきが生じる。表示装置において、互いに隣接して配置される複数の半導体チップ同士では、拡散条件などの製造条件は、それぞれ異なっていることが多い。従って、電流供給部１００１ａ１の電流源を構成するＭＩＳＦＥＴの特性のずれは、同一チップ内でのずれに比べて大きくなり、半導体チップ１１０５ごとに表示むらが視認されやすくなる。そのため、半導体チップ１１０５間で出力端子からの出力電流のばらつきを抑えることが、表示パネルの表示むらを抑える上で最も有効であると考えられた。
本発明の目的は、複数のドライバＬＳＩを用いて表示装置を駆動する場合に、異なるドライバＬＳＩ間での出力電流のばらつきを抑制可能な電流駆動装置と、該電流駆動装置を用いた表示装置とを提供することにある。
本発明の第１の電流駆動装置は、半導体チップ上に集積化された電流駆動装置であって、ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流入力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、上記第１の電流入力用ＭＩＳＦＥＴ及び第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、上記第１の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴ及び上記第２の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、上記第２の電流分配用ＭＩＳＦＥＴの近傍に配置された第３の電流分配用ＭＩＳＦＥＴと、上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第１の電流出力端子とを備えている。
この構成により、例えば表示装置において、半導体第３の電流分配用ＭＩＳＦＥＴを、隣接する半導体チップ上の電流入力用ＭＩＳＦＥＴと接続することで、第３の電流分配用ＭＩＳＦＥＴと該電流入力用ＭＩＳＦＥＴとが同一チップ上にある場合に比べて隣接する半導体チップの接続部分での出力電流の誤差を低減することができる。
本発明の第２の電流駆動装置は、半導体チップ上に集積化された電流駆動装置であって、第１の電流入力端子と、ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第１導電型の第１の電流入力用ＭＩＳＦＥＴと、上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第１導電型の電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続されるバイアス線とを備えている。
これにより、例えば本発明の第１の電流駆動装置と接続させることで、電流供給部からの出力電流を半導体チップ間でより均一にすることができる。
本発明の第３の電流駆動装置は、半導体チップ上に集積化された電流駆動装置であって、ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の電流入力用ＭＩＳＦＥＴと、上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、上記電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、上記電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、少なくとも上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースに接続され、上記半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された電流電圧変換手段と、上記電流電圧変換手段に接続される電流入出力端子とを備えている。
この構成により、表示装置に用いた場合に、例えば隣接するチップ上に設けられた電流電圧手段を本発明の電流電圧変換手段と直列接続すれば、互いに隣接する電流入力用ＭＩＳＦＥＴにほぼ等しい電流を流すことができるようになる。
本発明の第１の表示装置は、第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、上記第１の電流駆動装置は、ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流入力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、上記第１の電流入力用ＭＩＳＦＥＴ及び第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された第１の電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、上記第１の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴ及び上記第２の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第３の電流分配用ＭＩＳＦＥＴと、上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第１の電流出力端子とを有し、上記第２の電流駆動装置は、上記第１の電流出力端子に接続された第１の電流入力端子と、ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第２導電型の第３の電流入力用ＭＩＳＦＥＴと、上記第３の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源用ＭＩＳＦＥＴを含む複数の第２の電流供給部と、上記第３の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続される第２のバイアス線とを有している。
これにより、第１の半導体チップ上の第３の電流分配用ＭＩＳＦＥＴから次段の第３の電流入力用ＭＩＳＦＥＴに電流を供給できるので、チップごとの出力電流のばらつきを従来よりも抑えることができる。
本発明の第２の表示装置は、第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、上記第１の電流駆動装置は、ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、上記電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースと参照電源とに接続され、上記半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第１の電流電圧変換手段と、上記電流電圧変換手段に接続される電流入出力端子とを備え、上記第２の電流駆動装置は、上記電流入出力端子に接続された電流入力端子と、上記電流入力端子を介して上記第１の電流電圧変換手段と直列に接続された第２の電流電圧変換手段と、ソース及びゲート電極が上記第２の電流電圧変換手段に接続された第１導電型の第３の電流分配用ＭＩＳＦＥＴと、上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、上記第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源ＭＩＳＦＥＴを有する複数の第２の電流供給部とを備えている。
これにより、第１の電流電圧変換手段と第２の電流電圧変換手段とにほぼ等しい電流を流すことができるので、少なくとも隣接する半導体チップの接続部付近で出力電流の誤差を抑えられる。
また、本発明の第３の表示装置は、第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、上記第１の電流駆動装置は、ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、上記第１の電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された第１の電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースと参照電源とに接続され、上記第１の半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第１の電流電圧変換手段と、上記第１の電流電圧変換手段に接続される第１の電流入力端子と、上記第１の半導体チップのうち上記第１の電流電圧変換手段からの距離が２００μｍ以下の領域上に配置される第１の負荷回路と、上記負荷回路に接続された第１の電流出力端子とを備え、上記第２の電流駆動装置は、上記第１の電流入力端子に接続された第２の電流出力端子と、上記第１の電流入力端子を介して上記第１の電流電圧変換手段と直列に接続された第２の負荷回路と、上記第１の電流出力端子に接続された第２の電流入力端子と、上記第１の電流出力端子を介して上記第１の負荷回路と直列に接続された第２の電流電圧変換手段と、ソース及びゲート電極が上記第２の電流電圧変換手段に接続された第１導電型の第３の電流分配用ＭＩＳＦＥＴと、上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、上記第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源ＭＩＳＦＥＴを有する複数の第２の電流供給部とを備えている。
これにより、第１の電流電圧変換手段と第２の電流電圧変換手段とに流れる電流値を精度良く揃えることができるので、少なくとも半導体チップの接続部では出力電流（パネルの駆動電流）が揃えられることとなる。
本発明の第１の電流駆動装置では、電流供給部のためのバイアス回路を構成する電流分配用ＭＩＳＦＥＴと電流入力用ＭＩＳＦＥＴと、電流分配用ＭＩＳＦＥＴとカレントミラーを構成し、次段の半導体チップの電流入力用ＭＩＳＦＥＴに電流を供給する第２の電流分配用ＭＩＳＦＥＴとを備えている。これにより、チップ間での出力電流のばらつきを抑えることができ、表示むらの生じにくい表示装置を実現することができる。
図１は、本発明の各実施形態に係る電流駆動装置を備えた有機ＥＬ表示装置２１０を模式的に示す回路図である。
同図に示すように、有機ＥＬ表示装置２１０は、表示パネルと、表示パネルにマトリクス状に配置された画素回路２１６−１、２１６−２、…、２１６−ｍと、信号線を介して画素回路２１６−１、２１６−２、…、２１６−ｍ（以下、各画素回路を区別しないで呼ぶときは画素回路２１６と称する）のそれぞれに駆動電流を供給するための第１の電流供給部８−１、８−２、…、８−ｍ（以下、各電流供給部を区別しないで呼ぶときは第１の電流供給部８と称する）を有する第１の電流駆動装置が設けられた第１の半導体チップ２０と、画素回路２１６に駆動電流を供給するための第２の電流供給部１７を有する第２の電流駆動装置が設けられ、第１の半導体チップ２０に隣接して配置された第２の半導体チップ２２とを備えている。図１に示す例では、第１の半導体チップ２０は第２の半導体チップ２２に基準電流を伝達するためのマスターチップであり、第２の半導体チップ２２はスレイブチップである。本発明の表示装置では、第１の半導体チップ２０と第２の半導体チップ２２とで回路構成が異なっていてもよいが、第１の半導体チップ２０上の第１の電流駆動装置から第２の半導体チップ２２上の第２の電流駆動装置へは、基準電流にほぼ等しい電流が伝達される。
なお、本発明の電流駆動装置が設けられた半導体チップは、いずれも長辺が１０ｍｍ以上２０ｍｍ以下程度の細長い形状を有しており、各電流駆動装置の出力数ｍは、例えば５２８である。また、ここでは第１の半導体チップ２０と第２の半導体チップ２２のみを示しているが、第１の半導体チップ２０及び第２の半導体チップ２２の電流駆動装置を流れる基準電流とほぼ等しい電流が供給される半導体チップがさらに多数設けられている場合もある。
以下、本発明の電流駆動装置の各実施形態について、図面を用いて説明する。
（第１の実施形態）
図２は、本発明の第１の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。同図で示す電流駆動装置は、図１４に示す電流駆動装置と同様に、有機ＥＬ表示装置やＬＥＤ表示装置など、電流駆動型表示装置のソースドライバとして用いられる。図２では、第１の半導体チップ２０をマスターチップ、これと隣接して配置される第２の半導体チップ２２をスレーブチップとして、この２つの半導体チップが表示装置に配置されている例を示している。
本実施形態の第１の半導体チップ２０上には、第１の電流駆動装置が設けられている。
この第１の電流駆動装置は、ゲート電極が第１のバイアス線２０５に共通に接続された複数のｎチャネル型の第１の電流源用ＭＩＳＦＥＴ２００を含むｍ個の第１の電流供給部８と、第１の電流供給部８に駆動電流を供給するための基準電流供給部と、基準電流供給部で生じた電流を第１の電流供給部８−１側から伝達するための第１のバイアス回路５と、基準電流供給部で生じた電流を第１の電流供給部８−ｍ側から伝達するための第２のバイアス回路１０と、第２の半導体チップ２２に基準電流を伝達するための第１の電流分配用ＭＩＳＦＥＴ１２と、第１の電流分配用ＭＩＳＦＥＴ１２と接続された第１の電流出力端子９とを備えている。
基準電流供給部は、一端が接地された第１の電流源４と、ソース及びゲート電極が第１の電流源４に接続され、ドレインに電源電圧が供給されたｐチャネル型の第１のＭＩＳＦＥＴ１とで構成されている。本実施形態において、電源電圧は、例えば５Ｖ程度である。
また、第１のバイアス回路５は、ソースに電源電圧が供給されるとともに、第１のＭＩＳＦＥＴ１とカレントミラー回路を構成するｐチャネル型の第２の電流分配用ＭＩＳＦＥＴ２と、ドレインとゲート電極とが互いに接続され、ドレインに第２の電流分配用ＭＩＳＦＥＴ２が、ゲート電極に第１のバイアス線２０５がそれぞれ接続されたｎチャネル型の
第１の電流入力用ＭＩＳＦＥＴ３とを有している。第１の電流入力用ＭＩＳＦＥＴ３のソースは接地されている。
第２のバイアス回路１０は、第１のバイアス回路５と同様の構成をとっており、第１のＭＩＳＦＥＴ１及び第２の電流分配用ＭＩＳＦＥＴ２とカレントミラー回路を構成するｐチャネル型の第３の電流分配用ＭＩＳＦＥＴ６と、ドレインとゲート電極とが互いに接続され、ドレインに第３の電流分配用ＭＩＳＦＥＴ６が、ゲート電極に第１のバイアス線２０５がそれぞれ接続されたｎチャネル型の第２の電流入力用ＭＩＳＦＥＴ７とを有している。第２の電流入力用ＭＩＳＦＥＴ７のソースは接地されている。この第２のバイアス回路１０と第１のバイアス回路５においては、第１の電流入力用ＭＩＳＦＥＴ３と第２の電流入力用ＭＩＳＦＥＴ７とに入力される電流（基準電流）が互いに等しくなるように設計されている。具体的には、第２の電流分配用ＭＩＳＦＥＴ２のＷ／Ｌ比をａ、第１の電流入力用ＭＩＳＦＥＴ３のＷ／Ｌ比をｂ、第３の電流分配用ＭＩＳＦＥＴ６のＷ／Ｌ比をｃ、第２の電流入力用ＭＩＳＦＥＴ７のＷ／Ｌ比をｄとすると、ａ／ｂ＝ｃ／ｄとなるように設定されている。ここで、「Ｗ」とはＭＩＳＦＥＴのゲート幅を意味し、「Ｌ」とはＭＩＳＦＥＴのゲート長を意味する。
また、第１の電流供給部８−１、８−２、…、８−ｍのそれぞれは、パネルの信号線に電流を出力するための電流加算型Ｄ／Ａコンバータである。図２では、第１の電流供給部８−１、８−２、…、８−ｍのそれぞれが１個の第１の電流源用ＭＩＳＦＥＴ２００−１、２００−２、…、２００−ｍを含むように示しているが、実際には、第１の電流源用ＭＩＳＦＥＴ２００−１、２００−２、…、２００−ｍのそれぞれは、２n−１個のＭＩＳＦＥＴを有している。ここで、ｎは表示のビット数で、例えば６である。なお、第１の電流源用ＭＩＳＦＥＴ２００−１、２００−２、…、２００−ｍのそれぞれを区別せずに呼ぶときは、「第１の電流源用ＭＩＳＦＥＴ２００」と呼ぶこととする。
以上のような構成の第１の電流駆動装置の特徴は、第３の電流分配用ＭＩＳＦＥＴ６の近傍に、隣接する第２の半導体チップ２２にドレイン側から基準電流を供給するための第１の電流分配用ＭＩＳＦＥＴ１２と、第１の電流分配用ＭＩＳＦＥＴ１２のドレインに接続された第１の電流出力端子９とが設けられていることである。ここで、第３の電流分配用ＭＩＳＦＥＴ６と第１の電流分配用ＭＩＳＦＥＴ１２との距離は、不純物の拡散等による電気的特性のばらつきが両ＭＩＳＦＥＴ間で問題とならない程度であればよい。この距離は、製造条件や工程によって異なってくるが、２００μｍ以下であれば許容することができ、一般的に１００μｍ以下であれば特に好ましい。
一方、第２の半導体チップ２２上には、第２の電流駆動装置が設けられている。
第２の電流駆動装置は、第２の半導体チップ２２のうち、第１の半導体チップ２０に面した位置に設けられ、第１の電流出力端子９と接続された第１の電流入力端子１４と、ドレイン及びゲート電極が第１の電流入力端子１４及び第２のバイアス線２０７に共に接続され、且つソースが接地されたｎチャネル型の第３の電流入力用ＭＩＳＦＥＴ１６と、ゲート電極が第２のバイアス線２０７に共通に接続された第２の電流源用ＭＩＳＦＥＴ２０１−１、２０１−２、…、２０１−ｍ（以下、個々に区別しないで呼ぶときは、「第２の電流源用ＭＩＳＦＥＴ２０１」と称する）をそれぞれ含む第２の電流供給部１７−１、１７−２、…、１７−ｍ（一部のみ図示）とを備えている。この第２の電流駆動装置の特徴は、第３の電流入力用ＭＩＳＦＥＴ１６のＷ／Ｌ比をｆとし、第１の電流分配用ＭＩＳＦＥＴ１２のＷ／Ｌ比をｅとすると、第３の電流入力用ＭＩＳＦＥＴ１６が、ほぼａ／ｂ＝ｃ／ｄ＝ｅ／ｆになるように設計されていることである。
このような構成を採ることによって、表示装置の動作時には第１の電流出力端子９及び第１の電流入力端子を介して、第１の電流入力用ＭＩＳＦＥＴ３及び第２の電流入力用ＭＩＳＦＥＴ７に入力される電流に等しい電流が第３の電流入力用ＭＩＳＦＥＴ１６に入力されるようになる。言い換えれば、以上の構成によれば、カレントミラー回路を利用して、第１の電流分配用ＭＩＳＦＥＴ１２と第３の電流入力用ＭＩＳＦＥＴ１６とで構成されるバイアス回路に第１のバイアス回路５及び第２のバイアス回路にほぼ等しい電流を流すことができる。特に、第３の電流分配用ＭＩＳＦＥＴ６と第１の電流分配用ＭＩＳＦＥＴ１２とは同一チップ内に設けられており、且つ互いに近傍に配置されているので互いの電気的特性は近似している。そのため、第１の電流分配用ＭＩＳＦＥＴ１２を第２の半導体チップ２２上に設ける場合に比べて、半導体チップ間で、従来よりも均一な電流を電流入力用ＭＩＳＦＥＴに入力することができる。
また、本実施形態の表示装置においては、第１の半導体チップ２０の基準電流供給部で生じさせた電流をカレントミラー回路を介してｎチャネル型の第３の電流入力用ＭＩＳＦＥＴ１６に伝達させている。そのため、例えば第３の電流分配用ＭＩＳＦＥＴ６及び第１の電流分配用ＭＩＳＦＥＴ１２の両ゲート電極が、第１のＭＩＳＦＥＴ１及び第２の電流分配用ＭＩＳＦＥＴ２の両ゲート電極と接続されない（カレントミラーが構成されない）構成である場合に比べ、半導体チップ間で均一な電流を伝達することが可能となっている。以上の理由により、本実施形態の表示装置では、第１の半導体チップ２０と第２の半導体チップ２２との間で電流供給部からの出力電流のばらつきが小さく抑えられている。そのため、表示のちらつきや乱れを抑えることが可能となっている。
また、半導体チップ間の出力電流のばらつきが抑えられているのに加え、第１の電流駆動装置では、チップ内における出力電流のばらつきも抑えられている。これは、第１のバイアス線２０５の両端に第１の電流入力用ＭＩＳＦＥＴ３と第２の電流入力用ＭＩＳＦＥＴ７のゲート電極及びドレインが接続されているためである。
また、図２には示していないが、第１のバイアス線２０５上で、第１の電流入力用ＭＩＳＦＥＴ３と第１の電流源用ＭＩＳＦＥＴ２００−１のゲート電極間、互いに隣接する第１の電流源用ＭＩＳＦＥＴ２００のゲート電極間、及び第１の電流源用ＭＩＳＦＥＴ２００−ｍと第２の電流入力用ＭＩＳＦＥＴ７のゲート電極間にそれぞれ抵抗値の等しい抵抗体を設けてもよい。
上述した通り、同一のチップ内であっても、拡散工程のばらつき等によって、連続して配置された第１の電流源用ＭＩＳＦＥＴ２００のしきい値は、勾配がついて変化する。また、本実施形態の第１の電流駆動装置では、第１のバイアス線２０５の一端には第１のバイアス回路５が、他端には第２のバイアス回路１０がそれぞれ接続されている。第１のバイアス回路５を構成するＭＩＳＦＥＴと第２のバイアス回路１０を構成するＭＩＳＦＥＴのしきい値も第１の電流源用ＭＩＳＦＥＴ２００と同様にずれている。このため、本実施形態の構成によれば、第１のバイアス線２０５に電位勾配を持たせることで第１の電流源用ＭＩＳＦＥＴ２００のしきい値の勾配の影響を相殺し、半導体チップ内での出力電流のばらつきを抑えることができるようになる。
ここで説明した例では、次段の半導体チップに基準電流を伝達するための電流出力端子が第２の半導体チップ２２には設けられていない。そのため、本実施形態の第１の半導体チップ２０と第２の半導体チップ２２との組み合わせは、比較的小画面の携帯電話などに好ましく用いることができる。ただし、第１の半導体チップ２０の端子構造を工夫すれば、同一の半導体チップを多数個カスケード接続することが可能である。例えば、図２に示す第１の電流駆動装置において、第１のＭＩＳＦＥＴ１と第１の電流源４との間に端子ａを設けると共に、第１の電流入力端子１４に相当し、第２の電流分配用ＭＩＳＦＥＴ２と第１の電流入力用ＭＩＳＦＥＴとの間の配線に接続される端子ｂとをさらに設ける。この場合、マスターチップとして機能させる場合には端子ａに第１の電流源４を接続し、端子ｂはオープンにしておく。また、この半導体チップをスレイブチップとして用いる場合には、端子ａをオープンにして端子ｂを前段のチップの第１の電流出力端子９に接続すればよい。このような構成により、表示装置において、同一チップを多数用いてパネルを駆動することができるので、２種類以上のチップを用いるよりも製造コストを抑えることができる。また、表示むらの発生を抑えた大画面の表示装置を実現することができる。
なお、本実施形態の電流駆動装置では、第１の電流出力端子９と第１の電流入力端子１４とが近接して対向するように設けられることが好ましいが、両端子が近接するように配置されなくても動作させることは可能である。
また、本実施形態の第１及び第２の電流駆動装置において、回路を構成するＭＩＳＦＥＴの導電型を全て逆にしても動作させることができる。この場合、電源と接地とを入れ替えればよい。これは以下の実施形態に共通である。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。同図において、第１の半導体チップ２０、第２の半導体チップ２２及び第３の半導体チップ２４は、それぞれマスターチップ、第１のスレーブチップ、第２のスレーブチップとして列状に配置されている。
本実施形態では、第１の実施形態に係る電流駆動装置と同様の電流伝達を、３つ以上の半導体チップ間で行なうための電流駆動装置の構成について説明する。なお、図３において、第１の実施形態と同一の構成物には図１と同じ符号を付し、詳細な説明は省略する。
第１の半導体チップ２０上には第１の電流駆動装置が、第２の半導体チップ２２上には第２の電流駆動装置が、第３の半導体チップ２４上には第３の電流駆動装置が、それぞれ設けられている。このうち、第２の半導体チップ２２と第３の半導体チップ２４とは同一構成の半導体チップである。
図３に示すように、第１の電流駆動装置は、ゲート電極が第１のバイアス線２０５に共通に接続された複数のｎチャネル型の第１の電流源用ＭＩＳＦＥＴ２００を含むｍ個の第１の電流供給部８と、第１の電流供給部８に駆動電流を供給するための基準電流供給部と、基準電流供給部で生じた電流を第１の電流供給部８−１側から伝達するための第１のバイアス回路５と、基準電流供給部で生じた電流を第１の電流供給部８−ｍ側から伝達するための第２のバイアス回路１０と、第２の半導体チップ２２に基準電流を伝達するための第１の電流分配用ＭＩＳＦＥＴ１２と、第１の電流分配用ＭＩＳＦＥＴ１２と接続された第１の電流出力端子９と、第１のＭＩＳＦＥＴ１、第１の電流分配用ＭＩＳＦＥＴ１２、第２の電流分配用ＭＩＳＦＥＴ２、第３の電流分配用ＭＩＳＦＥＴ６の各ゲート電極に接続された第１のバイアス電源供給端子１３とを備えている。すなわち、本実施形態の第１の電流駆動装置は、第１のバイアス電源供給端子１３を備えたことのみが第１の実施形態の第１の電流駆動装置との違いである。
また、本実施形態の第２の電流駆動装置は、第１の実施形態における第２の電流駆動装置の構成に加え、第１のバイアス電源供給端子１３に接続される第１のバイアス電源入力端子１５と、ゲート電極が第１のバイアス電源入力端子１５に接続され、第１のＭＩＳＦＥＴ１、第１の電流分配用ＭＩＳＦＥＴ１２、第２の電流分配用ＭＩＳＦＥＴ２、及び第３の電流分配用ＭＩＳＦＥＴ６とカレントミラー回路を構成するｐチャネル型の第４の電流分配用ＭＩＳＦＥＴ２３と、ドレイン及びゲート電極が互いに接続され、ドレインが第４の電流分配用ＭＩＳＦＥＴ２３のドレインに、ゲート電極が第２のバイアス線２０７にそれぞれ接続されたｎチャネル型の第４の電流入力用ＭＩＳＦＥＴ２５と、第４の電流分配用ＭＩＳＦＥＴ２３とカレントミラー回路を構成し、第４の電流分配用ＭＩＳＦＥＴ２３の近傍に配置されたｐチャネル型の第５の電流分配用ＭＩＳＦＥＴ２７と、第５の電流分配用ＭＩＳＦＥＴ２７のドレインに接続された第２の電流出力端子２８と、第４の電流分配用ＭＩＳＦＥＴ２３及び第５の電流分配用ＭＩＳＦＥＴ２７の各ゲート電極に接続された第２のバイアス電源供給端子２９とをさらに備えている。ここで、第４の電流分配用ＭＩＳＦＥＴ２３と第５の電流分配用ＭＩＳＦＥＴ２７との間の距離は、設計によっても異なるが、２００μｍ以下であると許容でき、１００μｍ以下であれば特に好ましい。
これに加え、第１の電流分配用ＭＩＳＦＥＴ１２のＷ／Ｌ比ｅと第３の電流入力用ＭＩＳＦＥＴ１６のＷ／Ｌ比ｆとの比ｅ／ｆは、第４の電流分配用ＭＩＳＦＥＴ２３のＷ／Ｌ比ｇと第４の電流入力用ＭＩＳＦＥＴ２５のＷ／Ｌ比ｈとの比ｇ／ｈと等しくなっている。さらに、第５の電流分配用ＭＩＳＦＥＴ２７のＷ／Ｌ比ｉと第５の電流入力用ＭＩＳＦＥＴ３３のＷ／Ｌ比ｊとの比ｉ／ｊもｅ／ｆ及びｇ／ｈと等しくなっている。従って、第２の半導体チップ２２と第３の半導体チップ２４とが同一構成である場合、ｉ／ｆの値もｅ／ｆ及びｇ／ｈと等しくなっていることになる。
また、第３の半導体チップ２４は第２の半導体チップ２２と同一構成である。図３においては、第２のバイアス電源供給端子２９に接続される第２のバイアス電源入力端子３２は第１のバイアス電源入力端子１５に相当し、第２の電流出力端子２８に接続される第２の電流入力端子３１は第１の電流入力端子１４に相当する。
本実施形態の第１及び第２の電流駆動装置においては、第１のバイアス電源供給端子１３及び第１のバイアス電源入力端子１５を介して第１の電流駆動装置から第２の電流駆動装置へと電流分配用ＭＩＳＦＥＴのゲートバイアスが供給される。これに加えて、上述のサイズ比がほぼｅ／ｆ＝ｇ／ｈ＝ｉ／ｊとなっている。
これにより、第２の半導体チップ２２から第３の半導体チップ２４へも、第１の半導体チップ２０から第２の半導体チップへと伝達される電流とほぼ等しい電流を伝達することができるようになる。従って、本実施形態の第１の半導体チップ２０をマスターチップとし、第２の半導体チップ２２と同じ構成の複数の半導体チップをスレーブチップとしてカスケード接続すれば、半導体チップ間の出力電流のばらつきを抑えつつ、表示パネルの大画面化を実現することができる。
さらに、本実施形態の電流駆動装置によれば、第２の電流供給部１７−１側の第３の電流入力用ＭＩＳＦＥＴ１６に入力される電流と、第２の電流供給部１７−ｍ側の第４の電流入力用ＭＩＳＦＥＴ２５に入力される電流とをほぼ等しくすることができるので、第２の半導体チップ２２内の出力電流のばらつきを抑えることができる。
なお、本実施形態の半導体チップが配置された表示装置において、半導体チップのバイアス電源供給端子と次段の半導体チップのバイアス電源入力端子との間はハイインピーダンスであってよく、コンデンサを介設してもよい。このコンデンサを設けることで、ノイズの低減を図ることができるので、好ましい。
（第３の実施形態）
図４は、本発明の第３の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。同図に示す第１の半導体チップ２０上には第１の電流駆動装置が、第２の半導体チップ２２上には第２の電流駆動装置が、それぞれ設けられている。
本実施形態の第１の電流駆動装置及び第２の電流駆動装置は、第１の実施形態の変形例であるので、以下、本実施形態の第１の電流駆動装置及び第２の電流駆動装置が第１の実施形態と異なる部分について説明する。
まず、本実施形態の第１の電流駆動装置では、第１の実施形態の第１の電流駆動装置の構成に加え、第１の電流分配用ＭＩＳＦＥＴ１２とゲート電極が接続され、第１のＭＩＳＦＥＴ１とカレントミラー回路を構成するｐチャネル型の第６の電流分配用ＭＩＳＦＥＴ（追加電流分配用ＭＩＳＦＥＴ）３６と、第６の電流分配用ＭＩＳＦＥＴ３６のドレインに接続された第３の電流出力端子（追加電流分配用ＭＩＳＦＥＴ）３７とを備えている。この第６の電流分配用ＭＩＳＦＥＴ３６は、第３の電流分配用ＭＩＳＦＥＴ６及び第１の電流分配用ＭＩＳＦＥＴ１２の近傍に配置されている。具体的には、第６の電流分配用ＭＩＳＦＥＴ３６と第３の電流分配用ＭＩＳＦＥＴ６及び第１の電流分配用ＭＩＳＦＥＴ１２との距離は、２００μｍ以下であると許容でき、１００μｍ以下であれば好ましい。
次に、本実施形態の第２の電流駆動装置では、第１の実施形態の第２の電流駆動装置の構成に加え、第３の電流出力端子３７に接続される第３の電流入力端子３８と、ゲート電極とドレインが互いに接続され、ドレインが第３の電流入力端子３８に接続されたｎチャネル型の第４の電流入力用ＭＩＳＦＥＴ２５とを備えている。第４の電流入力用ＭＩＳＦＥＴ２５のゲート電極は第２のバイアス線２０７に接続されており、第４の電流入力用ＭＩＳＦＥＴ２５と第３の電流入力用ＭＩＳＦＥＴ１６とは、第２の電流供給部１７−１、１７−２、…、１７−ｍを挟んでカレントミラー回路を構成している。また、第６の電流分配用ＭＩＳＦＥＴ３６のＷ／Ｌ比をｋ、第４の電流入力用ＭＩＳＦＥＴ２５のＷ／Ｌ比をｌとすると、ｋ／ｌの値は、第１の電流分配用ＭＩＳＦＥＴ１２のＷ／Ｌ比ｅと第３の電流入力用ＭＩＳＦＥＴ１６のＷ／Ｌ比ｆとの比ｅ／ｆと等しくなるよう設計されている。また、第２の電流分配用ＭＩＳＦＥＴ２のＷ／Ｌ比をａ、第１の電流入力用ＭＩＳＦＥＴ３のＷ／Ｌ比をｂ、第３の電流分配用ＭＩＳＦＥＴ６のＷ／Ｌ比をｃ、第２の電流入力用ＭＩＳＦＥＴ７のＷ／Ｌ比をｄとすると、ａ／ｂ＝ｃ／ｄ＝ｋ／ｌとなっている。
この構成により、第１の半導体チップ２０上に設けた第６の電流分配用ＭＩＳＦＥＴ３６から第２の半導体チップに電流を伝達することができるので、第６の電流分配用ＭＩＳＦＥＴ３６を第２の半導体チップ２２上に設ける場合に比べて第３の電流入力用ＭＩＳＦＥＴ１６と第４の電流入力用ＭＩＳＦＥＴ２５とにより均一な電流を入力することができる。また、第４の電流入力用ＭＩＳＦＥＴ２５と、第１の電流入力用ＭＩＳＦＥＴ３、第２の電流入力用ＭＩＳＦＥＴ７にそれぞれ入力される電流をより均一にすることができる。そのため、本実施形態の電流駆動装置によれば、従来の電流駆動装置に比べて半導体チップ間の出力電流の誤差を低減することができる。
その上、カレントミラー回路である第２の電流源用ＭＩＳＦＥＴ２０１（図２参照）の両端に配置された第３の電流入力用ＭＩＳＦＥＴ１６と第６の電流分配用ＭＩＳＦＥＴ３６に均一な電流が入力されるので、第２の半導体チップ２２上に設けられた第２の電流供給部１７からの出力電流の誤差も低減することができる。
なお、図４では２つの半導体チップを並べて配置する例を示しているが、３つ以上の半導体チップを並べて配置することもできる。その場合には、マスターチップ上のにカスケード接続されるスレーブチップの数だけ第１の電流分配用ＭＩＳＦＥＴ１２の近傍（２００μｍ以下）に電流分配用ＭＩＳＦＥＴを設ければよい。ただし、電流分配用チップを設けるためのスペースは半導体チップ上で限られているため、本実施形態の構成は、あまり多数の半導体チップが必要な表示装置には適さない。従って、本実施形態の電流駆動装置は、携帯電話やＰＤＡなど小型パネルを有する機器に好ましく用いられる。
（第４の実施形態）
図５は、本発明の第４の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。本実施形態の電流駆動装置は、第１の実施形態の電流駆動装置に加え、各電流入力用ＭＩＳＦＥＴに供給される電流の安定化を図るための手段を設けたものである。本実施形態の第１の半導体チップ４０上に設けられた第１の電流駆動装置、第２の半導体チップ４２上に設けられた第２の電流駆動装置のうち、図２に示す第１の実施形態と同じ部材には同じ符号を付している。
本実施形態の第１の電流駆動装置は、第１の実施形態の第１の電流駆動装置の構成に加え、第１のＭＩＳＦＥＴ１と第１の電流源４との間に介設され、ソースが第１のＭＩＳＦＥＴ１のゲート電極に接続されたｐチャネル型の第１のカスコードＭＩＳＦＥＴ４３と、第２の電流分配用ＭＩＳＦＥＴ２と第１の電流入力用ＭＩＳＦＥＴ３の間に介設されたｐチャネル型の第２のカスコードＭＩＳＦＥＴ４５と、第３の電流分配用ＭＩＳＦＥＴ６と第２の電流入力用ＭＩＳＦＥＴ７との間に介設されたｐチャネル型の第３のカスコードＭＩＳＦＥＴ４７と、第１の電流分配用ＭＩＳＦＥＴ１２と第１の電流出力端子９との間に介設された第４のカスコードＭＩＳＦＥＴ４９と、一端が第１の定電圧電源４１に接続されるとともに、第１のカスコードＭＩＳＦＥＴ４３、第２のカスコードＭＩＳＦＥＴ４５、第３のカスコードＭＩＳＦＥＴ４７、及び第４のカスコードＭＩＳＦＥＴ４９の各ゲート電極に共通に接続された第１のゲートバイアス線４４とを備えている。この定電圧電源の出力電圧は例えば４Ｖで、第１の電流駆動装置の電源電圧は、例えば５Ｖである。また、各カスコードＭＩＳＦＥＴのサイズは、各電流分配用ＭＩＳＦＥＴのサイズよりも小さくすることが可能である。
以上のように、本実施形態の第１の電流駆動装置においては、互いにカレントミラー回路を構成する各電流分配用ＭＩＳＦＥＴのドレイン側にカスコード接続するＭＩＳＦＥＴを設けることで、電流分配用ＭＩＳＦＥＴのドレイン電圧の変動を抑え、定電流特性を向上させることが可能となっている。本実施形態の電流駆動装置を表示装置に用いる場合、表示する輝度に応じて第１の電流源４を流れる電流値を変化させることがある。本実施形態の電流駆動装置を用いれば、第１の電流源４を流れる電流値が変化した場合にも、より確実に各電流入力用ＭＩＳＦＥＴに所定の電流を流すことができるようになる。従って、本実施形態の電流駆動装置を用いれば、表示品質を向上させた表示装置を提供することが可能となる。
以上で説明したカスコードＭＩＳＦＥＴは、第１〜第３の実施形態の電流駆動装置に設けても同様の効果を発揮する。ただし、ＭＩＳＦＥＴの動作範囲は狭くなるので、表示品位を向上させることと、設計に自由度を持たせることとのバランスを考慮する必要がある。
（第５の実施形態）
図６は、本発明の第５の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。本実施形態の電流駆動装置は、第４の実施形態の電流駆動装置において、第１の電流供給部８−１、８−２、…、８−ｍにそれぞれ含まれる第１の電流源用ＭＩＳＦＥＴ２００−１、２００−２、…、２００−ｍを構成する各ＭＩＳＦＥＴのドレインにそれぞれｎチャネル型の第５のカスコードＭＩＳＦＥＴ５５−１、５５−２、…、５５−ｍを接続させたものである。また、第１の電流入力用ＭＩＳＦＥＴ３のドレインと、第２の電流入力用ＭＩＳＦＥＴのドレインとにもそれぞれ第６のカスコードＭＩＳＦＥＴ５３、第７のカスコードＭＩＳＦＥＴ５７が接続されている。そして、第５のカスコードＭＩＳＦＥＴ５５−１、５５−２、…、５５−ｍを構成するＭＩＳＦＥＴの各ゲート電極、及び第６のカスコードＭＩＳＦＥＴ５３、第７のカスコードＭＩＳＦＥＴ５７の各ゲート電極は、第２のゲートバイアス線２１１に共通に接続される。この第２のゲートバイアス線２１１の一端は、出力電圧が１Ｖ程度の第２の定電圧電源５１に接続されている。
一方、第２の電流駆動装置においても、第４の実施形態での第２の駆動電流装置の構成に加え、第１の電流入力端子１４と第３の電流入力用ＭＩＳＦＥＴ１６との間に介設された第８のカスコードＭＩＳＦＥＴ６０と、第２の電流源用ＭＩＳＦＥＴ２０１−１、２０１−２、…、２０１−ｍを構成する各ＭＩＳＦＥＴのドレインに接続された第９のカスコードＭＩＳＦＥＴ６５−１、６５−２、…、６５−ｍとが設けられている。そして、第８のカスコードＭＩＳＦＥＴ６０のゲート電極、及び第９のカスコードＭＩＳＦＥＴ６５−１、６５−２、…、６５−ｍの各ゲート電極は、第３のゲートバイアス線２１３に共通に接続される。第３のゲートバイアス線２１３の一端にも、例えば１Ｖ程度の定電圧電源が接続される。
以上の構成をとることにより、第１の電流源用ＭＩＳＦＥＴ２００のドレイン電圧、及び第２の電流源用ＭＩＳＦＥＴ２０１のドレイン電圧の変動を抑えることができるので、例えば表示パネルにおける表示輝度の変化時などにも、第１の電流供給部８及び第２の電流供給部からの出力電流を安定化することが可能となる。
なお、図６では、各電流分配用ＭＩＳＦＥＴにカスコードＭＩＳＦＥＴが接続されている例を示したが、このカスコードＭＩＳＦＥＴは、必ずしも設けておく必要はない。
（第６の実施形態）
図７は、本発明の第６の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。同図に示す半導体チップのうち、第１の半導体チップ８０は第１の実施形態の第１の半導体チップ２０（図１参照）と同一であるので、以下の説明は、主に第２の半導体チップ８２について行なう。
図７に示す第１の半導体チップ８０上には第１の電流駆動装置が、第２の半導体チップ８２上には第２の電流駆動装置が、第３の半導体チップ８４上には第３の電流駆動装置が、それぞれ設けられている。
第２の電流駆動装置は、第１の実施形態における第２の電流駆動装置と同じく、第１の電流出力端子９と接続された第１の電流入力端子１４と、ドレイン及びゲート電極が第１の電流入力端子１４及び第２のバイアス線２０７に共に接続され、且つソースが接地されたｎチャネル型の第３の電流入力用ＭＩＳＦＥＴ１６と、ゲート電極が第２のバイアス線２０７に共通に接続された第２の電流源用ＭＩＳＦＥＴ２０１をそれぞれ含む第２の電流供給部１７とを備えている。
以上の構成に加え、本実施形態の第２の電流駆動装置は、第３の電流入力用ＭＩＳＦＥＴ１６、第２の電流源用ＭＩＳＦＥＴ２０１（図２参照）、及び第６の電流入力用ＭＩＳＦＥＴ８７とカレントミラー回路を構成するｎチャネル型の第１の電流出力用ＭＩＳＦＥＴ８３と、第１の電流出力用ＭＩＳＦＥＴ８３のドレインに接続された第１の電流電圧変換手段８１と、ゲート電極が第１の電流電圧変換手段８１にそれぞれ接続され、共にｐチャネル型の第７の電流分配用ＭＩＳＦＥＴ８５及び第８の電流分配用ＭＩＳＦＥＴ８６と、ドレインとゲート電極が互いに接続され、第２の電流供給部１７を挟んで第３の電流入力用ＭＩＳＦＥＴ１６とカレントミラー回路を構成すると共に、ドレインが第７の電流分配用ＭＩＳＦＥＴ８５に接続された第６の電流入力用ＭＩＳＦＥＴ８７と、第８の電流分配用ＭＩＳＦＥＴ８６のドレインに接続された第４の電流出力端子９０とを備えている。第７の電流分配用ＭＩＳＦＥＴ８５及び第８の電流分配用ＭＩＳＦＥＴ８６の各ゲート電極には、第１の電流電圧変換手段８１−第１の電流出力用ＭＩＳＦＥＴ８３間を流れる電流を電流電圧変換した電圧が、、第１の電流電圧変換手段８１から供給される。
また、第１の電流分配用ＭＩＳＦＥＴ１２のＷ／Ｌ比ｅと第３の電流入力用ＭＩＳＦＥＴ１６のＷ／Ｌ比ｆとの比ｅ／ｆは、第３の電流分配用ＭＩＳＦＥＴ６のＷ／Ｌ比ｃと第２の電流入力用ＭＩＳＦＥＴ７のＷ／Ｌ比ｄとの比ｃ／ｄの値と等しくなっている。さらに、第７の電流分配用ＭＩＳＦＥＴ８５のＷ／Ｌ比と第６の電流入力用ＭＩＳＦＥＴ８７のＷ／Ｌ比との比、第８の電流分配用ＭＩＳＦＥＴ８６のＷ／Ｌ比と第７の電流入力用ＭＩＳＦＥＴ９５のＷ／Ｌ比との比は、それぞれｅ／ｆ、ｃ／ｆの値と等しくなっている。
本実施形態の第２の電流駆動装置が第１の実施形態と異なるのは、第１の半導体チップ８０から入力された電流を、第１の電流出力用ＭＩＳＦＥＴ８３、第１の電流電圧変換手段８１、及び第７の電流分配用ＭＩＳＦＥＴ８５を介して第２の電流供給部１７−ｍの近傍に設けられた第６の電流入力用ＭＩＳＦＥＴ８７に分配している点である。このような構成をとることにより、第２のバイアス線２０７の両端にほぼ等しい電流を入力することができるので、第１の実施形態の第２の電流駆動装置に比べて第２の電流供給部１７からの出力電流を均一にすることができる。
また、本実施形態の第２の電流駆動装置は、第２の実施形態の第２の電流駆動装置と比べて各電流分配用ＭＩＳＦＥＴのゲート電極を結ぶ配線の容量が小さくなっているので、ノイズが発生しにくくなっている。
さらに、本実施形態の第２の電流駆動装置では、第２の実施形態の第２の電流駆動装置に比べて端子数を減らせるので、実装を容易にすることができる。
以上の利点に加え、本実施形態の第１の半導体チップ８０と第２の半導体チップ８２とを用いた表示装置では、第１の実施形態と同様に、第１の半導体チップ８０と第２の半導体チップ８２との継ぎ目で生じる出力電流の誤差を従来よりも小さくできるので、より均一な画像表示を実現することができる。
なお、本実施形態の第１の電流駆動装置において、第１のバイアス線２０５上で、第１の電流入力用ＭＩＳＦＥＴ３と第１の電流源用ＭＩＳＦＥＴ２００−１のゲート電極間、互いに隣接する第１の電流源用ＭＩＳＦＥＴ２００のゲート電極間、及び第１の電流源用ＭＩＳＦＥＴ２００−ｍと第２の電流入力用ＭＩＳＦＥＴ７のゲート電極間にそれぞれ抵抗値の等しい抵抗体を設けてもよい。この場合、第２のバイアス線２０７上にも同様に抵抗を設けておくことが好ましい。
−第１の電流電圧変換手段の具体例−
図８は、図７に示す本実施形態の半導体チップにおいて、第１の電流電圧変換手段の一具体例を示す回路図である。
同図に示すように、第１の電流電圧変換手段８１の例としては、ドレインが第１の電流出力用ＭＩＳＦＥＴ８３に、ゲート電極が第７の電流分配用ＭＩＳＦＥＴ８５のゲート電極及び第８の電流分配用ＭＩＳＦＥＴ８６のゲート電極に接続されたｐチャネル型ＭＩＳＦＥＴが挙げられる。このｐチャネル型ＭＩＳＦＥＴはゲート電極とドレインが互いに接続されており、第７の電流分配用ＭＩＳＦＥＴ８５及び第８の電流分配用ＭＩＳＦＥＴ８６とカレントミラー回路を構成するので、第１の半導体チップ８０から入力された電流を第８の電流分配用ＭＩＳＦＥＴ８６及び次段の半導体チップ（第３の半導体チップ８４）に分配することができる。
なお、第１の電流電圧変換手段８１としては、電源電圧に接続された抵抗を用いることもできる。例えば一端が電源電圧に接続された第１の抵抗と、第１の抵抗と第１の電流出力用ＭＩＳＦＥＴ８３との間に介設された抵抗とを設け、第７の電流分配用ＭＩＳＦＥＴ８５及び第８の電流分配用ＭＩＳＦＥＴ８６のゲートバイアス線を第１の抵抗と第２の抵抗との間に接続すれば、入力された電流を電圧に変換することができる。
なお、本実施形態の第２の電流駆動装置において、第８の電流分配用ＭＩＳＦＥＴ８６のＷ／Ｌ比と第３の電流入力用ＭＩＳＦＥＴ１６のＷ／Ｌ比との比を、第７の電流分配用ＭＩＳＦＥＴ８５のＷ／Ｌ比と第６の電流入力用ＭＩＳＦＥＴ８７のＷ／Ｌ比との比と等しく設定することが好ましい。これにより、多数の第２の半導体チップ８２をスレーブチップとしてカスコード接続する場合に、半導体チップ間の出力電流のばらつきを抑えることが可能になる。
（第７の実施形態）
図９は、本発明の第７の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。同図に示すように、本実施形態では、電流駆動型の表示装置において、互いに隣接する第１の半導体チップ１００と第２の半導体チップ１０２との間で等しい電流を流すための電流源が設けられる例を説明する。ここでも、第１の半導体チップ１００上に第１の電流駆動装置が集積化して設けられ、第２の半導体チップ１０２上に第２の電流駆動装置が集積化して設けられているとする。なお、以下では、第１の実施形態と同じ構成については説明を省略する。
図９に示すように、本実施形態において、第１の電流駆動装置には、第３の電流分配用ＭＩＳＦＥＴ６のゲート電極とチップ外部に設けられた参照電源Ｖｒｅｆとに接続された第２の電流電圧変換手段（第２のＩＶ変換手段）１０３と、第２の電流電圧変換手段１０３に接続された第４の電流出力端子１０５とが設けられている。第２の電流電圧変換手段１０３は、入力された電流を電圧に変換して第３の電流分配用ＭＩＳＦＥＴ６のゲート電極に印加し、且つ第３の電流分配用ＭＩＳＦＥＴのソースに接続される。なお、図示しないが、第２の電流電圧変換手段１０３は各電流分配用ＭＩＳＦＥＴのゲート電極及びソースに接続されている。
また、第２の電流駆動装置には、第４の電流出力端子１０５に接続された第４の電流入力端子１０７と、第４の電流入力端子１０７を介し、参照電源Ｖｒｅｆに対して第２の電流電圧変換手段１０３と直列に接続された第３の電流電圧変換手段１０９と、ゲート電極に第３の電流電圧変換手段１０９によって変換された電圧が印加され、且つソースが第３の電流電圧変換手段１０９に接続されたｐチャネル型の第９の電流分配用ＭＩＳＦＥＴ１０４と、第９の電流分配用ＭＩＳＦＥＴ１０４のドレインに接続されたｎチャネル型の第３の電流入力用ＭＩＳＦＥＴ１６とが設けられている。また、第３の電流電圧変換手段１０９は、チップ外部に設けられた第１の負荷回路１０８に接続されている。図示しないが、第３の電流電圧変換手段１０９は、各電流分配用ＭＩＳＦＥＴのゲート電極及びソースにも接続されている。
本実施形態の電流駆動装置が設けられた表示装置では、第２の電流電圧変換手段１０３、第３の電流電圧変換手段１０９、及び第１の負荷回路１０８とは互いに直列に接続されており、第２の電流電圧変換手段１０３と第３の電流電圧変換手段１０９には互いにほぼ等しい電流が流れる。このため、第１の半導体チップ１００と第２の半導体チップ１０２の接続部付近の電流供給部からの出力電流を等しくすることができる。
なお、第２の電流入力用ＭＩＳＦＥＴ７に入力される電流と第３の電流入力用ＭＩＳＦＥＴ１６に流れる電流を等しくするためには、第２の電流電圧変換手段１０３と第３の電流分配用ＭＩＳＦＥＴ６との距離、及び第３の電流電圧変換手段１０９と第９の電流分配用ＭＩＳＦＥＴ１０４との距離が共に小さい方が好ましい。この距離は半導体チップの設計によっても異なるが、２００μｍ以下であればよい。
また、第４の電流出力端子１０５から第４の電流入力端子１０７に流れる電流値は、第３の電流分配用ＭＩＳＦＥＴ６のゲート電極及びソース、あるいは第９の電流分配用ＭＩＳＦＥＴ１０４のゲート電極及びソースに流れる電流の値に比べて微小である方が、２つのチップ端部により等しい電流を流すことができるので好ましい。
なお、第２の電流電圧変換手段１０３及び第３の電流電圧変換手段１０９の具体例としては、図８に示した具体例と同様に、ゲート電極とドレインが互いに接続されたｐチャネル型ＭＩＳＦＥＴが挙げられる。その他にも、抵抗やバッファなども電流電圧変換手段として用いることができる。抵抗を用いる場合には、特に第４の電流出力端子１０５から第４の電流入力端子１０７に流れる電流値が特に微小である必要がある。
また、本実施形態では、参照電源Ｖｒｅｆを第２の電流電圧変換手段１０３に、第１の負荷回路１０８を第３の電流電圧変換手段１０７にそれぞれ接続していたが、参照電源Ｖｒｅｆを第３の電流電圧変換手段１０７に、第１の負荷回路１０８を第２の電流電圧変換手段１０３にそれぞれ接続してもよい。
（第８の実施形態）
図１０は、本発明の第８の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。以下では、本実施形態の電流駆動装置が、第７の実施形態に係る電流駆動装置と異なる点のみ説明する。
図９に示すように、互いに隣接して接続された本実施形態の第１の半導体チップ１１０と第２の半導体チップ１１２上には、互いに直列に接続された電流電圧変換手段と負荷回路からなる電流源が２組み形成されている。以下、各半導体チップの構成から順に説明する。
第１の半導体チップ１１０上に設けられた第１の電流駆動装置は、第３の電流分配用ＭＩＳＦＥＴ６のゲート電極及びソースと、第１の参照電源Ｖｒｅｆ１とに接続された第４の電流電圧変換手段（第４のＩＶ変換手段）１１１と、第４の電流電圧変換手段１１１に接続された第５の電流入力端子１１６と、第４の電流電圧変換手段１１１の近傍に配置された第２の負荷回路１１３と、第２の負荷回路１１３に接続された第５の電流出力端子１１８とを備えている。
次に、第２の半導体チップ１１２上に設けられた第２の電流駆動装置は、第５の電流出力端子１１８に接続された第６の電流入力端子１２０と、第６の電流入力端子１２０、及び第９の電流分配用ＭＩＳＦＥＴ１０４のゲート電極及びソースにそれぞれ接続された第５の電流電圧変換手段１１７と、第２の参照電源Ｖｒｅｆ２に接続された第３の負荷回路１１５と、第３の負荷回路１１５及び第５の電流入力端子１１６に接続された第６の電流出力端子１２２とを備えている。ここで、第３の負荷回路１１５は、第５の電流電圧変換手段１１７の近傍に配置されている。なお、第１の参照電源Ｖｒｅｆ１から供給される電圧と、第２の参照電源Ｖｒｅｆ２から供給される電圧とは互いに等しい。
以上のような構成により、第１の電流駆動装置と第２の電流駆動装置とが互いに接続された状態では、第２の負荷回路１１３に直列に接続された第５の電流電圧変換手段１１７と、第３の負荷回路１１５に直列に接続された第４の電流電圧変換手段１１１に、より精度良く等しい電流を流すことができる。
負荷回路や電流電圧変換手段は、後述するように、ＭＩＳＦＥＴなど、半導体チップ上に設けられたデバイスで構成することができる。これは、第１の半導体チップ１１０上に設けられた第２の負荷回路１１３から第２の半導体チップ１１２上に設けられた第５の電流電圧変換手段１１７へ、第２の半導体チップ１１２上に設けられた第３の負荷回路１１５から第１の半導体チップ１１０上に設けられた第４の電流電圧変換手段１１１へとそれぞれ電流が流れるので、チップごとの特性ばらつきを平均化することができるためである。
そのため、本実施形態の第１の半導体チップ１１０及び第２の半導体チップ１１２の構成を用いた表示装置では、互いに隣接するチップの接続部分でパネルの駆動電流の大きさが精度良く一致するので、表示むらが視認されにくくなる。
なお、第４の電流電圧変換手段１１１と第２の負荷回路１１３との距離、及び第３の負荷回路１１５と第５の電流電圧変換手段１１７との距離は、共に２００μｍ以下であれば好ましく、１００μｍ以下であればさらに好ましい。
なお、以上で説明した負荷回路及び電流電圧変換手段を長辺方向の両端に設けた半導体チップを用いれば、３個以上の半導体チップをカスケード接続して大画面のパネルを駆動することが可能である。
−電流電圧変換手段及び負荷回路の具体例−
図１１及び図１２は、図１０に示す本実施形態の電流駆動装置において、電流電圧変換手段及び負荷回路の具体例を示す図である。
図１１は、電流電圧変換手段がドレインとゲート電極を互いに接続したＭＩＳＦＥＴで、負荷回路が例えばポリシリコンなどからなる抵抗である例を示している。この場合、第４の電流電圧変換手段１１１と第５の電流電圧変換手段１１７とは、サイズや設計上の電気的特性を揃えておく必要があるのは言うまでもない。また、第２の負荷回路１１３と第３の負荷回路１１５も同様に、抵抗値などの特性を揃えておく必要がある。
また、図１２は、電流電圧変換手段と負荷回路を共にドレインとゲート電極を互いに接続したＭＩＳＦＥＴで構成した例を示している。この場合、他のＭＩＳＦＥＴを作成する工程を利用して負荷回路や電源電圧変換手段を形成できるので、負荷回路を抵抗で構成するより場合よりも容易に製造可能となる。
（第９の実施形態）
図１３は、本発明の第８の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。
同図に示すように、本実施形態の第１及び第２の電流駆動装置は、図１２に示す第１及び第２の電流駆動装置と同一の電源電圧変換手段と負荷回路を備えている。ただし、本実施形態の電流駆動装置においては、電流供給部内でカレントミラー回路を構成する電流源用ＭＩＳＦＥＴに伝達する電流を、一方の電流入力用ＭＩＳＦＥＴからのみ入力している。
このような構成であっても、半導体チップの接続部付近の出力電流同士は均一にすることができる。
なお、電源電圧変換手段及び負荷回路は抵抗やバッファであってもよい。
以上で説明したように、本発明の電流駆動装置は、有機ＥＬ表示装置など電流駆動方式の表示装置のドライバとして有用である。
本発明の各実施形態に係る電流駆動装置を備えた有機ＥＬ表示装置２１０を模式的に示す回路図である。 本発明の第１の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第２の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第３の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第４の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第５の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第６の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 図７に示す第６の実施形態に係る半導体チップにおいて、第１の電流電圧変換手段の一具体例を示す回路図である。 本発明の第７の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 本発明の第８の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 図１０に示す第８の実施形態に係る電流駆動装置において、電流電圧変換手段及び負荷回路の一具体例を示す図である。 図１０に示す第８の実施形態に係る電流駆動装置において、電流電圧変換手段及び負荷回路の一具体例を示す図である。 本発明の第８の実施形態に係る電流駆動装置が設けられた半導体チップを示す回路図である。 一般的な有機ＥＬ表示装置の構成を模式的に示す回路図である。
符号の説明
１ 第１のＭＩＳＦＥＴ
２ 第２の電流分配用ＭＩＳＦＥＴ
３ 第１の電流入力用ＭＩＳＦＥＴ
４ 第１の電流源
５ 第１のバイアス回路
６ 第３の電流分配用ＭＩＳＦＥＴ
７ 第２の電流入力用ＭＩＳＦＥＴ
８ 第１の電流供給部
９ 第１の電流出力端子
１０ 第２のバイアス回路
１２ 第３の電流入力用ＭＩＳＦＥＴ
１３ 第１のバイアス電源供給端子
１４ 第１の電流入力端子
１５ 第１のバイアス電源入力端子
１６ 第３の電流入力用ＭＩＳＦＥＴ
１７ 第２の電流供給部
２０、４０、８０、１００、１１０ 第１の半導体チップ
２２、４２、８２、１０２、１１２ 第２の半導体チップ
２３ 第４の電流分配用ＭＩＳＦＥＴ
２４ 第３の半導体チップ
２５ 第４の電流入力用ＭＩＳＦＥＴ
２７ 第５の電流分配用ＭＩＳＦＥＴ
２８ 第２の電流出力端子
２９ 第２のバイアス電源供給端子
３１ 第２の電流入力端子
３２ 第２のバイアス電源入力端子
３３ 第５の電流入力用ＭＩＳＦＥＴ
３６ 第６の電流分配用ＭＩＳＦＥＴ
３７ 第３の電流出力端子
３８ 第３の電流入力端子
４１ 第１の定電圧電源
４３ 第１のカスコードＭＩＳＦＥＴ
４４ 第１のゲートバイアス線
４５ 第２のカスコードＭＩＳＦＥＴ
４７ 第３のカスコードＭＩＳＦＥＴ
４９ 第４のカスコードＭＩＳＦＥＴ
５１ 第２の定電圧電源
５３ 第６のカスコードＭＩＳＦＥＴ
５５ 第５のカスコードＭＩＳＦＥＴ
５７ 第７のカスコードＭＩＳＦＥＴ
６０ 第８のカスコードＭＩＳＦＥＴ
６５ 第９のカスコードＭＩＳＦＥＴ
８１ 第１の電流電圧変換手段
８３ 第１の電流出力用ＭＩＳＦＥＴ
８４ 第３の半導体チップ
８５ 第７の電流分配用ＭＩＳＦＥＴ
８６ 第８の電流分配用ＭＩＳＦＥＴ
８７ 第６の電流入力用ＭＩＳＦＥＴ
９０ 第４の電流出力端子
９５ 第７の電流入力用ＭＩＳＦＥＴ
１０３ 第２の電流電圧変換手段
１０４ 第９の電流分配用ＭＩＳＦＥＴ
１０５ 第４の電流出力端子
１０７ 第４の電流入力端子
１０８ 第１の負荷回路
１０９ 第３の電流電圧変換手段
１１１ 第４の電流電圧変換手段
１１３ 第２の負荷回路
１１５ 第３の負荷回路
１１６ 第５の電流入力端子
１１７ 第５の電流電圧変換手段
１１８ 第５の電流出力端子
１２０ 第６の電流入力端子
１２２ 第６の電流出力端子
２００ 第１の電流源用ＭＩＳＦＥＴ
２０１ 第２の電流源用ＭＩＳＦＥＴ
２０５ 第１のバイアス線
２０７ 第２のバイアス線
２１０ 有機ＥＬ表示装置
２１１ 第２のゲートバイアス線
２１３ 第３のゲートバイアス線
２１６ 画素回路
Ｖｒｅｆ 参照電源
Ｖｒｅｆ１ 第１の参照電源
Ｖｒｅｆ２ 第２の参照電源

Claims (20)

  1. 半導体チップ上に集積化された電流駆動装置であって、
    ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流入力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、
    上記第１の電流入力用ＭＩＳＦＥＴ及び第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、
    上記第１の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴ及び上記第２の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成する第３の電流分配用ＭＩＳＦＥＴと、
    上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第１の電流出力端子と
    を備えている電流駆動装置。
  2. 請求項１に記載の電流駆動装置において、
    上記第２の電流分配用ＭＩＳＦＥＴと上記第３の電流分配用ＭＩＳＦＥＴとの距離は２００μｍ以下である、電流駆動装置。
  3. 請求項１または２に記載の電流駆動装置において、
    上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及び上記第３の電流分配用ＭＩＳＦＥＴのゲート電極に接続されたバイアス電源供給端子をさらに備えている、電流駆動装置。
  4. 請求項１〜３のうちいずれか１つに記載の電流駆動装置において、
    上記第２の電流分配用ＭＩＳＦＥＴ及び上記第３の電流分配用ＭＩＳＦＥＴとカレントミラーを構成し、上記半導体チップのうち上記第３の電流分配用ＭＩＳＦＥＴとの距離が２００μｍ以下の領域上に設けられた少なくとも１つの第１導電型の追加電流分配用ＭＩＳＦＥＴと、
    上記追加電流分配用ＭＩＳＦＥＴのそれぞれに接続された追加電流出力端子と
    をさらに備えている、電流駆動装置。
  5. 請求項１〜３のうちいずれか１つに記載の電流駆動装置において、
    上記第１の電流分配用ＭＩＳＦＥＴと上記第１の電流入力用ＭＩＳＦＥＴとの間に介設された第１導電型の第１のカスコードＭＩＳＦＥＴと、
    上記第２の電流分配用ＭＩＳＦＥＴと上記第２の電流入力用ＭＩＳＦＥＴとの間に介設された第１導電型の第２のカスコードＭＩＳＦＥＴと、
    上記第３の電流分配用ＭＩＳＦＥＴと第１の電流出力端子との間に介設された第１導電型の第３のカスコードＭＩＳＦＥＴと、
    第１のカスコードＭＩＳＦＥＴ、第２のカスコードＭＩＳＦＥＴ、及び第３のカスコードＭＩＳＦＥＴの各ゲート電極に共通に接続され、一端に第１の定電圧電源が接続された第１のゲートバイアス線と
    をさらに備えている、電流駆動装置。
  6. 請求項１〜５のうちいずれか１つに記載の電流駆動装置において、
    上記第１の電流分配用ＭＩＳＦＥＴと上記第１の電流入力用ＭＩＳＦＥＴとの間に介設され、ドレインが上記第１の電流入力用ＭＩＳＦＥＴのゲート電極に接続された第２導電型の第４のカスコードＭＩＳＦＥＴと、
    上記第２の電流分配用ＭＩＳＦＥＴと上記第２の電流入力用ＭＩＳＦＥＴとの間に介設され、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのゲート電極に接続された第２導電型の第５のカスコードＭＩＳＦＥＴと、
    上記電流源用ＭＩＳＦＥＴのそれぞれのドレインに接続された第６のカスコードＭＩＳＦＥＴと、
    上記第４のカスコードＭＩＳＦＥＴのゲート電極、上記第５のカスコードＭＩＳＦＥＴのゲート電極、及び上記第６のカスコードＭＩＳＦＥＴの各ゲート電極に共通に接続され、一端に第２の定電圧電源が接続された第２のゲートバイアス線と
    をさらに備えている、電流駆動装置。
  7. 請求項１〜６のうちいずれか１つに記載の電流駆動装置において、
    上記第１の電流分配用ＭＩＳＦＥＴと上記第１の電流入力用ＭＩＳＦＥＴとを接続する配線に接続された電流入力用端子をさらに備え、
    上記第１の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ａと上記第１の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｂとの比をａ／ｂ、上記第２の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ｃと上記第２の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｄとの比をｃ／ｄ、上記第３の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ｅと上記第１の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｂとの比をｅ／ｂとすると、ａ／ｂ、ｃ／ｄ、及びｅ／ｂの値はほぼ等しい、電流駆動装置。
  8. 半導体チップ上に集積化された電流駆動装置であって、
    第１の電流入力端子と、
    ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第１導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第１導電型の電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続されるバイアス線と、
    上記複数の電流供給部を挟んで上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第１導電型の第２の電流入力用ＭＩＳＦＥＴと、
    バイアス電源入力端子と、
    ゲート電極が上記バイアス電源入力端子に接続され、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのドレインに接続された第２導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成するとともに、上記半導体チップのうち上記第１の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に設けられた第２の電流分配用ＭＩＳＦＥＴと、
    上記第２の電流分配用ＭＩＳＦＥＴのドレインに接続された第１の電流出力端子と、
    上記第２の電流分配用ＭＩＳＦＥＴのゲート電極に接続された第１のバイアス電源出力端子と
    を備えている、電流駆動装置。
  9. 半導体チップ上に集積化された電流駆動装置であって、
    第１の電流入力端子と、
    ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第１導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第１導電型の電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続されるバイアス線と、
    上記複数の電流供給部を挟んで上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第１導電型の第３の電流入力用ＭＩＳＦＥＴと、
    上記第３の電流入力用ＭＩＳＦＥＴのドレインに接続された第２の電流入力端子と
    を備えている、電流駆動装置。
  10. 半導体チップ上に集積化された電流駆動装置であって、
    第１の電流入力端子と、
    ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第１導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第１導電型の電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続されるバイアス線と、
    上記バイアス線のうち、上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流源用ＭＩＳＦＥＴのゲート電極との間にゲート電極が接続された第１導電型の電流出力用ＭＩＳＦＥＴと、
    上記電流出力用ＭＩＳＦＥＴのドレインに接続された電流電圧変換手段と、
    上記複数の電流供給部を挟んで上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第１導電型の第４の電流入力用ＭＩＳＦＥＴと、
    ゲート電極が上記電流電圧変換手段に接続され、且つドレインが上記第４の電流入力用ＭＩＳＦＥＴに接続された第３の電流分配用ＭＩＳＦＥＴと、
    第３の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、上記半導体チップのうち上記第３の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に設けられた第４の電流分配用ＭＩＳＦＥＴと、
    上記第４の電流分配用ＭＩＳＦＥＴのドレインに接続された第２の電流出力端子と
    を備えている、電流駆動装置。
  11. 請求項１０に記載の電流駆動装置において、
    上記電流電圧変換手段は、上記第３の電流分配用ＭＩＳＦＥＴ及び上記第４の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極とが互いに接続され、且つドレインが上記電流出力用ＭＩＳＦＥＴに接続された第５の電流分配用ＭＩＳＦＥＴである、電流駆動装置。
  12. 半導体チップ上に集積化された電流駆動装置であって、
    ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の電流入力用ＭＩＳＦＥＴと、
    上記電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、
    上記電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、
    上記電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の電流供給部と、
    ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、
    少なくとも上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースに接続され、上記半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された電流電圧変換手段と、
    上記電流電圧変換手段に接続される電流入出力端子と
    を備えている電流駆動装置。
  13. 請求項１２に記載の電流駆動装置において、
    上記第１の電流分配用ＭＩＳＦＥＴと上記第２の電流分配用ＭＩＳＦＥＴとはカレントミラー回路を構成しており、
    上記電流電圧変換手段は、上記第１の電流分配用ＭＩＳＦＥＴのゲート電極及びソースに接続されている、電流駆動装置。
  14. 請求項１２または１３に記載の電流駆動装置において、
    上記電流電圧変換手段は、ドレインとゲート電極が互いに接続された第１導電型のＭＩＳＦＥＴ、抵抗体、バッファのうちから選ばれた１つである、電流駆動装置。
  15. 第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、
    上記第１の電流駆動装置は、
    ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流入力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、
    上記第１の電流入力用ＭＩＳＦＥＴ及び第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された第１の電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、
    上記第１の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインが上記第２の電流入力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴ及び上記第２の電流分配用ＭＩＳＦＥＴとカレントミラー回路を構成し、上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第３の電流分配用ＭＩＳＦＥＴと、
    上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第１の電流出力端子とを有し、
    上記第２の電流駆動装置は、
    上記第１の電流出力端子に接続された第１の電流入力端子と、
    ドレインが上記第１の電流入力端子に接続され、且つドレインとゲート電極とが互いに接続された第２導電型の第３の電流入力用ＭＩＳＦＥＴと、
    上記第３の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源用ＭＩＳＦＥＴを含む複数の第２の電流供給部と、
    上記第３の電流入力用ＭＩＳＦＥＴのゲート電極と上記第２の電流源用ＭＩＳＦＥＴのゲート電極とに共通に接続される第２のバイアス線とを有している、表示装置。
  16. 請求項１５に記載の表示装置において、
    上記第１の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ａと上記第１の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｂとの比をａ／ｂ、上記第２の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ｃと上記第２の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｄとの比をｃ／ｄ、上記第３の電流分配用ＭＩＳＦＥＴのＷ／Ｌ比ｅと上記第３の電流入力用ＭＩＳＦＥＴのＷ／Ｌ比ｆとの比をｅ／ｆとすると、ａ／ｂ、ｃ／ｄ、及びｅ／ｆの値は等しい、表示装置。
  17. 請求項１５または１６に記載の表示装置において、
    上記第１の電流駆動装置は、
    上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及び上記第３の電流分配用ＭＩＳＦＥＴのゲート電極に接続されたバイアス電源供給端子をさらに備え、
    上記第２の電流駆動装置は、
    上記複数の第２の電流供給部を挟んで上記第３の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第４の電流入力用ＭＩＳＦＥＴと、
    上記バイアス電源供給端子に接続されたバイアス電源入力端子と、
    ゲート電極が上記バイアス電源入力端子に接続され、ドレインが上記第４の電流入力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第４の電流分配用ＭＩＳＦＥＴとをさらに備えている、表示装置。
  18. 請求項１５または１６に記載の表示装置において、
    上記第１の電流駆動装置は、
    上記第２の電流分配用ＭＩＳＦＥＴ及び上記第３の電流分配用ＭＩＳＦＥＴとカレントミラーを構成し、上記第１の半導体チップのうち上記第３の電流分配用ＭＩＳＦＥＴとの距離が２００μｍ以下の領域上に設けられた少なくとも１つの第１導電型の追加電流分配用ＭＩＳＦＥＴと、
    上記追加電流分配用ＭＩＳＦＥＴのそれぞれに接続された追加電流出力端子とをさらに備え、
    上記第２の電流駆動装置は、
    上記複数の第２の電流供給部を挟んで上記第３の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の第５の電流入力用ＭＩＳＦＥＴと、
    上記第５の電流入力用ＭＩＳＦＥＴのドレインと、上記追加電流出力端子とに接続された第２の電流入力端子とを備えている、表示装置。
  19. 第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、
    上記第１の電流駆動装置は、
    ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、
    上記電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、
    ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、
    上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースと参照電源とに接続され、上記半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第１の電流電圧変換手段と、
    上記電流電圧変換手段に接続される電流入出力端子とを備え、
    上記第２の電流駆動装置は、
    上記電流入出力端子に接続された電流入力端子と、
    上記電流入力端子を介して上記第１の電流電圧変換手段と直列に接続された第２の電流電圧変換手段と、
    ソース及びゲート電極が上記第２の電流電圧変換手段に接続された第１導電型の第３の電流分配用ＭＩＳＦＥＴと、
    上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、
    上記第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源ＭＩＳＦＥＴを有する複数の第２の電流供給部とを備えている、表示装置。
  20. 第１の電流駆動装置が設けられた第１の半導体チップと、上記第１の半導体チップに隣接して配置され、第２の電流駆動装置が設けられた第２の半導体チップとを備えた表示装置であって、
    上記第１の電流駆動装置は、
    ソースに電源電圧が供給された第１導電型の第１の電流分配用ＭＩＳＦＥＴと、
    上記第１の電流分配用ＭＩＳＦＥＴのドレインにドレインが接続され、且つドレインとゲート電極が互いに接続された第２導電型の第１の電流入力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ドレインとゲート電極が互いに接続された第２導電型の電流入出力用ＭＩＳＦＥＴと、
    上記第１の電流入力用ＭＩＳＦＥＴのゲート電極と上記電流入出力用ＭＩＳＦＥＴのゲート電極との間を結ぶ第１のバイアス線と、
    上記第１の電流入力用ＭＩＳＦＥＴ及び電流入出力用ＭＩＳＦＥＴとカレントミラー回路を構成し、ゲート電極が上記第１のバイアス線に接続された第１の電流源用ＭＩＳＦＥＴを含む複数の第１の電流供給部と、
    ドレインが上記電流入出力用ＭＩＳＦＥＴのドレインに接続された第１導電型の第２の電流分配用ＭＩＳＦＥＴと、
    上記第２の電流分配用ＭＩＳＦＥＴのゲート電極及びソースと参照電源とに接続され、上記第１の半導体チップのうち上記第２の電流分配用ＭＩＳＦＥＴからの距離が２００μｍ以下の領域上に配置された第１の電流電圧変換手段と、
    上記第１の電流電圧変換手段に接続される第１の電流入力端子と、
    上記第１の半導体チップのうち上記第１の電流電圧変換手段からの距離が２００μｍ以下の領域上に配置される第１の負荷回路と、
    上記負荷回路に接続された第１の電流出力端子とを備え、
    上記第２の電流駆動装置は、
    上記第１の電流入力端子に接続された第２の電流出力端子と、
    上記第１の電流入力端子を介して上記第１の電流電圧変換手段と直列に接続された第２の負荷回路と、
    上記第１の電流出力端子に接続された第２の電流入力端子と、
    上記第１の電流出力端子を介して上記第１の負荷回路と直列に接続された第２の電流電圧変換手段と、
    ソース及びゲート電極が上記第２の電流電圧変換手段に接続された第１導電型の第３の電流分配用ＭＩＳＦＥＴと、
    上記第３の電流分配用ＭＩＳＦＥＴのドレインに接続された第２導電型の第２の電流入力用ＭＩＳＦＥＴと、
    上記第２の電流入力用ＭＩＳＦＥＴとカレントミラー回路を構成する第２の電流源ＭＩＳＦＥＴを有する複数の第２の電流供給部とを備えている、表示装置。
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