JP3361449B2

JP3361449B2 - Ｄ／ａ変換器

Info

Publication number: JP3361449B2
Application number: JP00376498A
Authority: JP
Inventors: 浩二岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-01-12
Filing date: 1998-01-12
Publication date: 2003-01-07
Anticipated expiration: 2018-01-12
Also published as: JPH11205147A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に用いら
れるＤ／Ａ変換器に関するものである。

【０００２】

【従来の技術】従来から、高速Ｄ／Ａ変換器の回路方式
として、電流源をマトリクス状に配置するマトリクス構
造の電流加算型Ｄ／Ａ変換器が用いられている。

【０００３】以下、従来のマトリクス構造の電流加算型
Ｄ／Ａ変換器について説明する。

【０００４】図１３は従来の６ビットのマトリクス構造
の電流加算型Ｄ／Ａ変換器のブロック図である。図１３
において、５０はマトリクス状に配置された（８×８）
個の電流源セル１０からなるマトリクス状電流源、５１
はＸデコーダ、５２はＹデコーダ、５３，５４はラッ
チ、５５は出力負荷抵抗、Ｄ０〜Ｄ５は入力された６ビ
ットディジタルデータ、ＣＬＫはデータラッチ用クロッ
ク、Ｘｉ（ｉ＝０〜７）はＸデコーダ５１の出力をラッ
チ５３によってラッチした信号、Ｙｐｊ，Ｙｓｊ（ｊ＝
０〜７）はＹデコーダ５２の出力をラッチ５４によって
ラッチした信号、Ｉｏｕｔは電流出力端子、Ｖｂｉａｓ
は電流源バイアス電圧端子、Ｓａは生成出力されたアナ
ログ信号である。

【０００５】各電流源セル１０はそれぞれ電流出力端子
Ｉｏｕｔおよび電流源バイアス電圧端子Ｖｂｉａｓに接
続されており、かつ、電流源としてのトランジスタを有
している。各電流源セル１０は、信号Ｘｉ、Ｙｐｊ、Ｙ
ｓｊによって電流を出力するものとして選択されたと
き、当該電流源セル１０が有するトランジスタを流れる
電流を電流出力端子Ｉｏｕｔに出力する。

【０００６】また６０は基準電流生成回路６１と、Ｐ型
ＭＯＳトランジスタ（以下「ＰＭＯＳ」と略記する。同
様に、Ｎ型ＭＯＳトランジスタは「ＮＭＯＳ」と略記す
る）からなる基準トランジスタ６２とによって構成され
た基準電流源であり、この基準トランジスタ６２と各電
流源セル１０が有するトランジスタとによってカレント
ミラー回路が構成されている。各電流源セル１０のトラ
ンジスタを流れる電流の値は、基準電流生成回路６１に
よって生成された基準電流Ｉ０、および各電流源セル１
０のトランジスタと基準トランジスタ６２とのトランジ
スタサイズの比によって決定される。

【０００７】入力されたディジタルデータＤ０〜Ｄ５の
うち、下位３ビットＤ０〜Ｄ２がＸデコーダ５１に入力
されるとともに、上位３ビットＤ３〜Ｄ５がＹデコーダ
５２に入力される。Ｘデコーダ５１およびＹデコーダ５
２によってデコードされた信号は、ラッチ５３，５４に
よってラッチされた後、信号Ｘｉ，Ｙｐｊ，Ｙｓｊ（ｉ
＝０〜７）としてマトリクス状電流源５０に入力され
る。マトリクス状電流源５０は、入力されたディジタル
データＤ０〜Ｄ５の値に対応した個数の電流源セル１０
から電流を出力する。各電流源セル１０の出力電流は加
算されて電流出力端子Ｉｏｕｔから出力負荷抵抗５５に
流れ、電流出力端子Ｉｏｕｔの電圧がアナログ信号Ｓａ
として出力される（特許公報第２５１２１０６号参
照）。

【０００８】

【発明が解決しようとする課題】ところが、従来のＤ／
Ａ変換器には、以下のような問題があった。

【０００９】Ｄ／Ａ変換の精度の面からすると、各電流
源セル１０の出力電流の大きさは全て等しいことが理想
的である。ところが実際には、製造プロセスに起因して
トランジスタ特性にばらつきが生じるので、各電流源セ
ル１０の出力電流の大きさは一定にはならない。このた
め、直線性誤差や微分直線性誤差が生じるが、これらの
誤差は各電流源セル１０の出力電流値に依存するため、
Ｄ／Ａ変換器においては、カレントミラー回路の電流制
御特性の精度が重要になる。

【００１０】図１３に示すような従来のマトリクス状電
流加算型Ｄ／Ａ変換器では、カレントミラー回路を構成
する基準トランジスタは１個のみ（すなわち基準電流源
６０の基準トランジスタ６２）であり、この１個の基準
トランジスタ６２に対して各電流源セル１０のトランジ
スタが対をなす構成になっている。すなわち各電流源セ
ル１０の電流値は、そのトランジスタと１個の基準トラ
ンジスタ６２との特性の違いに応じて影響を受ける。こ
のため、トランジスタ特性のばらつきが大きくなると、
カレントミラー回路の電流制御の精度は低下してしま
い、変換精度における直線性誤差や微分直線性誤差は悪
化する。特に、Ｄ／Ａ変換器のビット数が大きくなり、
マトリクス電流源５０がレイアウト上で占める面積が大
きくなると、製造プロセスに起因するトランジスタ特性
のばらつきがより顕著になるので、直線性誤差や微分直
線性誤差はさらに悪化する。

【００１１】前記の問題に鑑み、本発明は、Ｄ／Ａ変換
器として、トランジスタ特性のばらつきが変換精度に与
える影響を回路構成によって低減し、直線性誤差や微分
直線性誤差を改善することを課題とする。

【００１２】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、各々電流源
としてトランジスタを有する複数の電流源セルを備え、
入力されたディジタルデータが示す値に対応した個数の
電流源セルから電流を出力させ、各電流源セルの総出力
電流値を基にアナログ信号を生成出力するＤ／Ａ変換器
として、前記電流源セルは複数の群に分かれて構成さ
れ、各群ごとに所定値の電流が流れる基準トランジスタ
が設けられており、各電流源セルが有するトランジスタ
と当該電流源セルが属する群に対して設けられた前記基
準トランジスタとによってカレントミラー回路が構成さ
れているものである。

【００１３】請求項１の発明によると、電流源セルは複
数の群に分かれて構成され、各電流源セルが有するトラ
ンジスタと当該電流源セルが属する群に対して設けられ
た前記基準トランジスタとによってカレントミラー回路
が構成されているので、各電流源セルを流れる電流値は
群ごとに設けた基準トランジスタによって制御される。
このため、製造プロセスに起因するトランジスタ特性の
ばらつきがあっても、各電流源セルの電流値は、そのト
ランジスタと群ごとに設けた基準トランジスタとの特性
の違いに応じて影響を受けるのみである。したがって、
全電流源セルに対して基準トランジスタを１個のみ設け
た従来の構成に比べて、トランジスタ特性のばらつきが
変換精度に及ぼす影響は格段に小さくなり、直線性誤差
や微分直線性誤差を低減することができる。例えば各基
準トランジスタの特性を、対応する群の電流源セルのト
ランジスタ特性にそれぞれ近づけることによって、Ｄ／
Ａ変換精度に対するプロセスばらつきの影響を確実に低
減することができる。

【００１４】そして、請求項２の発明では、前記請求項
１のＤ／Ａ変換器において、前記電流源セルは、各群ご
とにレイアウト上においてそれぞれ異なるブロックに配
置されており、前記各基準トランジスタは、対応する電
流源セル群が配置されたブロック内またはその近傍に配
置されているものとする。

【００１５】請求項２の発明によると、各基準トランジ
スタは、レイアウト上において、対応する電流セル群が
配置されたブロック内またはその近傍に配置されている
ので、その特性は、対応する群の電流セルのトランジス
タの特性にきわめて近いものになる。このため、Ｄ／Ａ
変換精度に対するプロセスばらつきの影響を確実に低減
することができる。また、各電流源セルのトランジスタ
と基準トランジスタとによって構成するカレントミラー
回路は、従来よりもトランジスタ間の距離が小さくなる
ので、製造プロセスばらつきによりカレントミラー回路
を構成するトランジスタの特性がばらついた場合でも、
その影響は小さくなる。

【００１６】また、請求項３の発明では、前記請求項１
記載のＤ／Ａ変換器は、前記各基準トランジスタを流れ
る電流を所定値に制御する基準電流源を備え、前記基準
電流源は、基準電流を生成する基準電流生成回路と、前
記各基準トランジスタに対応してそれぞれ設けられ、対
応する前記各基準トランジスタの電流を所定値に制御す
る複数のカレントミラー回路とを備えているものとす
る。

【００１７】さらに、請求項４の発明では、前記請求項
１のＤ／Ａ変換器は、前記各基準トランジスタを流れる
電流を所定値に制御する基準電流源を備えたものとし、
前記基準電流源は、基準電流を生成する基準電流生成回
路と、前記基準電流生成回路によって生成された基準電
流を基にして、前記各基準トランジスタに対応する複数
線に電流を供給する第１のカレントミラー回路と、前記
各基準トランジスタに対応して設けられており、かつ、
各々前記第１のカレントミラー回路から供給された電流
を入力とし、入力電流の値に応じて、対応する基準トラ
ンジスタの電流値を所定値に制御する複数の第２のカレ
ントミラー回路とを備えているものとする。

【００１８】請求項４の発明によると、各基準トランジ
スタを流れる電流を所定値に制御する基準電流源は、第
１および基準トランジスタの個数に相当する数の第２の
カレントミラー回路を備えた小規模な回路によって構成
されるため、この基準電流源を構成する各トランジスタ
はレイアウト上において近傍に配置することができる。
このため、基準電流源について製造プロセスに起因する
特性のばらつきが生じることがないので、各基準トラン
ジスタを流れる電流値を所定値に精度良く制御すること
ができる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００２０】（第１の実施形態）図１は本発明の第１の実施形態に係る６ビットのマトリ
ックス構造の電流加算型Ｄ／Ａ変換器の構成を示すブロ
ック図である。図１では、図１３に示す従来のＤ／Ａ変
換器と共通の構成要素には同一の符号を付している。図
１において、１０は電流源としてトランジスタを有する
電流源セル、１１Ａは（４×８）個の電流源セル１０が
配置された第１のブロック、１１Ｂは（４×８）個の電
流源セル１０が配置された第２のブロックである。すな
わち、図１に示す本実施形態に係るＤ／Ａ変換器では、
マトリクス状電流源１１を構成する（８×８）個の電流
源セル１０が２つの群に分けて配置されている。

【００２１】１２Ａは第１のブロック１１Ａ内に設けら
れ、所定値の電流Ｉａ１が流れる第１の基準トランジス
タ、１２Ｂは第２のブロック１１Ｂ内に設けられ、所定
値の電流Ｉａ２が流れる第２の基準トランジスタであ
り、第１のブロック１１Ａにおいて、各電流源セル１０
が有するトランジスタと第１の基準トランジスタ１２Ａ
とによってカレントミラー回路がそれぞれ構成されてお
り、第２のブロック１１Ｂにおいて、各電流源セル１０
が有するトランジスタと第２の基準トランジスタ１２Ｂ
とによってカレントミラー回路がそれぞれ構成されてい
る。第１および第２の基準トランジスタ１２Ａ，１２Ｂ
はそれぞれＰＭＯＳからなる。また、Ｖｂ１は第１のブ
ロック１１Ａにおける第１の電流源バイアス電圧端子、
Ｖｂ２は第２のブロック１１Ｂにおける第２の電流源バ
イアス電圧端子である。

【００２２】また２０は第１および第２の基準トランジ
スタ１２Ａ，１２Ｂを流れる電流Ｉａ１，Ｉａ２を所定
値に制御する基準電流源である。

【００２３】また、５１はＸデコーダ、５２はＹデコー
ダ、５３，５４はラッチ、５５は出力負荷抵抗、Ｄ０〜
Ｄ５は入力された６ビットディジタルデータ、ＣＬＫは
データラッチ用クロック、Ｘｉ（ｉ＝０〜７）はＸデコ
ーダ５１の出力をラッチ５３によってラッチした信号、
Ｙｐｊ，Ｙｓｊ（ｊ＝０〜７）はＹデコーダ５２の出力
をラッチ５４によってラッチした信号、Ｉｏｕｔは電流
出力端子である。

【００２４】図２はマトリクス状電流源１１を構成する
電流源セル１０の内部構成を示す図である。図２に示す
ように、各電流源セル１０は、ＰＭＯＳからなる電流源
としてのトランジスタ１０ａ、論理回路１０ｂおよびス
イッチ１０ｃを備えている。論理回路１０ｂは、信号Ｘ
ｉ、Ｙｐｊ、Ｙｓｊによって当該電流源セル１０が電流
を出力するものとして選択されたときは、トランジスタ
１０ａを流れる電流Ｉが電流出力端子Ｉｏｕｔに出力さ
れるよう、スイッチ１０ｃを切替制御する。また端子Ｖ
ｂは、第１のブロック１１Ａにおける電流源セル１０に
ついては第１の電流源バイアス電圧端子Ｖｂ１と、第２
のブロック１１Ｂにおける電流源セル１０については第
２の電流源バイアス電圧端子Ｖｂ２と、それぞれ接続さ
れる。これによって、第１のブロック１１Ａにおける各
電流源セル１０のトランジスタ１０ａと第１の基準トラ
ンジスタ１２Ａとによってカレントミラー回路が構成さ
れ、第２のブロック１１Ｂにおける各電流源セル１０の
トランジスタ１０ａと第２の基準トランジスタ１２Ｂと
によってカレントミラー回路が構成される。

【００２５】図３は基準電流源２０の構成を示す回路図
である。図３において、２１は基準電流Ｉ０を生成する
基準電流生成回路、２２はＰＭＯＳ２２ａ，２２ｂ，２
２ｃからなり、基準電流生成回路２１によって生成され
た基準電流Ｉ０を基にして、第１および第２の基準トラ
ンジスタ１２Ａ，１２Ｂに対応する線に電流Ｉｂ１，Ｉ
ｂ２を供給する第１のカレントミラー回路、２３，２４
はそれぞれ２個のＮＭＯＳ２３ａ，２３ｂおよびＮＭＯ
Ｓ２４ａ，２４ｂからなり、かつ、第１および第２の基
準トランジスタ１２Ａ，１２Ｂにそれぞれ対応して設け
られた第２のカレントミラー回路である。第２のカレン
トミラー回路２３は、第１のカレントミラー回路２２か
ら供給された電流Ｉｂ１を入力とし、この電流Ｉｂ１の
値に応じて第１の基準トランジスタ１２Ａの電流Ｉａ１
を所定値に制御する。一方、第２のカレントミラー回路
２４は、第１のカレントミラー回路２２から供給された
電流Ｉｂ２を入力とし、この電流Ｉｂ２の値に応じて第
２の基準トランジスタ１２Ｂの電流Ｉａ２を所定値に制
御する。

【００２６】第１のカレントミラー回路２２において、
ＰＭＯＳ２２ｂ，２２ｃはトランジスタサイズが等しく
なるように設計されているため、同一値の電流を流すの
で、Ｉｂ１＝Ｉｂ２である。また、一方の第２のカレントミラー回路２３を
構成するＮＭＯＳ２３ａ，２３ｂのトランジスタサイズ
比と、他方の第２のカレントミラー回路２４を構成する
ＮＭＯＳ２４ａ，２４ｂのトランジスタサイズ比とは等
しくなるように設計されているため、Ｉａ１＝Ｉａ２である。

【００２７】図１に示す本実施形態に係るＤ／Ａ変換器
は、図１３に示す従来のＤ／Ａ変換器と基本的には同様
に動作する。すなわち、入力されたディジタルデータＤ
０〜Ｄ５のうち、下位３ビットＤ０〜Ｄ２がＸデコーダ
５１に入力されるとともに、上位３ビットＤ３〜Ｄ５が
Ｙデコーダ５２に入力される。Ｘデコーダ５１およびＹ
デコーダ５２によってデコードされた信号は、ラッチ５
３，５４によってラッチされた後、信号Ｘｉ，Ｙｐｊ，
Ｙｓｊ（ｉ＝０〜７）としてマトリクス状電流源１１に
入力される。マトリクス状電流源１１は、入力されたデ
ィジタルデータＤ０〜Ｄ５の値に対応した個数の電流源
セル１０から電流を出力する。各電流源セル１０の出力
電流は加算されて電流出力端子Ｉｏｕｔから出力負荷抵
抗５５に流れ、電流出力端子Ｉｏｕｔの電圧がアナログ
信号Ｓａとして出力される。

【００２８】以下、本実施形態に係るＤ／Ａ変換器の実
際の効果について、図１３に示す従来のＤ／Ａ変換器と
比較して具体的に説明する。なおここでは、各電流源セ
ル１０は図４に示すような順序でオンするものとする。
すなわち各電流源セル１０は、マトリクス状電流源１
１，５０において、左上隅を起点として、縦方向に順
に、ディジタルデータＤ０〜Ｄ５に応じてオンするもの
とする。「電流源セルがオンする」ということは、図２
に示す電流源セル１０において、スイッチ１０ｃが電流
出力端子Ｉｏｕｔ側に接続されて、電流Ｉがトランジス
タ１０ａから電流出力端子Ｉｏｕｔに流れることを意味
する。なお図４に示す順序は一つの例であり、以下の説
明は電流源がオンする順序を変えた場合においても同様
に行うことができる。

【００２９】マトリクス状電流源１１，５０の各電流源
セル１０の電流値（図２における電流Ｉ）は、製造プロ
セスに起因するトランジスタ特性のばらつきによって一
定ではなく、ばらついている。このばらつきは、ランダ
ムなものと、ある程度規則性をもって分布したものとの
２種類が考えられる。半導体集積回路では、イオン注入
工程やエッチング工程等におけるプロセスばらつきに起
因して、トランジスタ特性が連続的に分布することがし
ばしば起こり得る。

【００３０】図５は従来のＤ／Ａ変換器における各電流
源セル１０の電流値の分布を示す図であり、（８×８）
個の電流源セル１０が分布したマトリクス状電流源５０
において、各電流源セル１０のトランジスタの特性が横
方向に連続的に分布していると仮定した場合における図
である。図５において、各電流源セル１０の電流値は平
均を１として表しており、変化度合は横方向に最大±７
％としている。また基準トランジスタ６２の電流値は、
マトリクス状電流源５０における最右行の電流源セル１
０と等しいものとし、０．９３としている。

【００３１】図５に示すような電流源セル１０の電流値
の分布を有する従来のＤ／Ａ変換器について、図６は微
分直線性誤差を示すグラフであり、図７は直線性誤差を
示すグラフである。図６および図７に示すように、この
場合の微分直線性誤差は±０．０７２ＬＳＢであり、直
線性誤差は±０．６２２ＬＳＢである。

【００３２】図８は本実施形態に係るＤ／Ａ変換器にお
ける各電流源セル１０の電流値の分布を示す図であり、
図５に示す従来のＤ／Ａ変換器の場合と同様に、（８×
８）個の電流源セル１０が分布したマトリクス状電流源
１１において、各電流源セル１０のトランジスタの特性
が横方向に連続的に分布していると仮定した場合におけ
る図である。図８において、図５と同様に、各電流源セ
ル１０の電流値は平均を１として表しており、変化度合
は横方向に最大±７％としている。

【００３３】なお、第１の基準トランジスタ１２Ａは第
１のブロック１１Ａのほぼ中央に配置されていると仮定
して、その電流値は第１のブロック１１Ａ内の電流源セ
ル１０の電流値の平均である１．０４とし、第２の基準
トランジスタ１２Ｂは第２のブロック１１Ｂのほぼ中央
に配置されていると仮定して、その電流値は第２のブロ
ック１１Ｂ内の電流源セル１０の電流値の平均である
０．９６としている。

【００３４】図８に示すような電流源セル１０の電流値
の分布を有する本実施形態に係るＤ／Ａ変換器につい
て、図９は微分直線性誤差を示すグラフであり、図１０
は直線性誤差を示すグラフである。図９および図１０に
示すように、この場合の微分直線性誤差は±０．０３２
ＬＳＢであり、直線性誤差は±０．１６３ＬＳＢであ
る。すなわち本実施形態では、従来例に比べて、微分直
線性誤差は約４５％に、直線性誤差は約２５％に減少し
ている。

【００３５】前記の計算結果は、各電流源セル１０の電
流値の分布が図５および図８に示すものと仮定して得た
ものであるが、各電流源セル１０の電流値が連続的に分
布している他の例についても、同様の計算結果が得られ
る。また本実施形態では、第１および第２の基準トラン
ジスタ１２Ａ，１２Ｂはそれぞれ第１および第２のブロ
ック１１Ａ，１１Ｂのほぼ中央に配置されているものと
仮定したが、この場合には、各基準トランジスタ１２
Ａ，１２Ｂの電流値が、対応するそれぞれのブロック１
１Ａ，１１Ｂ内の各電流源セル１０の電流値の平均にほ
ぼ等しくなるので、本発明の効果は特に大きくなる。な
お各基準トランジスタ１２Ａ，１２Ｂを、各ブロック１
１Ａ，１１Ｂのほぼ中央でなく周辺部に配置した場合
や、各ブロック１１Ａ，１１Ｂの近傍に配置した場合で
あっても、同様の効果が期待できる。

【００３６】すなわち、各電流源セル１０を流れる電流
値は、当該電流源セル１０が属する群に対して設けられ
た第１または第２の基準トランジスタ１２Ａ，１２Ｂに
よって制御されるため、製造プロセスに起因するトラン
ジスタ特性のばらつきがあっても、各電流源セル１０の
電流値は、そのトランジスタ１０ａと群ごとに設けた基
準トランジスタ１２Ａ，１２Ｂとの特性の違いに応じて
影響を受けるのみである。したがって、全電流源セル１
０に対して１個の基準トランジスタ６２を設けた従来の
構成に比べて、トランジスタ特性のばらつきが変換精度
に及ぼす影響は格段に小さくなり、直線性誤差や微分直
線性誤差を低減することができる。

【００３７】このため、電流源セル１０の電流値のばら
つきがたとえランダムなものであっても、例えば、基準
トランジスタ１２Ａ，１２Ｂの特性を、対応する群の電
流源セル１０のトランジスタ特性にそれぞれ近づけるこ
とによって、Ｄ／Ａ変換精度に対するプロセスばらつき
の影響を低減することができる。

【００３８】また各基準トランジスタ１２Ａ，１２Ｂを
各ブロック１１Ａ，１１Ｂ内またはその近傍に配置する
ことによって、各電流源セル１０のトランジスタ１０ａ
と各基準トランジスタ１２Ａ，１２Ｂとによって構成す
るカレントミラー回路は、従来よりもトランジスタ間の
距離が小さくなるので、製造プロセスばらつきによりカ
レントミラー回路を構成するトランジスタの特性がばら
ついた場合でも、その影響は小さくなる。

【００３９】また基準電流源２０は、第１および２個の
第２のカレントミラー回路２２，２３，２４を備えた小
規模な回路によって構成されるため、各トランジスタ２
２ａ，２２ｂ，２２ｃ，２３ａ，２３ｂ，２４ａ，２４
ｂはそれぞれレイアウト上において近傍に配置すること
ができる。このため、基準電流源２０について、製造プ
ロセスに起因する特性のばらつきが生じないので、第１
および第２の基準トランジスタ１２Ａ，１２Ｂを流れる
電流Ｉａ１，Ｉａ２を所定値に精度良く制御することが
できる。

【００４０】（第２の実施形態）第１の実施形態ではマトリクス状電流源１１を２個の群
に分けて構成したが、３個以上の群に分けた場合であっ
ても、第１の実施形態と同様の効果を得ることができ
る。

【００４１】図１１は本発明の第２の実施形態に係る６
ビットのマトリックス構造の電流加算型Ｄ／Ａ変換器の
構成の主要部を示すブロック図である。図１１に示す本
実施形態に係るＤ／Ａ変換器では、（８×８）個の電流
源セル１０からなるマトリクス状電流源１５を４つのブ
ロック１５Ａ〜１５Ｄに分けて構成している。図１１に
おいて、第１〜第４のブロック１５Ａ〜１５Ｄにはそれ
ぞれ（４×４）個の電流源セル１０が配置されており、
各ブロック１５Ａ〜１５Ｄには、所定値の電流Ｉｃ１〜
Ｉｃ４が流れる第１〜第４の基準トランジスタ１６Ａ〜
１６Ｄがそれぞれ設けられている。各基準トランジスタ
１６Ａ〜１６ＢはそれぞれＰＭＯＳによって構成されて
いる。

【００４２】各ブロック１５Ａ〜１５Ｄにおいて、電流
源セル１０が有するトランジスタ１０ａと当該ブロック
に対応する基準トランジスタ１６Ａ〜１６Ｄとによって
カレントミラー回路がそれぞれ構成されている。また、
３０は基準トランジスタ１６Ａ〜１６Ｄを流れる電流Ｉ
ｃ１〜Ｉｃ４をそれぞれ所定値に制御する基準電流源で
ある。

【００４３】図１２は基準電流源３０の構成を示す回路
図である。図１２において、３１は基準電流Ｉ０を生成
する基準電流生成回路、３２は５個のＰＭＯＳ３２ａ〜
３２ｅからなり、基準電流生成回路３１によって生成さ
れた基準電流Ｉ０を基にして、各基準トランジスタ１６
Ａ〜１６Ｄに対応する複数線に電流Ｉｄ１〜Ｉｄ４を供
給する第１のカレントミラー回路、３３〜３６はそれぞ
れ２個のＮＭＯＳからなり、かつ、各基準トランジスタ
１６Ａ〜１６Ｄにそれぞれ対応して設けられた第２のカ
レントミラー回路である。第２のカレントミラー回路３
３〜３６は、第１のカレントミラー回路３２から供給さ
れた電流Ｉｄ１〜Ｉｄ４をそれぞれ入力とし、入力した
電流Ｉｄ１〜Ｉｄ４の値に応じて、対応する基準トラン
ジスタ１６Ａ〜１６Ｄの電流Ｉｃ１〜Ｉｃ４をそれぞれ
所定値に制御する。第１のカレントミラー回路３２にお
いて、ＰＭＯＳ３２ｂ〜３２ｅは、トランジスタサイズ
が等しくなるように設計されているために同一値の電流
を流すので、Ｉｄ１＝Ｉｄ２＝Ｉｄ３＝Ｉｄ４である。また第２のカレントミラー回路３３〜３６を構
成するＮＭＯＳのトランジスタサイズ比は、それぞれ等
しくなるように設計されているため、Ｉｃ１＝Ｉｃ２＝Ｉｃ３＝Ｉｃ４である。

【００４４】図１１に示す本実施形態に係るＤ／Ａ変換
器は、図１に示す第１の実施形態に係るＤ／Ａ変換器と
同様に動作する。なお図１１では、Ｘデコーダ５１など
の周辺の構成要素については、図示を省略している。

【００４５】図１１に示すような，マトリックス状電流
源１５を４個のブロックに分けたＤ／Ａ変換器において
も、第１の実施形態と同様の効果を得ることができる。
すなわち、各電流源セル１０を流れる電流値は、当該電
流源セル１０が属する群に対して設けられた基準トラン
ジスタ１６Ａ〜１６Ｄによって制御されるため、製造プ
ロセスに起因するトランジスタ特性のばらつきがあって
も、各電流源セル１０の電流値はそのトランジスタ１０
ａと群ごとに設けた基準トランジスタ１６Ａ〜１６Ｄと
の特性の違いに応じて影響を受けるのみである。したが
って、全電流源セル１０に対して１個の基準トランジス
タ６２を設けた従来の構成に比べて、トランジスタ特性
のばらつきが変換精度に及ぼす影響は格段に小さくな
り、直線性誤差や微分直線性誤差を低減することができ
る。

【００４６】なお、第１および第２の実施形態では、６
ビットのＤ／Ａ変換器を例にとって説明したが、６ビッ
ト以外のＤ／Ａ変換器に対しても本発明は容易に適用す
ることができ、第１および第２の実施形態と同様の効果
を得ることができる。特に、Ｄ／Ａ変換器のビット数が
増えた場合には、マトリクス電流源がレイアウト上で占
める面積が増大するため、製造プロセスに起因するトラ
ンジスタ特性のばらつきがさらに大きくなるので、本発
明を適用した場合の効果はより大きくなる。

【００４７】

【発明の効果】以上のように本発明によると、各電流源
セルを複数の群に分け、各電流源セルが有するトランジ
スタと当該電流源セルが属する群に対して設けた基準ト
ランジスタとによってカレントミラー回路を構成するの
で、製造プロセスに起因するトランジスタ特性のばらつ
きがあっても、全電流源セルに対して１個の基準トラン
ジスタを設けた従来の構成に比べて、トランジスタ特性
のばらつきが変換精度に及ぼす影響は格段に小さくな
り、直線性誤差や微分直線性誤差を低減することができ
る。

【００４８】また、各基準トランジスタを、レイアウト
上において、対応するブロック内またはその近傍に配置
することによって、各基準トランジスタの特性が、対応
する群の電流源セルのトランジスタの特性に近くなるの
で、Ｄ／Ａ変換精度に対するプロセスばらつきの影響を
確実に低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤ／Ａ変換器の
構成を示す図である。

【図２】電流源セル１０の構成を示す図である。

【図３】図１のＤ／Ａ変換器における基準電流源２０の
構成を示す回路図である。

【図４】各電流源セル１０がオンする順序を示す図であ
る。

【図５】従来のＤ／Ａ変換器における各電流源セル１０
の電流値の分布の一例を示す図である。

【図６】従来のＤ／Ａ変換器について、各電流源セル１
０の電流値の分布が図５に示すものであるときの微分直
線性誤差を示すグラフである。

【図７】従来のＤ／Ａ変換器について、各電流源セル１
０の電流値の分布が図５に示すものであるときの直線性
誤差を示すグラフである。

【図８】本発明の第１の実施形態に係るＤ／Ａ変換器に
おける各電流源セル１０の電流値の分布の一例を示す図
である。

【図９】本発明の第１の実施形態に係るＤ／Ａ変換器に
ついて、各電流源セル１０の電流値の分布が図８に示す
ものであるときの微分直線性誤差を示すグラフである。

【図１０】本発明の第１の実施形態に係るＤ／Ａ変換器
について、各電流源セル１０の電流値の分布が図８に示
すものであるときの直線性誤差を示すグラフである。

【図１１】本発明の第２の実施形態に係るＤ／Ａ変換器
の構成を示す図である。

【図１２】図１１のＤ／Ａ変換器における基準電流源３
０の構成を示す回路図である。

【図１３】従来のＤ／Ａ変換器の構成を示す図である。

【符号の説明】

Ｄ０〜Ｄ５ディジタルデータＳａアナログ信号１０電流源セル１０ａ電流源セルが有するトランジスタ１１Ａ第１のブロック１１Ｂ第２のブロック１２Ａ第１の基準トランジスタ１２Ｂ第２の基準トランジスタ１５Ａ〜１５Ｄブロック１６Ａ〜１６Ｄ基準トランジスタ２０，３０基準電流源２１，３１基準電流生成回路２２，３２第１のカレントミラー回路２３，２４，３３，３４，３５，３６第２のカレント
ミラー回路

Claims

(57)【特許請求の範囲】

【請求項１】各々電流源としてトランジスタを有する
複数の電流源セルを備え、入力されたディジタルデータ
が示す値に対応した個数の電流源セルから電流を出力さ
せ、各電流源セルの総出力電流値を基にアナログ信号を
生成出力するＤ／Ａ変換器であって、前記電流源セルは、複数の群に分かれて構成され、各群
ごとに、所定値の電流が流れる基準トランジスタが設け
られており、各電流源セルが有するトランジスタと当該電流源セルが
属する群に対して設けられた前記基準トランジスタとに
よって、カレントミラー回路が構成されていることを特
徴とするＤ／Ａ変換器。
【請求項２】請求項１記載のＤ／Ａ変換器において、前記電流源セルは、各群ごとに、レイアウト上において
それぞれ異なるブロックに配置されており、前記各基準トランジスタは、対応する電流源セル群が配
置されたブロック内またはその近傍に配置されているこ
とを特徴とするＤ／Ａ変換器。
【請求項３】請求項１記載のＤ／Ａ変換器において、前記各基準トランジスタを流れる電流を、所定値に制御
する基準電流源を備え、前記基準電流源は、基準電流を生成する基準電流生成回路と、前記各基準トランジスタに対応してそれぞれ設けられ、
対応する前記各基準トランジスタの電流を所定値に制御
する複数のカレントミラー回路とを備えていることを特
徴とするＤ／Ａ変換器。
【請求項４】請求項１記載のＤ／Ａ変換器において、前記各基準トランジスタを流れる電流を、所定値に制御
する基準電流源を備えており、前記基準電流源は、基準電流を生成する基準電流生成回路と、前記基準電流生成回路によって生成された基準電流を基
にして、前記各基準トランジスタに対応する複数線に電
流を供給する第１のカレントミラー回路と、前記各基準トランジスタに対応してそれぞれ設けられて
おり、かつ、各々前記第１のカレントミラー回路から供
給された電流を入力とし、入力電流の値に応じて、対応
する基準トランジスタの電流値を所定値に制御する複数
の第２のカレントミラー回路とを備えていることを特徴
とするＤ／Ａ変換器。