JP4043597B2 - 発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は発振回路に関し、詳しくは外付けの水晶発振子等を用いた集積回路内蔵の発振回路に関する。
【０００２】
【従来の技術】
図３に従来の集積回路に内蔵された発振回路の回路図を示す。集積回路Ａには、発振用インバータ１、帰還抵抗２、増幅用インバータを構成するトランジスタ６〜９が内蔵されている。発振用インバータ１の入力と出力との間に帰還抵抗２が接続され、更に並列に外付けの水晶発振子３が接続されている。水晶発振子３の両端と接地との間には外付けコンデンサ４及び５が接続されている。
【０００３】
発振用インバータ１は、図４（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ６及び７で構成された１段目の増幅用インバータ、更に、トランジスタ８及び９で構成された２段目の増幅用インバータによって増幅、波形整形される。その結果、図４（ｂ）に示すようなほぼ矩形波の内部クロック信号ｖ２が出力される。
【０００４】
【発明が解決しようとする課題】
上記のような従来の水晶発振回路では、駆動能力を高めた場合、図４（ｂ）に示したように、出力波形の立ち上がりでオーバーシュート、そして立ち下がりでアンダーシュートが発生し、これが高調波ノイズとなる問題があった。
【０００５】
本発明は上記のような従来の問題点を解決し、出力波形の立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない発振回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明の発振回路は、発振用インバータ、帰還抵抗、発振子及び一対のコンデンサを含む発振部と、発振部の出力信号を増幅し波形整形する複数段の増幅用インバータとを備えた発振回路であって、最終段の増幅用インバータが縦列接続された複数のＰチャンネルトランジスタと縦列接続された複数のＮチャンネルトランジスタとを含み、電源の高電位側に接続されたＰチャンネルトランジスタと、低電位側に接続されたＮチャンネルトランジスタとにそれぞれ定電流回路が並列接続されていて、前記増幅用インバータからの出力電圧の立ち上がりにおいては、前記Ｐチャンネルトランジスタのゲート電圧と電源電圧との差がしきい値電圧よりも小さくなると前記Ｐチャンネルトランジスタがオフとなり、前記増幅用インバータからの前記出力電圧の立ち下がりにおいては、前記Ｎチャンネルトランジスタのゲート電圧と接地電位との差がしきい値電圧よりも小さくなると前記Ｎチャンネルトランジスタがオフとなることを特徴とする。
【０００７】
このような構成により、最終段の増幅用インバータから出力される波形は立ち上がり及び立ち下がりが急峻でありながらオーバーシュートが発生せず、高調波ノイズも発生しない発振回路を実現できる。
【０００８】
好ましくは、発振部が、集積回路に内蔵された発振用インバータとその両端に接続された帰還抵抗と、帰還抵抗に並列接続された外付けの発振子と、その両端と所定電位との間にそれぞれ接続された一対のコンデンサとを含み、複数段の増幅用インバータが集積回路に内蔵されている。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
本発明の実施形態に係る発振回路を図１に示す。図１において、従来例の説明に用いた図３の回路と同じ構成要素には同じ番号を付している。集積回路Ｂは、発振用インバータ１、帰還抵抗２、増幅用インバータを構成するトランジスタ６〜１３を内蔵している。発振用インバータ１の入力と出力との間に帰還抵抗２が接続され、更に並列に外付けの水晶発振子３が接続されている。水晶発振子３の両端と接地との間には外付けコンデンサ４及び５が接続されている。
【００１０】
発振用インバータ１は、図２（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ６及び７で構成された１段目の増幅用インバータで増幅、波形整形された後、更に、トランジスタ８〜１３で構成された２段目の増幅用インバータによって増幅、波形整形される。
【００１１】
２段目の増幅用インバータは、縦列（直列）接続された２つのＰチャンネルトランジスタ８及び１０と、縦列（直列）接続された２つのＮチャンネルトランジスタ９及び１１とを含む。電源の高電位側に接続されたＰチャンネルトランジスタ１０のソース・ドレイン間にはゲートとソースが短絡され低電流回路を構成するＰチャンネルトランジスタ１２が接続されている。同様に、電源の低電位側に接続されたＮチャンネルトランジスタ１１のソース・ドレイン間にはゲートとドレインが短絡され低電流回路を構成するＮチャンネルトランジスタ１３が接続されている。
【００１２】
図１のような回路構成によれば、２段目の増幅用インバータから出力される発振波形は図２（ｂ）に示すように、立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生しないほぼ矩形波の内部クロック信号ｖ２’となる。その理由を以下に述べる。
【００１３】
立ち上がりにおいては、Ｐチャンネルトランジスタ１２の働きで高い駆動能力が確保され急峻に立ち上がるが、出力電圧ｖ２’が電源電圧ＶＤＤに近付き、Ｐチャンネルトランジスタ１２のゲート電圧と電源電圧ＶＤＤとの差がしきい値電圧よりも小さくなるとＰチャンネルトランジスタ１２はオフになり、駆動能力が下がる。その結果、オーバーシュートが抑制される。
【００１４】
立ち下がりにおいては、Ｎチャンネルトランジスタ１３の働きで高い駆動能力が確保され急峻に立ち下がるが、出力電圧ｖ２’が接地電位に近付き、Ｎチャンネルトランジスタ１３のゲート電圧と接地電位との差がしきい値電圧よりも小さくなるとＮチャンネルトランジスタ１２はオフになり、駆動能力が下がる。その結果、アンダーシュートが抑制される。
【００１５】
なお、図１の回路構成において、低電流回路１２及び１３はＭＯＳトランジスタで実現することができ、集積回路Ｂ内に内蔵することができる。
【００１６】
【発明の効果】
以上に説明したように、本発明の発振回路によれば、増幅用インバータの最終段の構成を工夫したことにより、出力波形の立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る発振回路を示す回路図
【図２】図１の発振回路の波形図
【図３】従来の発振回路を示す回路図
【図４】図３の発振回路の波形図
【符号の説明】
１ 発振用インバータ
２ 帰還抵抗
３ 発振子
４，５ コンデンサ
６〜１１ トランジスタ
１２，１３ 定電流回路
【発明の属する技術分野】
本発明は発振回路に関し、詳しくは外付けの水晶発振子等を用いた集積回路内蔵の発振回路に関する。
【０００２】
【従来の技術】
図３に従来の集積回路に内蔵された発振回路の回路図を示す。集積回路Ａには、発振用インバータ１、帰還抵抗２、増幅用インバータを構成するトランジスタ６〜９が内蔵されている。発振用インバータ１の入力と出力との間に帰還抵抗２が接続され、更に並列に外付けの水晶発振子３が接続されている。水晶発振子３の両端と接地との間には外付けコンデンサ４及び５が接続されている。
【０００３】
発振用インバータ１は、図４（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ６及び７で構成された１段目の増幅用インバータ、更に、トランジスタ８及び９で構成された２段目の増幅用インバータによって増幅、波形整形される。その結果、図４（ｂ）に示すようなほぼ矩形波の内部クロック信号ｖ２が出力される。
【０００４】
【発明が解決しようとする課題】
上記のような従来の水晶発振回路では、駆動能力を高めた場合、図４（ｂ）に示したように、出力波形の立ち上がりでオーバーシュート、そして立ち下がりでアンダーシュートが発生し、これが高調波ノイズとなる問題があった。
【０００５】
本発明は上記のような従来の問題点を解決し、出力波形の立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない発振回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明の発振回路は、発振用インバータ、帰還抵抗、発振子及び一対のコンデンサを含む発振部と、発振部の出力信号を増幅し波形整形する複数段の増幅用インバータとを備えた発振回路であって、最終段の増幅用インバータが縦列接続された複数のＰチャンネルトランジスタと縦列接続された複数のＮチャンネルトランジスタとを含み、電源の高電位側に接続されたＰチャンネルトランジスタと、低電位側に接続されたＮチャンネルトランジスタとにそれぞれ定電流回路が並列接続されていて、前記増幅用インバータからの出力電圧の立ち上がりにおいては、前記Ｐチャンネルトランジスタのゲート電圧と電源電圧との差がしきい値電圧よりも小さくなると前記Ｐチャンネルトランジスタがオフとなり、前記増幅用インバータからの前記出力電圧の立ち下がりにおいては、前記Ｎチャンネルトランジスタのゲート電圧と接地電位との差がしきい値電圧よりも小さくなると前記Ｎチャンネルトランジスタがオフとなることを特徴とする。
【０００７】
このような構成により、最終段の増幅用インバータから出力される波形は立ち上がり及び立ち下がりが急峻でありながらオーバーシュートが発生せず、高調波ノイズも発生しない発振回路を実現できる。
【０００８】
好ましくは、発振部が、集積回路に内蔵された発振用インバータとその両端に接続された帰還抵抗と、帰還抵抗に並列接続された外付けの発振子と、その両端と所定電位との間にそれぞれ接続された一対のコンデンサとを含み、複数段の増幅用インバータが集積回路に内蔵されている。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
本発明の実施形態に係る発振回路を図１に示す。図１において、従来例の説明に用いた図３の回路と同じ構成要素には同じ番号を付している。集積回路Ｂは、発振用インバータ１、帰還抵抗２、増幅用インバータを構成するトランジスタ６〜１３を内蔵している。発振用インバータ１の入力と出力との間に帰還抵抗２が接続され、更に並列に外付けの水晶発振子３が接続されている。水晶発振子３の両端と接地との間には外付けコンデンサ４及び５が接続されている。
【００１０】
発振用インバータ１は、図２（ａ）に示すように電源電圧の１／２の電位（ＶＤＤ／２）を振幅の中心とする正弦波信号ｖ１を出力する。この信号ｖ１は、トランジスタ６及び７で構成された１段目の増幅用インバータで増幅、波形整形された後、更に、トランジスタ８〜１３で構成された２段目の増幅用インバータによって増幅、波形整形される。
【００１１】
２段目の増幅用インバータは、縦列（直列）接続された２つのＰチャンネルトランジスタ８及び１０と、縦列（直列）接続された２つのＮチャンネルトランジスタ９及び１１とを含む。電源の高電位側に接続されたＰチャンネルトランジスタ１０のソース・ドレイン間にはゲートとソースが短絡され低電流回路を構成するＰチャンネルトランジスタ１２が接続されている。同様に、電源の低電位側に接続されたＮチャンネルトランジスタ１１のソース・ドレイン間にはゲートとドレインが短絡され低電流回路を構成するＮチャンネルトランジスタ１３が接続されている。
【００１２】
図１のような回路構成によれば、２段目の増幅用インバータから出力される発振波形は図２（ｂ）に示すように、立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生しないほぼ矩形波の内部クロック信号ｖ２’となる。その理由を以下に述べる。
【００１３】
立ち上がりにおいては、Ｐチャンネルトランジスタ１２の働きで高い駆動能力が確保され急峻に立ち上がるが、出力電圧ｖ２’が電源電圧ＶＤＤに近付き、Ｐチャンネルトランジスタ１２のゲート電圧と電源電圧ＶＤＤとの差がしきい値電圧よりも小さくなるとＰチャンネルトランジスタ１２はオフになり、駆動能力が下がる。その結果、オーバーシュートが抑制される。
【００１４】
立ち下がりにおいては、Ｎチャンネルトランジスタ１３の働きで高い駆動能力が確保され急峻に立ち下がるが、出力電圧ｖ２’が接地電位に近付き、Ｎチャンネルトランジスタ１３のゲート電圧と接地電位との差がしきい値電圧よりも小さくなるとＮチャンネルトランジスタ１２はオフになり、駆動能力が下がる。その結果、アンダーシュートが抑制される。
【００１５】
なお、図１の回路構成において、低電流回路１２及び１３はＭＯＳトランジスタで実現することができ、集積回路Ｂ内に内蔵することができる。
【００１６】
【発明の効果】
以上に説明したように、本発明の発振回路によれば、増幅用インバータの最終段の構成を工夫したことにより、出力波形の立ち上がり及び立ち下がりが急峻でありながらオーバーシュートやアンダーシュートが発生せず、高調波ノイズも発生しない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る発振回路を示す回路図
【図２】図１の発振回路の波形図
【図３】従来の発振回路を示す回路図
【図４】図３の発振回路の波形図
【符号の説明】
１ 発振用インバータ
２ 帰還抵抗
３ 発振子
４，５ コンデンサ
６〜１１ トランジスタ
１２，１３ 定電流回路
Claims (2)
- 発振用インバータ、帰還抵抗、発振子及び一対のコンデンサを含む発振部と、前記発振部の出力信号を増幅し波形整形する複数段の増幅用インバータとを備えた発振回路であって、最終段の増幅用インバータが縦列接続された複数のＰチャンネルトランジスタと縦列接続された複数のＮチャンネルトランジスタとを含み、電源の高電位側に接続されたＰチャンネルトランジスタと、低電位側に接続されたＮチャンネルトランジスタとにそれぞれ定電流回路が並列接続されていて、
前記増幅用インバータからの出力電圧の立ち上がりにおいては、前記Ｐチャンネルトランジスタのゲート電圧と電源電圧との差がしきい値電圧よりも小さくなると前記Ｐチャンネルトランジスタがオフとなり、
前記増幅用インバータからの前記出力電圧の立ち下がりにおいては、前記Ｎチャンネルトランジスタのゲート電圧と接地電位との差がしきい値電圧よりも小さくなると前記Ｎチャンネルトランジスタがオフとなることを特徴とする発振回路。 - 前記発振部は、集積回路に内蔵された発振用インバータとその両端に接続された帰還抵抗と、前記帰還抵抗に並列接続された外付けの発振子と、その両端と所定電位との間にそれぞれ接続された一対のコンデンサとを含み、前記複数段の増幅用インバータは前記集積回路に内蔵されている請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14596598A JP4043597B2 (ja) | 1998-05-27 | 1998-05-27 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14596598A JP4043597B2 (ja) | 1998-05-27 | 1998-05-27 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340740A JPH11340740A (ja) | 1999-12-10 |
| JP4043597B2 true JP4043597B2 (ja) | 2008-02-06 |
Family
ID=15397111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14596598A Expired - Fee Related JP4043597B2 (ja) | 1998-05-27 | 1998-05-27 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043597B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8749222B2 (en) | 2007-08-08 | 2014-06-10 | Advanced Analogic Technologies, Inc. | Method of sensing magnitude of current through semiconductor power device |
-
1998
- 1998-05-27 JP JP14596598A patent/JP4043597B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8749222B2 (en) | 2007-08-08 | 2014-06-10 | Advanced Analogic Technologies, Inc. | Method of sensing magnitude of current through semiconductor power device |
| US9500678B2 (en) | 2007-08-08 | 2016-11-22 | Advanced Analogic Technologies Incorporated | System and method of sensing current in a power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11340740A (ja) | 1999-12-10 |
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