JP3722779B2 - 差動出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デバイス間で信号を伝送するための出力回路に関し、特に高速、小振幅で動作する電流出力の通信用差動出力回路に関する。
【０００２】
【従来の技術】
近年、伝送回路の伝送レートの高速化は目覚しく、所望のシステムを実現するためには、デバイス間を接続する、高速且つ小振幅の差動出力回路が不可欠となっている。
【０００３】
図１０は、従来の省電力機能を備えた差動出力回路の一例のブロック図である。図１０を参照すると、従来の差動出力回路は、差動出力部１２０とこの差動出力部１２０を制御する制御部１３０を備えている。
【０００４】
差動出力部１２０は、いずれもｐチャネル電界効果トランジスタ（以下、ｐＭＯＳとする）であるMP１、MP２、いずれもｎチャネル電界効果トランジスタ（以下ｎＭＯＳとする）であるMN１、MN２を含み構成される。又、制御部１３０は、いずれもインバータ回路であるINV1乃至INV6、いずれも２入力のＮＡＮＤ回路であるＮＡＮＤ１，ＮＡＮＤ２、いずれも２入力のＮＯＲ回路であるＮＯＲ１，ＮＯＲ２で構成されている。
【０００５】
差動出力部１２０の接続構成は次のようになっている。MP１のソース、ドレイン及びゲートを、それぞれノードN101、ノードN102及びＮＡＮＤ１の出力端に接続し、MP２のソース、ドレイン及びゲートを、それぞれノードN101、ノードN103及びＮＡＮＤ２の出力端に接続している。又、MN１のソース、ドレイン及びゲートを、それぞれノードＮ104、ノードN102及びＮＯＲ２の出力端に接続し、MN２のソース、ドレイン及びゲートを、それぞれノードN104、ノードＮ103及びＮＯＲ１の出力端に接続している。更に定電流源１０１をＶDDとノードN101との間に接続し、定電流源１０２をＧＮＤとノードN104との間に接続している。即ち、MP1及びMP2が定電流源１０１の出力を定電流とする差動出力段を構成し、MN1及びMN2が定電流源１０２の出力を定電流とする差動出力段を構成している。又、ノードN102及びノードN103が差動出力部１２０の出力端となっており、プラス出力端子１１３及びマイナス出力端子１１４にそれぞれ接続されている。
【０００６】
次に、論理処理部１３０の接続構成を説明する。INV1の入力端はデータ入力端子１１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はＮＡＮＤ１及びＮＯＲ２のそれぞれの一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はＮＡＮＤ２及びＮＯＲ１のそれぞれの一方の入力端に接続している。又、INV3の入力端は端子１１２に接続し、INV3の出力端はINV6の入力端、ＮＡＮＤ１及びＮＡＮＤ２のそれぞれの他方の入力端に接続し、INV6の出力端はＮＯＲ１及びＮＯＲ２のそれぞれの他方の入力端に接続している。
【０００７】
この構成で、データ入力端子１１１に入力した信号に応じて、プラス出力端子１１３とマイナス出力端子１１４の間で差動信号が出力される。端子１１２には、省電力制御信号が入力され、必要に応じて差動出力回路の動作を停止させ電力消費を削減する。
【０００８】
【発明が解決しようとする課題】
しかし、図１０に示すような従来の差動出力回路では、出力差動段MP１、MP２及びMN１、MN２のゲートに接続されるＮＡＮＤ１，２、ＮＯＲ１，２等のプリドライバの出力は、低電位側電源（以下、ＧＮＤとする）の電位レベルから高電位側電源（以下、ＶDDとする）の電位レベルまでの振幅があり、高速で動作させるための能力を確保しようとすると、図１１の出力波形のように、容量やインダクタンスによるオーバーシュート、アンダーシュートが発生し、伝送時のエラーを引き起こしたり、ＥＭＩ（electro-magnetic interference ）によるシステム等への影響も無視できないため、プリドライバの駆動能力を適切に設定した差動出力回路が必要となってきた。
【０００９】
従って、本発明の目的は、信号の高速伝送を可能にしながら、信号波形のオーバシュートやアンダーシュートによる伝送時のエラー発生を低減し、更にＥＭＩの発生を軽減できる差動出力回路を提供することにある。
【００１０】
【課題を解決するための手段】
そのため、本発明による第１の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。
【００１１】
又、本発明による第２の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部乃至前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。
【００１２】
このとき、第１及び第２の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段及び第６スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記５スイッチ手段及び前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１３】
又、本発明による第３の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１４】
又、本発明による第４の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を第５ノードと高電位側電源との間に接続し、
前記第１電位補正手段を前記第１ノーと前記第５ノードとの間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第５ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第５ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１５】
又、第４の差動出力回路の前記第１電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第１ノードと前記第５ノードとの間に接続したｐチャネル電界効果トランジスタとすることができる。
【００１６】
又、前記第５スイッチ手段は、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｐチャネル電界効果トランジスタで構成することができる。
【００１７】
又、本発明による第５の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１８】
又、本発明による第６の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第２電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を第６ノードと低電位側電源との間に接続し、
前記第２電位補正手段を前記第４ノーと前記第６ノードとの間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第６ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第６ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１９】
又、第６の差動出力回路の前記第２電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第４ノードと前記第６ノードとの間に接続したｎチャネル電界効果トランジスタであってよい。
【００２０】
又、前記第６スイッチ手段は、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｎチャネル電界効果トランジスタで構成することができる。
【００２１】
又、前記第１スイッチ手段及び前記第２スイッチ手段は、いずれも、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｐチャネル電界効果トランジスタで構成することができ、前記第３スイッチ手段及び前記第４スイッチ手段は、いずれも、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｎチャネル電界効果トランジスタで構成することができる。
【００２２】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。尚、以下の説明において、１１は第１信号入力端であるデータ入力端子、１２は第２信号入力端であるパワーダウン信号入力端子（以下、PD端子とする）、２１は第１定電流出力手段である電流値がI0の第１定電流源、２２は第２定電流出力手段である電流値がI0の第２定電流源、１３はプラス信号出力端子、１４はマイナス信号出力端子である。又、MP１乃至MP８はｐＭＯＳ、MN１乃至MN８はｎＭＯＳ、R1乃至R4及びＲ11乃至Ｒ14は抵抗素子、INV1乃至INV6はインバータ回路（以下、ＩＮＶとする）、AND1及びAND2は２入力ＡＮＤ回路、OR１並びにOR２は２入力OR回路である。又、R1乃至R4及びＲ11乃至Ｒ14の抵抗値は、それぞれR1乃至R4及びＲ11乃至Ｒ14で表すこととし、特に断ることなく適宜使用する。
【００２３】
図１は、本発明の差動出力回路の第１の実施形態を示すブロック図である。図１を参照すると、本実施形態の差動出力回路１は、差動出力部２０と制御手段である制御部３０を備えて構成され、制御部３０が差動出力部２０を制御する。
【００２４】
差動出力部２０は、第１スイッチ手段であるMP１、第２スイッチ手段であるMP２、第３スイッチ手段であるMN１、及び第４スイッチ手段であるMN２を含み構成される。そして、MP１，MP２，MN１及びMN２のそれぞれのソース、ドレイン及びゲートが、第１乃至第４スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。
【００２５】
制御部３０は、論理処理部３１、第１制御出力部３２、第２制御出力部３３、第３制御出力部３４及び第４制御出力部３５を含み構成される。具体的には、論理処理部３１はINV1乃至INV6、AND1、AND2、OR１及びOR２で構成され、第１制御出力部３２はMP３とMN３からなるＩＮＶで、第２制御出力部３３はMP４とMN４からなるＩＮＶで、第３制御出力部３４はMP５とMN５からなるＩＮＶで、第４制御出力部３５はMP６とMN６からなるＩＮＶで、それぞれ構成される。尚、差動出力回路１は、第５スイッチ手段３７であるMP７と、第６スイッチ手段３８であるMN７を更に備えている。
【００２６】
次に、これらの接続関係について説明する。先ず、差動出力部２０の接続を説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。更に第１定電流源２１をＶDDと第１ノードＮ１との間に接続し、第２定電流源２２をＧＮＤと第４ノードＮ４との間に接続する。即ち、MP1及びMP2が第１定電流源２１の出力を定電流とする差動出力段を構成し、MN1及びMN2が第２定電流源２２の出力を定電流とする差動出力段を構成する。又、第２ノードＮ２及び第３ノードＮ３が差動出力部２０の出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００２７】
次に、論理処理部３１の接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はAND1及びOR２のそれぞれの一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はAND2及びOR１のそれぞれの一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はINV6の入力端、AND1及びAND2のそれぞれの他方の入力端並びにMP７のゲートに接続し、INV6の出力端はOR１及びOR２のそれぞれの他方の入力端並びにMN７のゲートに接続する。
【００２８】
次に、第１制御出力部３２乃至第４制御出力部３５の接続を説明する。先ず、MP３のソース、ドレイン及びゲートは、それぞれ第１ノードＮ１、MN３のドレイン及びAND1の出力端に接続し、MN３のソース及びゲートは、それぞれＧＮＤ及びAND1の出力端に接続する。次に、MP４のソース、ドレイン及びゲートは、それぞれ第１ノードＮ１、MN４のドレイン及びAND2の出力端に接続し、MN４のソース及びゲートは、それぞれＧＮＤ及びAND2の出力端に接続する。次に、MP５のソース、ドレイン及びゲートは、それぞれＶDD、MN５のドレイン及びOR１の出力端に接続し、MN５のソース及びゲートは、それぞれ第４ノードＮ４及びOR１の出力端に接続する。更に、MP６のソース、ドレイン及びゲートは、それぞれＶDD、MN６のドレイン及びOR２の出力端に接続し、MN６のソース及びゲートは、それぞれ第４ノードＮ４及びOR２の出力端に接続する。
【００２９】
次に、本実施形態の差動出力回路１の動作について説明する。図１において、データ入力端子１１にパルス波による入力信号を加えると、プラス出力端子１３、マイナス出力端子１４にはそれぞれ、入力信号と同相あるいは逆相で最大値がI0の電流出力信号が発生する。この電流出力信号は、例えば図２のようなバイアス回路７０で、電圧値に変換されて次段へ伝送される。ＶDDの電圧値をＶ0 として、この時の出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とすると、
Ｖｃ ＝Ｖ0×Ｒ11／（Ｒ11＋Ｒ12）
Ｖmax ＝Ｖｃ＋I0×Ｒ11×Ｒ12／（Ｒ11＋Ｒ12）
Ｖmin ＝Ｖｃ−I0×Ｒ11×Ｒ12／（Ｒ11＋Ｒ12）
の関係がある。従って、差動出力部２０の出力端である第２ノードＮ２及び第３ノードＮ３の電位、並びに第１ノードＮ１及び第４ノードＮ４の電位と、前段の第１制御出力部３２乃至第４制御出力部３５の各出力端の電位との関係は、図３で示すようになる。又、図４は、差動出力回路１の出力端を図２のバイアス回路７０に接続して、PD端子１２の電位を低レベルに固定し、データ入力端子１１にパルス波による入力信号を加えたときのプラス出力端子１３の電位波形ＯＰと、マイナス出力端子１４の電位波形ＯＭのシミュレーション波形である。図４から分かるとおり、本実施形態の差動出力回路１では、出力のオーバシュート、アンダーシュートが十分抑制されている。
【００３０】
図１のように、第１スイッチ手段及び第２スイッチ手段を駆動する第１制御出力部３２及び第２制御出力部３３の高電位側電源端であるMP３，MP４のソースを第１ノードＮ１に接続し、第３スイッチ手段及び第４スイッチ手段を駆動する第３制御出力部３４及び第４制御出力部３５の低電位側電源端であるMN３，MN４のソースを第４ノードＮ４に接続した構成にすると、差動対MP１、MP２を駆動する第１制御出力部３２及び第２制御出力部３３のそれぞれの出力は、ハイレベルからロウレベルへ遷移する場合は急速に行われるが、ロウレベルからハイレベルへ遷移する場合は、定電流I0で次段の入力容量を充電するため、立ち下がりくらべ緩やかに遷移する。一方、差動対MN１，MN２を駆動する第３制御出力部３４及び第４制御出力部３５の出力の場合は、この逆にハイレベルからロウレベルへの遷移が緩やかになる。且つ、各制御出力部の出力振幅も制限されるため、実際のプラス出力端子１３及びマイナス出力端子１４からそれぞれ出力される出力波形ＯＰ及びＯＭは、立ち上がり立ち下がりとも、高電位側電源端及び低電位側電源端をＶDD及びＧＮＤにそれぞれ接続した一般的なＩＮＶで差動対MP１、MP２及び差動対MN１，MN２を駆動した場合よりも緩やかになる。従って、本実施形態の差動出力回路１は、出力波形のオーバーシュート、アンダーシュートの発生を抑制すると共に、ＥＭＩも抑制することができる。
【００３１】
次に、本実施形態の変形例について説明する。図５は、この変形例の差動出力回路２のブロック図である。差動出力回路２は、第１制御出力部３２及び第２制御出力部３３の各低電位側電源端を第４ノードＮ４に接続し、第３制御出力部３４及び第４制御出力部３５の各高電位側電源端を第１ノードＮ１に接続した点が、差動出力回路１と異なるだけで、他の部分の構成は差動出力回路１と同じである。これにより、図１の差動出力回路１の構成より第１制御出力部３２乃至第４制御出力部３５の出力振幅が更に制限されるため、出力振幅が大きい場合に好適な構成となっている。尚、差動出力回路２の動作は、差動出力回路１の動作と同様であり、説明は省略する。
【００３２】
次に、本発明の第２の実施形態について説明する。図６は、本発明の差動出力回路の第２の実施形態を示すブロック図である。図６を参照すると、本実施形態の差動出力回路３は、差動出力部２０ａと制御手段である制御部３０ａを備えて構成され、制御部３０ａが差動出力部２０ａを制御する。
【００３３】
差動出力部２０ａは、第１スイッチ手段であるMP１、第２スイッチ手段であるMP２、第１抵抗素子であるR1、及び第２抵抗素子であるR2を含み構成される。そして、MP１及びMP２のそれぞれのソース、ドレイン及びゲートが、第１及び第２スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。又、R1＝R2となっている。
【００３４】
制御部３０ａは、論理処理部３１ａ、第１制御出力部３２及び第２制御出力部３３を含み構成される。具体的には、論理処理部３１ａはINV1乃至INV5、AND1及びAND2で構成され、第１制御出力部３２はMP３とMN３からなるＩＮＶで、第２制御出力部３３はMP４とMN４からなるＩＮＶで、それぞれ構成される。尚、差動出力回路３は、第５スイッチ手段３７であるMP７を更に備えている。
【００３５】
次に、これらの接続関係について説明する。先ず、差動出力部２０ａの接続を説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、R1を第２ノードＮ２とＧＮＤとの間に接続し、R2を第３ノードＮ３とＧＮＤとの間に接続する。更に第１定電流源２１をＶDDと第１ノードＮ１との間に接続する。即ち、本実施形態の差動出力回路３では、差動出力段が第１定電流源２１の出力を定電流としてMP1及びMP2のみで構成される。又、本実施形態においても第２ノードＮ２及び第３ノードＮ３が差動出力部２０ａの出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００３６】
次に、論理処理部３１ａの接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はAND1の一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はAND2の一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はAND1及びAND2のそれぞれの他方の入力端並びにMP７のゲートに接続する。尚、第１制御出力部３２、第２制御出力部３３及び第５スイッチ手段３７の構成及び接続は、第１の実施形態の場合と全く同様であり、説明を省略する。又、本実施形態の差動出力回路３の動作も、第１の実施形態の場合と同様であり、説明は省略する。
【００３７】
本実施形態の差動出力回路３は、上記の通り差動出力回路１の差動出力部２０におけるMN１，MN２及び第２定電流源２２部分をR1，R2に置き換えると共に、制御部３０のMN１及びMN２の制御及び駆動に関わる部分を削除した構成となっており、第１の実施形態の場合と同様の作用効果が得られる。
【００３８】
又、この差動出力回路３の出力信号を次段へ伝送するため、出力端を図２のようなバイアス回路７０に接続したときの出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とし、ＶDDの電圧値をＶ0 とすると、
Ｒｘ＝（R1×Ｒ12）／（R1＋Ｒ12）として、
Ｖｃ ＝Ｖ0×Ｒ11／（Ｒ11＋Ｒｘ）
Ｖmax ＝Ｖｃ＋I0×Ｒ11×Ｒｘ／（Ｒ11＋Ｒｘ）
Ｖmin ＝Ｖｃ−I0×Ｒ11×Ｒｘ／（Ｒ11＋Ｒｘ）
となる。
【００３９】
次に、本実施形態の変形例について説明する。図７は、第２の実施形態の変形例を示す差動出力回路４のブロック図である。差動出力回路４は、差動出力部２０ａが、第１電位補正手段４１であるカスコードトランジスタとなるMP８と、MP８のゲートに接続したバイアス回路７２を更に有している点、及びMP８を追加したことに伴う一部の接続が変更された点が、差動出力回路３と異なる。以下、図７を参照して、変形例の差動出力回路４の構成を説明する。
【００４０】
先ず、差動出力部２０ａの接続について説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、R1を第２ノードＮ２とＧＮＤとの間に接続し、R2を第３ノードＮ３とＧＮＤとの間に接続する。ここまでは、差動出力回路３の場合と同様である。更に、MP８のソースドレイン路を第１ノードＮ１と第５ノードＮ５との間に接続し、MP８のゲートをバイアス回路７２の出力端に接続し、第１定電流源２１をＶDDと第５ノードＮ５との間に接続する。
【００４１】
次に、制御部３０ａの接続について、差動出力回路３の接続と異なる点を中心に説明する。この変形例では、第１制御出力部３２及び第２制御出力部３３のそれぞれの高電位側電源端であるMP３及びMP４のソース並びにMP７のドレインをいずれも第５ノードＮ５に接続した点のみが、差動出力回路３の場合と異なっている。尚、論理処理部３１ａの構成を含めて、制御部３０ａの他の接続関係は差動出力回路３の場合と同様であるので、これらの説明は省略する。又、この差動出力回路４の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００４２】
この変形例においても、第１の実施形態の場合と同様の作用効果が得られる。又、図６の差動出力回路３のような構成で、差動出力部２０ａの出力振幅が小さい場合は、第１ノードＮ１の電位が低いため、第１制御出力部３２及び第２制御出力部３３が十分動作できない場合が生じ得るが、この変形例では、上記構成により第５ノードＮ５の電位が持ち上げられるので、第１制御出力部３２及び第２制御出力部３３を動作させるのに必要な高電位側電源端の電位を確保することができると共に、第１定電流源２１の電流値I0の電源電圧依存性を改善する効果も有する。
【００４３】
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態を示す差動出力回路５のブロック図である。図８を参照すると、本実施形態の差動出力回路５は、差動出力部２０ｂと制御手段である制御部３０ｂを備えて構成され、制御部３０ｂが差動出力部２０ｂを制御する。
【００４４】
差動出力部２０ｂは、第３スイッチ手段であるMN１、第４スイッチ手段であるMN２、第３抵抗素子であるR3、及び第４抵抗素子であるR4を含み構成される。そして、MN１及びMN２のそれぞれのソース、ドレイン及びゲートが、第３及び第４スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。又、R3＝R4となっている。
【００４５】
制御部３０ｂは、論理処理部３１ｂ、第３制御出力部３４及び第４制御出力部３５を含み構成される。具体的には、論理処理部３１ｂはINV1，INV3乃至INV6、OR１及びOR２で構成され、第３制御出力部３４はMP５とMN５からなるＩＮＶで、第４制御出力部３５はMP６とMN６からなるＩＮＶで、それぞれ構成される。尚、差動出力回路５は、第６スイッチ手段３８であるMN７を更に備えている。
【００４６】
次に、これらの接続関係について説明する。先ず、差動出力部２０ｂの接続を説明する。MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。又、R3をＶDDと第２ノードＮ２との間に接続し、R4をＶDDと第３ノードＮ３との間に接続する。更に第２定電流源２２を第４ノードＮ４とＧＮＤとの間に接続する。即ち、本実施形態の差動出力回路５では、差動出力段が第２定電流源２２の出力を定電流としてMN1及びMN2のみで構成される。又、本実施形態においても第２ノードＮ２及び第３ノードＮ３が差動出力部２０ｂの出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００４７】
次に、論理処理部３１ｂの接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV4の入力端に接続し、INV4の出力端はINV5の入力端及びOR２の一方の入力端に接続し、INV5の出力端はOR１の一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はINV6の入力端に接続し、INV6の出力端はOR１及びOR２のそれぞれの他方の入力端並びにMN７のゲートに接続する。尚、第３制御出力部３４、第４制御出力部３５及び第６スイッチ手段３８の構成、接続は、第１の実施形態の場合と全く同様であり、説明を省略する。尚、本実施形態の差動出力回路５の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００４８】
本実施形態の差動出力回路５は、上記の通り差動出力回路１の差動出力部２０におけるMP１，MP２及び第１定電流源２１部分をR3，R4に置き換えると共に、制御部３０のMP１及びMP２の制御及び駆動に関わる部分を削除した構成となっており、第１の実施形態の場合と同様の作用効果が得られる。
【００４９】
又、この差動出力回路５の出力信号を次段へ伝送するため、出力端を図２のようなバイアス回路７０に接続したときの出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とし、ＶDDの電圧値をＶ0 とすると、
Ｒｙ＝（R3×Ｒ11）／（R3＋Ｒ11）として、
Ｖｃ ＝Ｖ0×Ｒｙ／（Ｒｙ＋Ｒ12）
Ｖmax ＝Ｖｃ＋I0×Ｒｙ×Ｒ12／（Ｒｙ＋Ｒ12）
Ｖmin ＝Ｖｃ−I0×Ｒｙ×Ｒ12／（Ｒｙ＋Ｒ12）
となる。
【００５０】
次に、本実施形態の変形例について説明する。図９は、第３の実施形態の変形例を示す差動出力回路６のブロック図である。差動出力回路６は、差動出力部２０ｂが、第２電位補正手段４３であるカスコードトランジスタとなるMN８と、MN８のゲートに接続したバイアス回路７４を更に有している点、及びMN８を追加したことに伴う一部の接続が変更された点が、差動出力回路５と異なる。以下、図９を参照して、変形例の差動出力回路６の構成を説明する。
【００５１】
先ず、差動出力部２０ｂの接続について説明する。MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。又、R3をＶDDと第２ノードＮ２との間に接続し、R4をＶDDと第３ノードＮ３との間に接続する。ここまでは、差動出力回路５の場合と同様である。更に、MN８のソースドレイン路を第４ノードＮ４と第６ノードＮ６との間に接続し、MN８のゲートをバイアス回路７４の出力端に接続し、第２定電流源２２を第６ノードＮ６とＧＮＤとの間に接続する。
【００５２】
次に、制御部３０ｂの接続について、差動出力回路５の接続と異なる点を中心に説明する。この変形例では、第３制御出力部３４及び第４制御出力部３５のそれぞれの低電位側電源端であるMN５及びMN６のソース並びにMN７のドレインをいずれも第６ノードＮ６に接続した点のみが、差動出力回路５の場合と異なっている。尚、論理処理部３１ｂの構成を含めて、制御部３０ｂの他の接続関係は差動出力回路５の場合と同様であるので、これらの説明は省略する。又、この差動出力回路６の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００５３】
この変形例においても、第１の実施形態の場合と同様の作用効果が得られる。又、図８の差動出力回路５のような構成で、差動出力部２０ｂの出力振幅が小さい場合は、第４ノードＮ４の電位が高いため、第３制御出力部３４及び第４制御出力部３５が十分動作できない場合が生じ得るが、この変形例では、上記構成により第６ノードＮ６の電位を下げることができるので、第３制御出力部３４及び第４制御出力部３５を動作させるのに必要な低電位側電源端の電位を確保することができると共に、第２定電流源２２の電流値I0の電源電圧依存性を改善する効果も有する。
【００５４】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、制御部に含まれる論理処理部の構成は、その出力論理を維持していれば、省電力機能等の付加機能の有無や必要な遅延時間等に応じて任意に変更してよい。
【００５５】
【発明の効果】
以上説明したように、本発明の差動出力回路は、信号の高速伝送を可能にしながら、出力波形のオーバーシュートやアンダーシュートの発生を抑制し、伝送時のエラー発生を低減できると共に、出力波形の遷移を緩やかにすることで、ＥＭＩを軽減できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の差動出力回路の第１の実施形態を示すブロック図である。
【図２】本発明の差動出力回路の動作を説明するための図で、（ａ）は図１の差動出力回路で信号を伝送する際の外部のバイアス回路及びこのバイアス回路との接続構成例を示す部分接続図、（ｂ）は（ａ）の接続における差動出力回路へのデータ入力信号と出力信号の模式的な波形図である。
【図３】本発明の差動出力回路の動作を説明するための図で、図１の差動出力回路の主要ノードにおける電位波形図である。
【図４】図１の差動出力回路の出力端を図２のバイアス回路に接続したときの、動作シミュレーション波形図である。
【図５】第１の実施形態の変形例の差動出力回路のブロック図である。
【図６】本発明の差動出力回路の第２の実施形態を示すブロック図である。
【図７】第２の実施形態の変形例の差動出力回路のブロック図である。
【図８】本発明の差動出力回路の第３の実施形態を示すブロック図である。
【図９】第３の実施形態の変形例の差動出力回路のブロック図である。
【図１０】従来の省電力機能を備えた差動出力回路の一例のブロック図である。
【図１１】図１０の従来の差動出力回路の出力端を所定のバイアス回路に接続したときの動作シミュレーション波形図である。
【符号の説明】
１，２，３，４，５，６ 差動出力回路
１１ データ入力端子
１２ PD端子
１３ プラス出力端子
１４ マイナス出力端子
２０，２０ａ，２０ｂ 差動出力部
２１ 第１定電流源
２２ 第２定電流源
３０，３０ａ，３０ｂ 制御部
３１，３１ａ，３１ｂ 論理処理部
３２ 第１制御出力部
３３ 第２制御出力部
３４ 第３制御出力部
３５ 第４制御出力部
３７ 第５スイッチ手段
３８ 第６スイッチ手段
４１ 第１電位補正手段
４３ 第２電位補正手段
７０，７２，７４ バイアス回路
【発明の属する技術分野】
本発明は、デバイス間で信号を伝送するための出力回路に関し、特に高速、小振幅で動作する電流出力の通信用差動出力回路に関する。
【０００２】
【従来の技術】
近年、伝送回路の伝送レートの高速化は目覚しく、所望のシステムを実現するためには、デバイス間を接続する、高速且つ小振幅の差動出力回路が不可欠となっている。
【０００３】
図１０は、従来の省電力機能を備えた差動出力回路の一例のブロック図である。図１０を参照すると、従来の差動出力回路は、差動出力部１２０とこの差動出力部１２０を制御する制御部１３０を備えている。
【０００４】
差動出力部１２０は、いずれもｐチャネル電界効果トランジスタ（以下、ｐＭＯＳとする）であるMP１、MP２、いずれもｎチャネル電界効果トランジスタ（以下ｎＭＯＳとする）であるMN１、MN２を含み構成される。又、制御部１３０は、いずれもインバータ回路であるINV1乃至INV6、いずれも２入力のＮＡＮＤ回路であるＮＡＮＤ１，ＮＡＮＤ２、いずれも２入力のＮＯＲ回路であるＮＯＲ１，ＮＯＲ２で構成されている。
【０００５】
差動出力部１２０の接続構成は次のようになっている。MP１のソース、ドレイン及びゲートを、それぞれノードN101、ノードN102及びＮＡＮＤ１の出力端に接続し、MP２のソース、ドレイン及びゲートを、それぞれノードN101、ノードN103及びＮＡＮＤ２の出力端に接続している。又、MN１のソース、ドレイン及びゲートを、それぞれノードＮ104、ノードN102及びＮＯＲ２の出力端に接続し、MN２のソース、ドレイン及びゲートを、それぞれノードN104、ノードＮ103及びＮＯＲ１の出力端に接続している。更に定電流源１０１をＶDDとノードN101との間に接続し、定電流源１０２をＧＮＤとノードN104との間に接続している。即ち、MP1及びMP2が定電流源１０１の出力を定電流とする差動出力段を構成し、MN1及びMN2が定電流源１０２の出力を定電流とする差動出力段を構成している。又、ノードN102及びノードN103が差動出力部１２０の出力端となっており、プラス出力端子１１３及びマイナス出力端子１１４にそれぞれ接続されている。
【０００６】
次に、論理処理部１３０の接続構成を説明する。INV1の入力端はデータ入力端子１１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はＮＡＮＤ１及びＮＯＲ２のそれぞれの一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はＮＡＮＤ２及びＮＯＲ１のそれぞれの一方の入力端に接続している。又、INV3の入力端は端子１１２に接続し、INV3の出力端はINV6の入力端、ＮＡＮＤ１及びＮＡＮＤ２のそれぞれの他方の入力端に接続し、INV6の出力端はＮＯＲ１及びＮＯＲ２のそれぞれの他方の入力端に接続している。
【０００７】
この構成で、データ入力端子１１１に入力した信号に応じて、プラス出力端子１１３とマイナス出力端子１１４の間で差動信号が出力される。端子１１２には、省電力制御信号が入力され、必要に応じて差動出力回路の動作を停止させ電力消費を削減する。
【０００８】
【発明が解決しようとする課題】
しかし、図１０に示すような従来の差動出力回路では、出力差動段MP１、MP２及びMN１、MN２のゲートに接続されるＮＡＮＤ１，２、ＮＯＲ１，２等のプリドライバの出力は、低電位側電源（以下、ＧＮＤとする）の電位レベルから高電位側電源（以下、ＶDDとする）の電位レベルまでの振幅があり、高速で動作させるための能力を確保しようとすると、図１１の出力波形のように、容量やインダクタンスによるオーバーシュート、アンダーシュートが発生し、伝送時のエラーを引き起こしたり、ＥＭＩ（electro-magnetic interference ）によるシステム等への影響も無視できないため、プリドライバの駆動能力を適切に設定した差動出力回路が必要となってきた。
【０００９】
従って、本発明の目的は、信号の高速伝送を可能にしながら、信号波形のオーバシュートやアンダーシュートによる伝送時のエラー発生を低減し、更にＥＭＩの発生を軽減できる差動出力回路を提供することにある。
【００１０】
【課題を解決するための手段】
そのため、本発明による第１の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。
【００１１】
又、本発明による第２の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部乃至前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。
【００１２】
このとき、第１及び第２の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段及び第６スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記５スイッチ手段及び前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１３】
又、本発明による第３の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１４】
又、本発明による第４の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を第５ノードと高電位側電源との間に接続し、
前記第１電位補正手段を前記第１ノーと前記第５ノードとの間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第５ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第５ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１５】
又、第４の差動出力回路の前記第１電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第１ノードと前記第５ノードとの間に接続したｐチャネル電界効果トランジスタとすることができる。
【００１６】
又、前記第５スイッチ手段は、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｐチャネル電界効果トランジスタで構成することができる。
【００１７】
又、本発明による第５の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１８】
又、本発明による第６の差動出力回路は、それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第２電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を第６ノードと低電位側電源との間に接続し、
前記第２電位補正手段を前記第４ノーと前記第６ノードとの間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第６ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする。このとき、第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第６ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにしてもよい。
【００１９】
又、第６の差動出力回路の前記第２電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第４ノードと前記第６ノードとの間に接続したｎチャネル電界効果トランジスタであってよい。
【００２０】
又、前記第６スイッチ手段は、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｎチャネル電界効果トランジスタで構成することができる。
【００２１】
又、前記第１スイッチ手段及び前記第２スイッチ手段は、いずれも、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｐチャネル電界効果トランジスタで構成することができ、前記第３スイッチ手段及び前記第４スイッチ手段は、いずれも、ソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端であるｎチャネル電界効果トランジスタで構成することができる。
【００２２】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。尚、以下の説明において、１１は第１信号入力端であるデータ入力端子、１２は第２信号入力端であるパワーダウン信号入力端子（以下、PD端子とする）、２１は第１定電流出力手段である電流値がI0の第１定電流源、２２は第２定電流出力手段である電流値がI0の第２定電流源、１３はプラス信号出力端子、１４はマイナス信号出力端子である。又、MP１乃至MP８はｐＭＯＳ、MN１乃至MN８はｎＭＯＳ、R1乃至R4及びＲ11乃至Ｒ14は抵抗素子、INV1乃至INV6はインバータ回路（以下、ＩＮＶとする）、AND1及びAND2は２入力ＡＮＤ回路、OR１並びにOR２は２入力OR回路である。又、R1乃至R4及びＲ11乃至Ｒ14の抵抗値は、それぞれR1乃至R4及びＲ11乃至Ｒ14で表すこととし、特に断ることなく適宜使用する。
【００２３】
図１は、本発明の差動出力回路の第１の実施形態を示すブロック図である。図１を参照すると、本実施形態の差動出力回路１は、差動出力部２０と制御手段である制御部３０を備えて構成され、制御部３０が差動出力部２０を制御する。
【００２４】
差動出力部２０は、第１スイッチ手段であるMP１、第２スイッチ手段であるMP２、第３スイッチ手段であるMN１、及び第４スイッチ手段であるMN２を含み構成される。そして、MP１，MP２，MN１及びMN２のそれぞれのソース、ドレイン及びゲートが、第１乃至第４スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。
【００２５】
制御部３０は、論理処理部３１、第１制御出力部３２、第２制御出力部３３、第３制御出力部３４及び第４制御出力部３５を含み構成される。具体的には、論理処理部３１はINV1乃至INV6、AND1、AND2、OR１及びOR２で構成され、第１制御出力部３２はMP３とMN３からなるＩＮＶで、第２制御出力部３３はMP４とMN４からなるＩＮＶで、第３制御出力部３４はMP５とMN５からなるＩＮＶで、第４制御出力部３５はMP６とMN６からなるＩＮＶで、それぞれ構成される。尚、差動出力回路１は、第５スイッチ手段３７であるMP７と、第６スイッチ手段３８であるMN７を更に備えている。
【００２６】
次に、これらの接続関係について説明する。先ず、差動出力部２０の接続を説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。更に第１定電流源２１をＶDDと第１ノードＮ１との間に接続し、第２定電流源２２をＧＮＤと第４ノードＮ４との間に接続する。即ち、MP1及びMP2が第１定電流源２１の出力を定電流とする差動出力段を構成し、MN1及びMN2が第２定電流源２２の出力を定電流とする差動出力段を構成する。又、第２ノードＮ２及び第３ノードＮ３が差動出力部２０の出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００２７】
次に、論理処理部３１の接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はAND1及びOR２のそれぞれの一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はAND2及びOR１のそれぞれの一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はINV6の入力端、AND1及びAND2のそれぞれの他方の入力端並びにMP７のゲートに接続し、INV6の出力端はOR１及びOR２のそれぞれの他方の入力端並びにMN７のゲートに接続する。
【００２８】
次に、第１制御出力部３２乃至第４制御出力部３５の接続を説明する。先ず、MP３のソース、ドレイン及びゲートは、それぞれ第１ノードＮ１、MN３のドレイン及びAND1の出力端に接続し、MN３のソース及びゲートは、それぞれＧＮＤ及びAND1の出力端に接続する。次に、MP４のソース、ドレイン及びゲートは、それぞれ第１ノードＮ１、MN４のドレイン及びAND2の出力端に接続し、MN４のソース及びゲートは、それぞれＧＮＤ及びAND2の出力端に接続する。次に、MP５のソース、ドレイン及びゲートは、それぞれＶDD、MN５のドレイン及びOR１の出力端に接続し、MN５のソース及びゲートは、それぞれ第４ノードＮ４及びOR１の出力端に接続する。更に、MP６のソース、ドレイン及びゲートは、それぞれＶDD、MN６のドレイン及びOR２の出力端に接続し、MN６のソース及びゲートは、それぞれ第４ノードＮ４及びOR２の出力端に接続する。
【００２９】
次に、本実施形態の差動出力回路１の動作について説明する。図１において、データ入力端子１１にパルス波による入力信号を加えると、プラス出力端子１３、マイナス出力端子１４にはそれぞれ、入力信号と同相あるいは逆相で最大値がI0の電流出力信号が発生する。この電流出力信号は、例えば図２のようなバイアス回路７０で、電圧値に変換されて次段へ伝送される。ＶDDの電圧値をＶ0 として、この時の出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とすると、
Ｖｃ ＝Ｖ0×Ｒ11／（Ｒ11＋Ｒ12）
Ｖmax ＝Ｖｃ＋I0×Ｒ11×Ｒ12／（Ｒ11＋Ｒ12）
Ｖmin ＝Ｖｃ−I0×Ｒ11×Ｒ12／（Ｒ11＋Ｒ12）
の関係がある。従って、差動出力部２０の出力端である第２ノードＮ２及び第３ノードＮ３の電位、並びに第１ノードＮ１及び第４ノードＮ４の電位と、前段の第１制御出力部３２乃至第４制御出力部３５の各出力端の電位との関係は、図３で示すようになる。又、図４は、差動出力回路１の出力端を図２のバイアス回路７０に接続して、PD端子１２の電位を低レベルに固定し、データ入力端子１１にパルス波による入力信号を加えたときのプラス出力端子１３の電位波形ＯＰと、マイナス出力端子１４の電位波形ＯＭのシミュレーション波形である。図４から分かるとおり、本実施形態の差動出力回路１では、出力のオーバシュート、アンダーシュートが十分抑制されている。
【００３０】
図１のように、第１スイッチ手段及び第２スイッチ手段を駆動する第１制御出力部３２及び第２制御出力部３３の高電位側電源端であるMP３，MP４のソースを第１ノードＮ１に接続し、第３スイッチ手段及び第４スイッチ手段を駆動する第３制御出力部３４及び第４制御出力部３５の低電位側電源端であるMN３，MN４のソースを第４ノードＮ４に接続した構成にすると、差動対MP１、MP２を駆動する第１制御出力部３２及び第２制御出力部３３のそれぞれの出力は、ハイレベルからロウレベルへ遷移する場合は急速に行われるが、ロウレベルからハイレベルへ遷移する場合は、定電流I0で次段の入力容量を充電するため、立ち下がりくらべ緩やかに遷移する。一方、差動対MN１，MN２を駆動する第３制御出力部３４及び第４制御出力部３５の出力の場合は、この逆にハイレベルからロウレベルへの遷移が緩やかになる。且つ、各制御出力部の出力振幅も制限されるため、実際のプラス出力端子１３及びマイナス出力端子１４からそれぞれ出力される出力波形ＯＰ及びＯＭは、立ち上がり立ち下がりとも、高電位側電源端及び低電位側電源端をＶDD及びＧＮＤにそれぞれ接続した一般的なＩＮＶで差動対MP１、MP２及び差動対MN１，MN２を駆動した場合よりも緩やかになる。従って、本実施形態の差動出力回路１は、出力波形のオーバーシュート、アンダーシュートの発生を抑制すると共に、ＥＭＩも抑制することができる。
【００３１】
次に、本実施形態の変形例について説明する。図５は、この変形例の差動出力回路２のブロック図である。差動出力回路２は、第１制御出力部３２及び第２制御出力部３３の各低電位側電源端を第４ノードＮ４に接続し、第３制御出力部３４及び第４制御出力部３５の各高電位側電源端を第１ノードＮ１に接続した点が、差動出力回路１と異なるだけで、他の部分の構成は差動出力回路１と同じである。これにより、図１の差動出力回路１の構成より第１制御出力部３２乃至第４制御出力部３５の出力振幅が更に制限されるため、出力振幅が大きい場合に好適な構成となっている。尚、差動出力回路２の動作は、差動出力回路１の動作と同様であり、説明は省略する。
【００３２】
次に、本発明の第２の実施形態について説明する。図６は、本発明の差動出力回路の第２の実施形態を示すブロック図である。図６を参照すると、本実施形態の差動出力回路３は、差動出力部２０ａと制御手段である制御部３０ａを備えて構成され、制御部３０ａが差動出力部２０ａを制御する。
【００３３】
差動出力部２０ａは、第１スイッチ手段であるMP１、第２スイッチ手段であるMP２、第１抵抗素子であるR1、及び第２抵抗素子であるR2を含み構成される。そして、MP１及びMP２のそれぞれのソース、ドレイン及びゲートが、第１及び第２スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。又、R1＝R2となっている。
【００３４】
制御部３０ａは、論理処理部３１ａ、第１制御出力部３２及び第２制御出力部３３を含み構成される。具体的には、論理処理部３１ａはINV1乃至INV5、AND1及びAND2で構成され、第１制御出力部３２はMP３とMN３からなるＩＮＶで、第２制御出力部３３はMP４とMN４からなるＩＮＶで、それぞれ構成される。尚、差動出力回路３は、第５スイッチ手段３７であるMP７を更に備えている。
【００３５】
次に、これらの接続関係について説明する。先ず、差動出力部２０ａの接続を説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、R1を第２ノードＮ２とＧＮＤとの間に接続し、R2を第３ノードＮ３とＧＮＤとの間に接続する。更に第１定電流源２１をＶDDと第１ノードＮ１との間に接続する。即ち、本実施形態の差動出力回路３では、差動出力段が第１定電流源２１の出力を定電流としてMP1及びMP2のみで構成される。又、本実施形態においても第２ノードＮ２及び第３ノードＮ３が差動出力部２０ａの出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００３６】
次に、論理処理部３１ａの接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV2の入力端及びINV4の入力端に接続し、INV2の出力端はAND1の一方の入力端に接続し、INV4の出力端はINV5の入力端に接続し、INV5の出力端はAND2の一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はAND1及びAND2のそれぞれの他方の入力端並びにMP７のゲートに接続する。尚、第１制御出力部３２、第２制御出力部３３及び第５スイッチ手段３７の構成及び接続は、第１の実施形態の場合と全く同様であり、説明を省略する。又、本実施形態の差動出力回路３の動作も、第１の実施形態の場合と同様であり、説明は省略する。
【００３７】
本実施形態の差動出力回路３は、上記の通り差動出力回路１の差動出力部２０におけるMN１，MN２及び第２定電流源２２部分をR1，R2に置き換えると共に、制御部３０のMN１及びMN２の制御及び駆動に関わる部分を削除した構成となっており、第１の実施形態の場合と同様の作用効果が得られる。
【００３８】
又、この差動出力回路３の出力信号を次段へ伝送するため、出力端を図２のようなバイアス回路７０に接続したときの出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とし、ＶDDの電圧値をＶ0 とすると、
Ｒｘ＝（R1×Ｒ12）／（R1＋Ｒ12）として、
Ｖｃ ＝Ｖ0×Ｒ11／（Ｒ11＋Ｒｘ）
Ｖmax ＝Ｖｃ＋I0×Ｒ11×Ｒｘ／（Ｒ11＋Ｒｘ）
Ｖmin ＝Ｖｃ−I0×Ｒ11×Ｒｘ／（Ｒ11＋Ｒｘ）
となる。
【００３９】
次に、本実施形態の変形例について説明する。図７は、第２の実施形態の変形例を示す差動出力回路４のブロック図である。差動出力回路４は、差動出力部２０ａが、第１電位補正手段４１であるカスコードトランジスタとなるMP８と、MP８のゲートに接続したバイアス回路７２を更に有している点、及びMP８を追加したことに伴う一部の接続が変更された点が、差動出力回路３と異なる。以下、図７を参照して、変形例の差動出力回路４の構成を説明する。
【００４０】
先ず、差動出力部２０ａの接続について説明する。MP１のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第２ノードＮ２及びMP３のドレインに接続し、MP２のソース、ドレイン及びゲートを、それぞれ第１ノードＮ１、第３ノードＮ３及びMP４のドレインに接続する。又、R1を第２ノードＮ２とＧＮＤとの間に接続し、R2を第３ノードＮ３とＧＮＤとの間に接続する。ここまでは、差動出力回路３の場合と同様である。更に、MP８のソースドレイン路を第１ノードＮ１と第５ノードＮ５との間に接続し、MP８のゲートをバイアス回路７２の出力端に接続し、第１定電流源２１をＶDDと第５ノードＮ５との間に接続する。
【００４１】
次に、制御部３０ａの接続について、差動出力回路３の接続と異なる点を中心に説明する。この変形例では、第１制御出力部３２及び第２制御出力部３３のそれぞれの高電位側電源端であるMP３及びMP４のソース並びにMP７のドレインをいずれも第５ノードＮ５に接続した点のみが、差動出力回路３の場合と異なっている。尚、論理処理部３１ａの構成を含めて、制御部３０ａの他の接続関係は差動出力回路３の場合と同様であるので、これらの説明は省略する。又、この差動出力回路４の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００４２】
この変形例においても、第１の実施形態の場合と同様の作用効果が得られる。又、図６の差動出力回路３のような構成で、差動出力部２０ａの出力振幅が小さい場合は、第１ノードＮ１の電位が低いため、第１制御出力部３２及び第２制御出力部３３が十分動作できない場合が生じ得るが、この変形例では、上記構成により第５ノードＮ５の電位が持ち上げられるので、第１制御出力部３２及び第２制御出力部３３を動作させるのに必要な高電位側電源端の電位を確保することができると共に、第１定電流源２１の電流値I0の電源電圧依存性を改善する効果も有する。
【００４３】
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態を示す差動出力回路５のブロック図である。図８を参照すると、本実施形態の差動出力回路５は、差動出力部２０ｂと制御手段である制御部３０ｂを備えて構成され、制御部３０ｂが差動出力部２０ｂを制御する。
【００４４】
差動出力部２０ｂは、第３スイッチ手段であるMN１、第４スイッチ手段であるMN２、第３抵抗素子であるR3、及び第４抵抗素子であるR4を含み構成される。そして、MN１及びMN２のそれぞれのソース、ドレイン及びゲートが、第３及び第４スイッチ手段それぞれの第１接続端、第２接続端及び制御入力端となっている。又、R3＝R4となっている。
【００４５】
制御部３０ｂは、論理処理部３１ｂ、第３制御出力部３４及び第４制御出力部３５を含み構成される。具体的には、論理処理部３１ｂはINV1，INV3乃至INV6、OR１及びOR２で構成され、第３制御出力部３４はMP５とMN５からなるＩＮＶで、第４制御出力部３５はMP６とMN６からなるＩＮＶで、それぞれ構成される。尚、差動出力回路５は、第６スイッチ手段３８であるMN７を更に備えている。
【００４６】
次に、これらの接続関係について説明する。先ず、差動出力部２０ｂの接続を説明する。MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。又、R3をＶDDと第２ノードＮ２との間に接続し、R4をＶDDと第３ノードＮ３との間に接続する。更に第２定電流源２２を第４ノードＮ４とＧＮＤとの間に接続する。即ち、本実施形態の差動出力回路５では、差動出力段が第２定電流源２２の出力を定電流としてMN1及びMN2のみで構成される。又、本実施形態においても第２ノードＮ２及び第３ノードＮ３が差動出力部２０ｂの出力端となり、プラス出力端子１３及びマイナス出力端子１４にそれぞれ接続する。
【００４７】
次に、論理処理部３１ｂの接続を説明する。INV1の入力端はデータ入力端子１１に接続し、INV1の出力端はINV4の入力端に接続し、INV4の出力端はINV5の入力端及びOR２の一方の入力端に接続し、INV5の出力端はOR１の一方の入力端に接続する。又、INV3の入力端はPD端子１２に接続し、INV3の出力端はINV6の入力端に接続し、INV6の出力端はOR１及びOR２のそれぞれの他方の入力端並びにMN７のゲートに接続する。尚、第３制御出力部３４、第４制御出力部３５及び第６スイッチ手段３８の構成、接続は、第１の実施形態の場合と全く同様であり、説明を省略する。尚、本実施形態の差動出力回路５の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００４８】
本実施形態の差動出力回路５は、上記の通り差動出力回路１の差動出力部２０におけるMP１，MP２及び第１定電流源２１部分をR3，R4に置き換えると共に、制御部３０のMP１及びMP２の制御及び駆動に関わる部分を削除した構成となっており、第１の実施形態の場合と同様の作用効果が得られる。
【００４９】
又、この差動出力回路５の出力信号を次段へ伝送するため、出力端を図２のようなバイアス回路７０に接続したときの出力信号の中点電位をＶｃ、最高電位をＶmax 、最低電位をＶmin とし、ＶDDの電圧値をＶ0 とすると、
Ｒｙ＝（R3×Ｒ11）／（R3＋Ｒ11）として、
Ｖｃ ＝Ｖ0×Ｒｙ／（Ｒｙ＋Ｒ12）
Ｖmax ＝Ｖｃ＋I0×Ｒｙ×Ｒ12／（Ｒｙ＋Ｒ12）
Ｖmin ＝Ｖｃ−I0×Ｒｙ×Ｒ12／（Ｒｙ＋Ｒ12）
となる。
【００５０】
次に、本実施形態の変形例について説明する。図９は、第３の実施形態の変形例を示す差動出力回路６のブロック図である。差動出力回路６は、差動出力部２０ｂが、第２電位補正手段４３であるカスコードトランジスタとなるMN８と、MN８のゲートに接続したバイアス回路７４を更に有している点、及びMN８を追加したことに伴う一部の接続が変更された点が、差動出力回路５と異なる。以下、図９を参照して、変形例の差動出力回路６の構成を説明する。
【００５１】
先ず、差動出力部２０ｂの接続について説明する。MN１のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第２ノードＮ２及びMP６のドレインに接続し、MN２のソース、ドレイン及びゲートを、それぞれ第４ノードＮ４、第３ノードＮ３及びMP５のドレインに接続する。又、R3をＶDDと第２ノードＮ２との間に接続し、R4をＶDDと第３ノードＮ３との間に接続する。ここまでは、差動出力回路５の場合と同様である。更に、MN８のソースドレイン路を第４ノードＮ４と第６ノードＮ６との間に接続し、MN８のゲートをバイアス回路７４の出力端に接続し、第２定電流源２２を第６ノードＮ６とＧＮＤとの間に接続する。
【００５２】
次に、制御部３０ｂの接続について、差動出力回路５の接続と異なる点を中心に説明する。この変形例では、第３制御出力部３４及び第４制御出力部３５のそれぞれの低電位側電源端であるMN５及びMN６のソース並びにMN７のドレインをいずれも第６ノードＮ６に接続した点のみが、差動出力回路５の場合と異なっている。尚、論理処理部３１ｂの構成を含めて、制御部３０ｂの他の接続関係は差動出力回路５の場合と同様であるので、これらの説明は省略する。又、この差動出力回路６の動作も、第１の実施形態の動作と同様であり説明は省略する。
【００５３】
この変形例においても、第１の実施形態の場合と同様の作用効果が得られる。又、図８の差動出力回路５のような構成で、差動出力部２０ｂの出力振幅が小さい場合は、第４ノードＮ４の電位が高いため、第３制御出力部３４及び第４制御出力部３５が十分動作できない場合が生じ得るが、この変形例では、上記構成により第６ノードＮ６の電位を下げることができるので、第３制御出力部３４及び第４制御出力部３５を動作させるのに必要な低電位側電源端の電位を確保することができると共に、第２定電流源２２の電流値I0の電源電圧依存性を改善する効果も有する。
【００５４】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、制御部に含まれる論理処理部の構成は、その出力論理を維持していれば、省電力機能等の付加機能の有無や必要な遅延時間等に応じて任意に変更してよい。
【００５５】
【発明の効果】
以上説明したように、本発明の差動出力回路は、信号の高速伝送を可能にしながら、出力波形のオーバーシュートやアンダーシュートの発生を抑制し、伝送時のエラー発生を低減できると共に、出力波形の遷移を緩やかにすることで、ＥＭＩを軽減できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の差動出力回路の第１の実施形態を示すブロック図である。
【図２】本発明の差動出力回路の動作を説明するための図で、（ａ）は図１の差動出力回路で信号を伝送する際の外部のバイアス回路及びこのバイアス回路との接続構成例を示す部分接続図、（ｂ）は（ａ）の接続における差動出力回路へのデータ入力信号と出力信号の模式的な波形図である。
【図３】本発明の差動出力回路の動作を説明するための図で、図１の差動出力回路の主要ノードにおける電位波形図である。
【図４】図１の差動出力回路の出力端を図２のバイアス回路に接続したときの、動作シミュレーション波形図である。
【図５】第１の実施形態の変形例の差動出力回路のブロック図である。
【図６】本発明の差動出力回路の第２の実施形態を示すブロック図である。
【図７】第２の実施形態の変形例の差動出力回路のブロック図である。
【図８】本発明の差動出力回路の第３の実施形態を示すブロック図である。
【図９】第３の実施形態の変形例の差動出力回路のブロック図である。
【図１０】従来の省電力機能を備えた差動出力回路の一例のブロック図である。
【図１１】図１０の従来の差動出力回路の出力端を所定のバイアス回路に接続したときの動作シミュレーション波形図である。
【符号の説明】
１，２，３，４，５，６ 差動出力回路
１１ データ入力端子
１２ PD端子
１３ プラス出力端子
１４ マイナス出力端子
２０，２０ａ，２０ｂ 差動出力部
２１ 第１定電流源
２２ 第２定電流源
３０，３０ａ，３０ｂ 制御部
３１，３１ａ，３１ｂ 論理処理部
３２ 第１制御出力部
３３ 第２制御出力部
３４ 第３制御出力部
３５ 第４制御出力部
３７ 第５スイッチ手段
３８ 第６スイッチ手段
４１ 第１電位補正手段
４３ 第２電位補正手段
７０，７２，７４ バイアス回路
Claims (17)
- それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１乃至第４スイッチ手段と、第１及び第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１乃至第４制御信号をそれぞれ出力する第１乃至第４制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第１制御出力部乃至前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段及び第６スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記５スイッチ手段及び前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御するようにした請求項１又は２に記載の差動出力回路。
- それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を前記第１ノードと高電位側電源との間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第１ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - 第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第１ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御する請求項４記載の差動出力回路。
- それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第１スイッチ手段及び第２スイッチ手段と、第１抵抗素子及び第２抵抗素子と、第１定電流出力手段と、第１電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第１制御信号及び第２制御信号をそれぞれ出力する第１制御出力部及び第２制御出力部を含む制御手段を有し、
前記１スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第２ノード及び前記第１制御出力部の出力端と接続し、
前記２スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第１ノード、第３ノード及び前記第２制御出力部の出力端と接続し、
前記第１抵抗素子を前記第２ノードと低電位側電源との間に接続し、
前記第２抵抗素子を前記第３ノードと前記低電位側電源との間に接続し、
前記第１定電流出力手段を第５ノードと高電位側電源との間に接続し、
前記第１電位補正手段を前記第１ノーと前記第５ノードとの間に接続し、
前記第１制御出力部及び前記第２制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記第５ノードと前記低電位側電源に接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - 前記第１電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第１ノードと前記第５ノードとの間に接続したｐチャネル電界効果トランジスタである請求項６記載の差動出力回路。
- 第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第５スイッチ手段を更に有し、前記第５スイッチ手段の第１接続端及び第２接続端を前記高電位側電源及び前記第５ノードにそれぞれ接続し、前記５スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御する請求項６又は７に記載の差動出力回路。
- 前記第５スイッチ手段は、ｐチャネル電界効果トランジスタで構成され、該ｐチャネル電界効果トランジスタのソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端である請求項３，５及び８のいずれか１項に記載の差動出力回路。
- それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を前記第４ノードと低電位側電源との間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第４ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - 第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第４ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御する請求項１０記載の差動出力回路。
- それぞれが第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第３スイッチ手段及び第４スイッチ手段と、第３抵抗素子及び第４抵抗素子と、第２定電流出力手段と、第２電位補正手段と、第１信号入力端に入力するデータ信号に基づいて第３制御信号及び第４制御信号をそれぞれ出力する第３制御出力部及び第４制御出力部を含む制御手段を有し、
前記３スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第２ノード及び前記第４制御出力部の出力端と接続し、
前記４スイッチ手段の第１接続端、第２接続端及び制御入力端をそれぞれ第４ノード、第３ノード及び前記第３制御出力部の出力端と接続し、
前記第３抵抗素子を前記第２ノードと高電位側電源との間に接続し、
前記第４抵抗素子を前記第３ノードと前記高電位側電源との間に接続し、
前記第２定電流出力手段を第６ノードと低電位側電源との間に接続し、
前記第２電位補正手段を前記第４ノーと前記第６ノードとの間に接続し、
前記第３制御出力部及び前記第４制御出力部の高電位側電源端と低電位側電源端をそれぞれ前記高電位側電源と前記第６ノードに接続し、
前記第２ノードと前記第３ノードを差動出力端とする構成を有することを特徴とする差動出力回路。 - 前記第２電位補正手段は、ゲート電極に所定の電位を供給し、ソースドレイン路を前記第４ノードと前記第６ノードとの間に接続したｎチャネル電界効果トランジスタである請求項１２記載の差動出力回路。
- 第１接続端、第２接続端及び制御入力端を備え、該制御入力端に入力する信号により前記第１接続端と前記第２接続端との導通、非導通を制御する第６スイッチ手段を更に有し、前記第６スイッチ手段の第１接続端及び第２接続端を前記低電位側電源及び前記第６ノードにそれぞれ接続し、前記第６スイッチ手段の導通、非導通を前記制御手段の第２信号入力端に入力される省電力制御信号により制御する請求項１２又は１３に記載の差動出力回路。
- 前記第６スイッチ手段は、ｎチャネル電界効果トランジスタで構成され、該ｎチャネル電界効果トランジスタのソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端である請求項３，１１及び１４のいずれか１項に記載の差動出力回路。
- 前記第１スイッチ手段及び前記第２スイッチ手段は、いずれもｐチャネル電界効果トランジスタで構成され、該ｐチャネル電界効果トランジスタのソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端である請求項１乃至９いずれか１項に記載の差動出力回路。
- 前記第３スイッチ手段及び前記第４スイッチ手段は、いずれもｎチャネル電界効果トランジスタで構成され、該ｎチャネル電界効果トランジスタのソース電極、ドレイン電極及びゲート電極がそれぞれ前記第１接続端、前記第２接続端及び前記制御入力端である請求項１乃至３，及び１０乃至１５のいずれか１項に記載の差動出力回路。
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