JP4042548B2 - 電気光学装置及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、電気光学装置及び電子機器に関するものである。
【従来の技術】
【０００３】
有機ＥＬ素子を用いた表示装置の一つに、画素回路毎に有機ＥＬ素子を制御する駆動トランジスタを備えたアクティブマトリクス型表示装置がある。
【０００４】
アクティブマトリクス型表示装置には、前記各画素回路に接続する複数の走査線と複数のデータ線とが形成されている。また、アクティブマトリクス型表示装置には、前記各駆動トランジスタに駆動電圧を供給する複数の電源線が形成されている。
【０００５】
この種の表示装置は、前記走査線、前記データ線及び前記電源線が複数の配線層に形成された多層配線構造を成している(例えば、特許文献１参照)。
【０００６】
【特許文献１】
特開平１１−０２４６０６号公報
【発明が解決しようとする課題】
【０００７】
ところで、前記走査線を形成するとき、隣接して形成される走査線同士が不純物等の混入によってショートする場合がある。同様に、前記データ線を形成するとき、隣接して形成されるデータ線同士が不純物等の混入によってショートする場合がある。更に、同様に、前記電源線を形成するとき、隣接して形成される電源線同士が不純物等の混入によってショートする場合がある。また、同じ配線層に複数の配線が形成されている場合は、不純物等の混入によってその配線間同士がショートする場合がある。その結果、表示装置の歩留まりが低下してしまう。
【０００８】
また、高精細化にともなって画素回路を高密度に配置させることが望まれているが、このような場合においては、前記した走査線同士、データ線同士及び電源線同士の製造時におけるショートが特に顕著になる。
【０００９】
本発明は上記問題点を解消するためになされたものであって、その目的は、隣接する各種配線同士がショートするのを抑制することができる電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係る電気光学装置は、基板と、前記基板の一方の面に順次形成された、素子形成層と、配線層と、ＥＬ形成層とを有し、前記素子形成層は複数の画素回路がマトリクス状に配置された素子形成領域を有し、前記配線層は前記素子形成領域に対応した位置に、複数の走査線と、複数のデータ線と、複数の電源線と、が形成された配線形成領域を有し、前記ＥＬ形成層は、前記素子形成領域に対応した位置にマトリクス状に配置した複数の電気光学素子を有する電気光学装置であって、前記配線層は、第１の層と、前記第１の層と前記ＥＬ形成層との間に配置された第２の層とを有し、前記複数の走査線の互いに隣接する走査線は、前記配線形成領域において、前記第１の層と前記第２の層とに交互に振り分けて形成されていることを特徴とする。
【００１１】
また、本発明の一実施形態に係る電気光学装置は、前記複数の走査線の内、前記第２の層に形成された走査線はコンタクトホールを介して、前記複数の画素回路の内、対応する画素回路に電気的に接続していることを特徴とする。
【００１２】
また、本発明の一実施形態に係る電気光学装置は、前記複数の走査線と前記複数のデータ線とは、平面視において交差するように形成されており、前記複数の電源線は前記複数のデータ線と同一方向に延在し、かつ前記複数の電源線は、平面視において、前記複数のデータ線の隣り合う２つのデータ線の間に前記複数の電源線の内１つの電源線が配置されるよう形成されており、前記複数のデータ線は前記第１の層に形成され、前記複数の電源線は前記第２の層に形成されていることを特徴とする。
【００１３】
また、本発明の参考例に係る電気光学装置は、基板と、前記基板の一方の面に順次形成された、素子形成層と、配線層と、ＥＬ形成層とを有し、前記素子形成層は複数の画素回路がマトリクス状に配置された素子形成領域を有し、前記配線層は前記素子形成領域に対応した位置に、複数の走査線と、複数のデータ線と、複数の電源線と、が形成された配線形成領域を有し、前記ＥＬ形成層は、前記素子形成領域に対応した位置にマトリクス状に配置した複数の電気光学素子を有する電気光学装置であって、前記配線層は、第１の層と、前記第１の層と前記ＥＬ形成層との間に配置された第２の層とを有し、前記複数のデータ線は、前記配線形成領域において、前記第１の層と前記第２の層とに交互に振り分けて形成されていることを特徴とする。
【００１４】
また、本発明の参考例に係る電気光学装置は、前記複数のデータ線の内、前記第２の層に形成されたデータ線はコンタクトホールを介して、前記複数の画素回路の内、対応する画素回路に電気的に接続していることを特徴とする。
【００１５】
また、本発明の一実施形態に係る電子機器は、上記の電気光学装置を備えることを特徴とする。
【００１６】
また、本発明の参考例におけるマトリクス基板は、複数の第１配線を備えたマトリクス基板であって、前記複数の第１配線のうち少なくとも１つの第１配線の少なくとも一部分は、前記複数の第１配線のうち他の第１の配線とは異なる層に形成されている。
【００１７】
これによれば、複数の第１配線を異なる配線層に形成することによって、同一層で隣接する第１配線間の配線ピッチを大きくすることができる。従って、第１配線を形成するとき、不純物が混入しても第１配線同士のショートを抑制することができる。
【００１８】
このマトリクス基板において、さらに複数の第２配線を備え、前記少なくとも１つの第１配線の少なくとも一部分は、前記複数の第２配線と同一層に形成されていてもよい。
【００１９】
これによれば、複数の第１配線と複数の第２配線とを備えたマトリクス基板の前記第１配線間の配線ピッチを大きくすることができる。
【００２０】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線の少なくともいずれか一方の配線を、異なる複数の層に交互に振り分けて形成してもよい。
【００２１】
これによれば、第１配線同士及び第２配線同士間の配線ピッチを大きくすることができる。従って、第１配線及び第２配線を形成するとき、不純物が混入しても第１配線同士及び第２配線同士のショートを抑制することができる。
【００２２】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線は互いに直交するように形成されていてもよい。
【００２３】
これによれば、第１配線と第２配線が直交するように形成されたマトリクス基板の第１配線または第２配線のそれぞれの配線ピッチを大きくすることができる。
【００２４】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線とが交差するそれぞれの位置に、前記第１配線と前記第２配線とに接続する電子回路を備えてもよい。
【００２５】
これによれば、第１配線と第２配線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される第１配線間または第２配線間の配線ピッチを大きくすることができる。
【００２６】
また、本発明の参考例におけるマトリクス基板は、複数の走査線と複数のデータ線とを備えたマトリクス基板であって、前記複数の走査線のうち少なくとも１つの走査線の少なくとも一部分は、他の前記走査線とは異なる配線層に形成されている。
【００２７】
これによれば、複数の走査線を異なる配線層に形成することによって、隣接する走査線間の配線ピッチを大きくすることができる。従って、走査線を形成するとき、不純物が混入しても走査線同士のショートを抑制することができる。
【００２８】
また、本発明参考例におけるマトリクス基板は、複数の走査線と複数のデータ線とを備えたマトリクス基板であって、前記複数のデータ線のうち、少なくとも１つのデータ線の少なくとも一部分は、他の前記データ線とは異なる配線層に形成されている。
【００２９】
これによれば、複数のデータ線を異なる配線層に形成することによって、隣接するデータ線間の配線ピッチを大きくすることができる。従って、データ線を形成するとき、不純物が混入してもデータ線同士のショートを抑制することができる。
【００３０】
また、本発明の参考例におけるマトリクス基板は、複数の走査線と複数のデータ線と複数の電源線とを備えたマトリクス基板であって、前記複数の電源線のうち少なくとも１つの電源線の少なくとも一部分は、他の前記電源線とは異なる配線層に形成されている。
【００３１】
これによれば、複数の電源線を異なる配線層に形成することによって、隣接する電源線間の配線ピッチを大きくすることができる。従って、電源線を形成するとき、不純物が混入しても電源線同士のショートを抑制することができる。
【００３２】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線と前記複数の電源線の少なくともいずれかを異なる複数の層に交互に振り分けて形成してもよい。
【００３３】
これによれば、複数の走査線、複数のデータ線または複数の電源線のいずれかを異なる配線層に形成することによって、隣接する走査線、データ線または電源線間の配線ピッチを大きくすることができる。
【００３４】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線は互いに直交するように形成されていてもよい。
【００３５】
これによれば、走査線とデータ線とが直交するように形成されたマトリクス基板の走査線またはデータ線の配線ピッチを大きくすることができる。
【００３６】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線とが交差するそれぞれの位置に、前記走査線と前記データ線とに接続する電子回路を備えてもよい。
【００３７】
これによれば、走査線とデータ線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される走査線間またはデータ線間の配線ピッチを大きくすることができる。このことによって、前記アクティブマトリクス基板の走査線間またはデータ線間のショートを抑制することができるので、同アクティブマトリクス基板の歩留まりを向上させることができる。
【００３８】
また、本発明の参考例に係る電子装置は、複数の第１配線を備えた基板と、前記複数の第１配線を介して供給される信号または電力によって駆動される電子素子とを備えた電子装置において、前記複数の第１配線のうち少なくとも１つの第１配線は、他の前記第１配線とは異なる層に形成されている。
【００３９】
これによれば、複数の第１配線を備えた電子装置において、前記複数の第１配線を異なる配線層に形成することによって、隣接する第１配線間の配線ピッチを大きくすることができる。従って、第１配線を形成するとき、不純物が混入しても第１配線同士のショートを抑制することができるので、前記電子装置の歩留まりを向上させることができる。
【００４０】
この電子装置において、さらに複数の第２配線を備え、前記少なくとも１つの第１配線の少なくとも一部分は、前記複数の第２の配線と同一層に形成されていてもよい。
【００４１】
これによれば、複数の第１配線と複数の第２配線とを備えたマトリクス基板の前記第１配線間の配線ピッチを大きくすることができる。
【００４２】
この電子装置において、前記複数の第１配線と前記複数の第２配線の少なくともいずれか一方の配線を、異なる複数の配線層に交互に振り分けて形成していてもよい。
【００４３】
これによれば、第１配線同士及び第２配線同士間の配線ピッチを大きくすることができる。従って、第１配線及び第２配線を形成するとき、不純物が混入しても第１配線同士及び第２配線同士のショートを抑制することができる。
【００４４】
この電子装置において、前記複数の第１配線と前記複数の第２配線は互いに直交するように形成されていてもよい。
【００４５】
これによれば、第１配線と第２配線が直交するように形成されたマトリクス基板の第１配線または第２配線のそれぞれの配線ピッチを大きくすることができる。
【００４６】
この電子装置において、前記複数の第１配線と前記複数の第２配線とが交差するそれぞれの位置に前記第１配線と前記第２配線とに接続し、前記電子素子を制御する電子回路を備えてもよい。
【００４７】
これによれば、第１配線と第２配線とが交差する位置にマトリクス状に配置された電子回路に各種信号を供給する第１配線間または第２配線間の配線ピッチを大きくすることができる。
【００４８】
この電子装置において、前記複数の第１配線は信号線であり、前記複数の第２配線は電源線であってもよい。
【００４９】
これによれば、信号線同士または電源線同士の配線ピッチを大きくすることができる。
【００５０】
この電子装置において、前記信号線は、前記電子回路を選択する選択信号を出力する選択線であってもよい。
【００５１】
これによれば、マトリクス状に配置された複数の電子回路を選択する選択線の配線ピッチを大きくすることができる。
【００５２】
この電子装置において、前記信号線は、前記電子回路にデータ信号を出力するデータ線であってもよい。
【００５３】
これによれば、マトリクス状に配置された複数の電子回路にデータ信号を出力するデータ線の配線ピッチを大きくすることができる。
【００５４】
この電子装置において、前記電子回路は、基板上に形成された素子形成層に形成され、前記複数の配線層は、前記素子形成層の上側に形成してもよい。
【００５５】
これによれば、基板上に電子回路が形成された素子形成層を備えるとともに、前記素子形成層の上側に第１配線を形成する複数の配線層を備えた構造をなした電子装置において、前記複数の配線層に形成される第１配線のピッチを大きくすることができる。そして、上記構造をなす電子装置の形成時において、不純物の混入による前記第１配線同士のショートを抑制することができる。従って、上記構造をなす電子装置の歩留まりを向上させることができる。
【００５６】
この電子装置において、前記電子素子は、前記複数の配線層の上側に前記電子回路に対応して形成されていてもよい。
【００５７】
これによれば、前記複数の配線層の上側に電子素子を設けた電子装置の配線間のショートを抑制することができる。
【００５８】
この電子装置において、前記電子素子は、電気光学素子又は電流駆動素子であってもよい。
【００５９】
これによれば、電気光学素子又は電流駆動素子を備えた電子装置の配線間のショートを抑制することができる。
【００６０】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数の走査線のうち少なくとも１つの走査線の少なくとも一部は、他の前記走査線とは異なる層に形成されている。
【００６１】
これによれば、電気光学装置に形成された複数の走査線を異なる配線層に形成することによって、隣接する走査線間の配線ピッチを大きくすることができる。従って、走査線を形成するとき、不純物が混入しても走査線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６２】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも一部は、他の前記データ線とは異なる層に形成されている。
【００６３】
これによれば、電気光学装置に形成された複数のデータ線を異なる配線層に形成することによって、隣接するデータ線間の配線ピッチを大きくすることができる。従って、データ線を形成するとき、不純物が混入してもデータ線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６４】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数の電源線のうち少なくとも１つの電源線の少なくとも一部は、他の前記電源線とは異なる層に形成されている。
【００６５】
これによれば、電気光学装置に形成された複数の電源線を異なる配線層に形成することによって、隣接する電源線間の配線ピッチを大きくすることができる。従って、電源線を形成するとき、不純物が混入しても電源線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６６】
この電気光学装置において、前記複数のデータ線と前記複数の走査線は互いに直交するように形成されてもよい。
【００６７】
これによれば、走査線とデータ線とが直交するように形成された電気光学装置の走査線またはデータ線のそれぞれの配線ピッチを大きくすることができる。
【００６８】
この電気光学装置において、前記複数のデータ線と前記複数の走査線と前記複数の電源線の少なくともいずれか一つを異なる複数の配線層に交互に振り分けて形成してもよい。
【００６９】
これによれば、複数の走査線、複数のデータ線または複数の電源線のいずれかを異なる配線層に形成することによって、隣接する走査線、データ線または電源線間の配線ピッチを大きくすることができる。
【００７０】
この電気光学装置において、前記複数の走査線と前記複数のデータ線とが交差するそれぞれの位置に、前記走査線と前記データ線とに接続し、前記電気光学素子を制御する複数の電子回路を備えた。
【００７１】
これによれば、走査線とデータ線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される走査線間またはデータ線間の配線ピッチを大きくすることができる。従って、アクティブマトリクス方式の電気光学装置の歩留まりを向上させることができる。
【００７２】
この電気光学装置において、前記複数の電子回路は、基板上に形成された素子形成層に形成され、前記複数の配線層は、前記素子形成層の上側に形成してもよい。
【００７３】
これによれば、基板上に電子回路が形成された素子形成層を備えるとともに、前記素子形成層の上側に走査線、データ線及び電源線を備えた構造をなした電気光学装置において、前記複数の配線層に形成される走査線、データ線及び電源線の配線ピッチを大きくすることができる。従って、上記構造をなす電子装置の形成時において、不純物の混入による前記走査線同士、データ線同士及び電源線同士のショートを抑制することができる。この結果、上記構造をなす電子装置の歩留まりを向上させることができる。
【００７４】
この電気光学装置において、前記複数の電子回路は、前記複数の配線層の上側に、それぞれ前記電子回路に対応して形成された電気光学素子を駆動させる電子回路であってもよい。
【００７５】
これによれば、前記複数の配線層の上側に電気光学素子を設けた電気光学装置の走査線同士、データ線同士及び電源線同士のショートを抑制することができる。
【００７６】
この電気光学装置において、前記電気光学素子は、ＥＬ素子であってもよい。
【００７７】
これによれば、ＥＬ素子を制御する走査線同士、データ線同士及び電源線同士のショートを抑制することができる。
【００７８】
この電気光学装置において、前記ＥＬ素子は発光層が有機材料で形成された有機ＥＬ素子であってもよい。
【００７９】
これによれば、有機ＥＬ素子を備えた電気光学装置の歩留まりを向上させることができる。
【００８０】
また、本発明の参考例における電子機器は、上記の電子装置を実装した。
【００８１】
これによれば、配線ピッチを大きくすることで不純物によるショートを抑制した電子装置を実装した電子機器の歩留まりを向上させることができる。
【００８２】
また、本発明の参考例における電子機器は、上記の電気光学装置を実装した。
【００８３】
これによれば、配線ピッチを大きくすることで不純物によるショートを抑制した電気光学装置を実装した電子機器の歩留まりを向上させることができる。
【発明の実施の形態】
【００８４】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図５に従って説明する。図１は、有機ＥＬディスプレイの分解斜視図である。図２は、画素回路の回路図である。図３は、配線層及び素子形成層の一部分解斜視図である。
【００８５】
尚、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術思想の範囲内で任意に変更可能である。また、以下に示す各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせてある。
【００８６】
有機ＥＬディスプレイ１０は、図１に示すように、ＥＬ形成層１１と基板Ｓとから構成されている。ＥＬ形成層１１は、その発光層が有機材料で形成された複数の有機ＥＬ素子１１ａ（図２参照）がマトリクス状に形成された形成層である。基板Ｓは、素子形成層１２と配線層１３とが積層された多層配線構造を成している。また、基板Ｓは、その素子形成層１２に複数の画素回路１５がマトリクス状に配置形成されたアクティブマトリクス基板である。
【００８７】
詳述すると、素子形成層１２は、ガラス基板ＧＳ上に形成され、その略中央部には素子形成領域Ｐが形成されている。素子形成領域Ｐには前記有機ＥＬ素子１１ａを制御するための複数の画素回路１５がマトリクス状に配置形成されている。
【００８８】
また、素子形成層１２は、前記素子形成領域Ｐの図中左側部に走査線駆動回路１６を備えている。更に、素子形成層１２は、素子形成領域Ｐの図中下側部にデータ線駆動回路１７を備えている。データ線駆動回路１７はその内部に複数の単一ラインドライバ１７ａが設けられている（図６参照）。また、素子形成層１２は、制御回路１８を備えている。制御回路１８は走査線駆動回路１６及びデータ線駆動回路１７と電気的に接続されているとともに、図示しない外部装置に接続されている。
【００８９】
そして、前記素子形成領域Ｐに形成される画素回路１５は、図２に示すように、駆動トランジスタＱｄ、スイッチングトランジスタＱｓ及び保持キャパシタＣｏから構成されている。本実施形態では、駆動トランジスタＱｄはｐ型ＴＦＴであって、スイッチングトランジスタＱｓはｎ型ＴＦＴである。
【００９０】
駆動トランジスタＱｄは、そのゲート／ソース間に保持キャパシタＣｏが接続されている。駆動トランジスタＱｄのゲートはスイッチングトランジスタＱｓを介して後記するデータ線Ｘｍに接続されている。そして、スイッチングトランジスタＱｓは、データ線Ｘｍを介して前記データ線駆動回路１７の各単一ラインドライバ１７ａに電気的に接続されている。また、スイッチングトランジスタＱｓのゲートは後記する走査線Ｙｎを介して前記走査線駆動回路１６に電気的に接続されている。駆動トランジスタＱｄのソースは、後記する電源線Ｌｋに接続されている。駆動トランジスタＱｄのドレインは、前記配線層１３を貫通して形成される図示しない配線を介して前記有機ＥＬ素子１１ａの陽極に接続されている。尚、本実施形態においては、画素回路１５を、図２に示した駆動トランジスタＱｄ、スイッチングトランジスタＱｓ及び保持キャパシタＣｏで構成したが、これに限定されるものではなく、適宜変更してもよい。
【００９１】
配線層１３は、前記ＥＬ形成層１１と前記素子形成層１２とを電気的に接続するため各種配線が形成されている。また、配線層１３は、前記素子形成層１２上に形成された各走査線駆動回路１６及びデータ線駆動回路１７と前記画素回路１５とを電気的に接続するための選択線としての走査線Ｙｎ及びデータ線Ｘｍが形成されている。
【００９２】
詳述すると、配線層１３には、図１に示すように、前記素子形成層１２の素子形成領域Ｐに対応した位置に配線形成領域Ｚが形成されている。配線形成領域Ｚには、前記素子形成層１２に形成された各画素回路１５と走査線駆動回路１６とを電気的に接続する複数の走査線Ｙｎ（ｎは自然数）がマトリクス状に配置形成された各画素回路１５の行方向に沿って形成されている。また、配線形成領域Ｚには、前記素子形成層１２に形成された各画素回路１５とデータ線駆動回路１７とを電気的に接続する複数のデータ線Ｘｍ（ｍは自然数）がマトリクス状に配置形成された各画素回路１５の列方向に沿って形成されている。つまり、前記複数の走査線Ｙｎと複数の複数のデータ線Ｘｍとは互いに直交するように形成されている。そして、前記複数の走査線Ｙｎと前記複数の複数のデータ線Ｘｍとが直交するそれぞれの位置に各走査線Ｙｎと各データ線Ｘｍとに接続する画素回路１５が備えられている。
【００９３】
前記走査線Ｙｎは、配線形成領域Ｚの上端側（素子形成層１２に形成されたデータ線駆動回路１７が形成されている側と対向する側）から第１の走査線Ｙ１、第２の走査線Ｙ２、第３の走査線Ｙ３、・・・の順に配設されている。そして、第１の走査線Ｙ１は、前記素子形成領域Ｐ上のデータ線駆動回路１７が形成されている側と対向する側に行方向に沿って形成された画素回路２０群に対応している。また、データ線Ｘｍは、配線形成領域Ｚの左端側（素子形成層１２に形成された走査線駆動回路１６が形成されている側）から第１のデータ線Ｘ１、第２のデータ線Ｘ２、第３のデータ線Ｘ３、・・・の順に配設されている。そして、第１のデータ線Ｘ１は、前記素子形成領域Ｐ上の走査線駆動回路１６が形成されている側に列方向に沿って形成された画素回路２０群に対応している。
【００９４】
更に、配線形成領域Ｚには、前記データ線Ｘｍに平行して複数の電源線Ｌｋ（ｋは自然数）が形成されている。電源線Ｌｋは、配線形成領域Ｚの左端側から第１の電源線Ｌ１、第２の電源線Ｌ２、第３の電源線Ｌ３、・・・の順に配設されている。また、配線形成領域Ｚには、前記ＥＬ形成層１１と前記素子形成層１２とを電気的に接続する図示しない各種配線が形成されている。
【００９５】
詳しくは、配線層１３は、図３に示すように、第１配線層ＩＤ１と第２配線層ＩＤ２とから構成されている。第１配線層ＩＤ１は前記素子形成層１２上に形成され、第２配線層ＩＤ２は前記第１配線層ＩＤ１上に形成されている。
【００９６】
第１配線層ＩＤ１には、前記データ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、走査線Ｙｎの全てが形成されている。また、第１配線層ＩＤ１には、複数のデータ線Ｘｍのうち、第１のデータ線Ｘ１、第３のデータ線Ｘ３、第５のデータ線Ｘ５、・・・が形成されている。第２配線層ＩＤ２には、前記データ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、電源線Ｌｋの全てが形成されている。また、第２配線層ＩＤ２には、複数のデータ線Ｘｍのうち、第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・が形成されている。
【００９７】
つまり、互いに隣接するデータ線Ｘｍが第１配線層ＩＤ１と第２配線層ＩＤ２とに交互に形成されている。そして、第２配線層において、第２のデータ線Ｘ２は第１の電源線Ｌ１と第２の電源線Ｌ２との間に形成され、第４のデータ線Ｘ４は第３の電源線Ｌ３と第４の電源線Ｌ４との間に形成されている。同様に、図示しない第６のデータ線Ｘ６、第８のデータ線Ｘ８、・・は、それぞれ、対応する各電源線Ｌｋの間に形成されている。そして、前記データ線Ｘｍと前記走査線Ｙｎとの交差部に対応する位置に前記画素回路１５が形成されている。
【００９８】
図４は、このように構成された素子形成層１２と配線層１３との一部上面図である。尚、図４において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【００９９】
前記第２配線層ＩＤ２に形成された第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・は、それぞれ対応する画素回路１５が形成されている位置に前記第１配線層ＩＤ１を貫通して形成されるデータ線用コンタクトホールＨＸを備えている。そして、前記第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・は、それぞれ前記データ線用コンタクトホールＨＸを介して対応する画素回路１５を構成する前記スイッチングトランジスタＱｓに電気的に接続されている。また、前記第１配線層ＩＤ１に形成された第１のデータ線Ｘ１、第３のデータ線Ｘ３、第５のデータ線Ｘ５、・・・は、それぞれ対応する前記画素回路１５を構成する前記スイッチングトランジスタＱｓに直接接続されている。
【０１００】
前記第２配線層ＩＤ２に形成された電源線Ｌｋは、それぞれ対応する画素回路１５が形成されている位置に前記第１配線層ＩＤ１を貫通して形成される電源線用コンタクトホールＨＬを介して、対応する画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。そして、前記電源線Ｌｋは、前記電源線用コンタクトホールＨＬを介して対応する画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。
【０１０１】
また、前記各走査線Ｙｎは、前記走査線駆動回路１６と図示しない接続部によって接続されている。同様に、前記各データ線Ｘｍは、データ線駆動回路１７と図示しない接続部によって接続されている。
【０１０２】
図５は、配線層１３の一部断面図である。第１配線層ＩＤ１には、前記したように、前記スイッチングトランジスタＱｓのドレインに対応した位置に第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・が形成されている。そして、第１配線層ＩＤ１に形成された第１の走査線Ｙ１と第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・との交差部には絶縁層ＮＣが形成されている。この絶縁層ＮＣは、前記第１の走査線Ｙ１と第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・とを電気的に絶縁するためのものである。
【０１０３】
また、前記第１配線層ＩＤ１上に形成された第２配線層ＩＤ２には、対応するスイッチングトランジスタＱｓのドレインに対応した位置に第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・が形成されている。第２のデータ線Ｘ２は、図５に破線で示すように、前記第１配線層ＩＤ１を貫通するデータ線用コンタクトホールＨＸが形成されている。同様に、第２配線層ＩＤ２上に形成された第４のデータ線Ｘ４、第６のデータ線Ｘ６、・・・についても同第１配線層ＩＤ１を貫通するデータ線用コンタクトホールＨＸがそれぞれ形成されている。そして、第２配線層ＩＤ２上に形成された第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・はデータ線用コンタクトホールＨＸを介して対応するスイッチングトランジスタＱｓのドレインと電気的に接続されている。
【０１０４】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、前記配線層１３に互いに隣接して形成されるデータ線Ｘｍを第１配線層ＩＤ１と第２配線層ＩＤ２とに交互に振り分けて形成することができる。その結果、データ線Ｘｍの全てを１つの配線層に形成する場合と比較してその配線ピッチを２倍に離間して形成することができる。従って、データ線Ｘｍを形成するとき、隣接して形成されるデータ線Ｘｍ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１０５】
次に、このように構成された有機ＥＬディスプレイ１０の電気的構成について説明する。
【０１０６】
図６は、このように構成された有機ＥＬディスプレイ１０の電気的構成である。この有機ＥＬディスプレイ１０において、前記制御回路１８は、図示しない外部装置から供給される画像データに基づいて画像を表示させるための走査制御信号及びデータ制御信号を作成する。そして、制御回路１８は、前記走査制御信号を走査線駆動回路１６に出力するとともに、前記データ制御信号をデータ線駆動回路１７に出力する。
【０１０７】
そして、データ線駆動回路１７はその各単一ラインドライバ１７ａにて、それぞれ、前記データ線制御信号に基づいてデータ信号ＶＤを生成し、その生成された各データ信号ＶＤを対応するデータ線Ｘｍに出力する。また、走査線駆動回路１６は、前記走査制御信号に基づいて前記複数の走査線Ｙｎのうち、１本を選択駆動して１行分の画素回路１５群を選択する。そして、選択された画素回路１５群に選択信号としての走査信号を出力する。
【０１０８】
そして、前記走査信号によって選択された走査線Ｙｎ上の画素回路１５のスイッチングトランジスタＱｓがオンされる。すると、前記データ線Ｘｍを介して単一ラインドライバ１７ａから供給されたデータ信号ＶＤが保持キャパシタＣｏに保持される。
【０１０９】
このことによって、駆動トランジスタＱｄの導電率が、前記データ信号ＶＤに応じて制御され、これに応じて有機ＥＬ素子１１ａに供給される駆動電流Ｉｅｌの電流レベルが制御される。その結果、有機ＥＬ素子１１ａがデータ信号ＶＤに応じて適宜発光動作する。そして、所望の画像が表示される。
【０１１０】
尚、特許請求の範囲に記載の第１配線、選択線または信号線は、例えば、この実施形態においては、走査線Ｙｎに対応している。また、特許請求の範囲に記載の第２配線は、例えば、この実施形態においては、データ線Ｘｍに対応している。さらに、特許請求の範囲に記載の電子装置または電気光学装置、及び、マトリクス基板は、例えば、この実施形態においては、それぞれ、有機ＥＬディスプレイ１０、及び、基板Ｓに対応している。また、特許請求の範囲に記載の電子素子、電気光学素子または電流駆動素子は、例えば、この実施形態においては、有機ＥＬ素子１１ａに対応している。さらに、特許請求の範囲に記載の信号または電力は、例えば、この実施形態においては、データ信号ＶＤに対応している。また、特許請求の範囲に記載の電子回路は、例えば、この実施形態においては、画素回路１５に対応している。
【０１１１】
前記実施形態の有機ＥＬディスプレイによれば、以下のような特徴を得ることができる。
【０１１２】
（１）前記実施形態では、複数の画素回路１５がマトリクス状に配置形成された素子形成層１２と、その素子形成層１２上に第１配線層ＩＤ１と第２配線層ＩＤ２で構成される配線層１３とで基板Ｓを形成した。そして、前記第１配線層ＩＤ１及び前記第２配線層ＩＤ２に、互いに隣接する前記データ線Ｘｍを交互に形成した。このようにすることによって、１つの配線層にデータ線Ｘｍの全てを形成した基板を使用した場合と比較してデータ線Ｘｍを形成するピッチ２倍にすることができる。
【０１１３】
従って、データ線Ｘｍを形成するとき、隣接して形成されるデータ線Ｘｍ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図７及び図８に従って説明する。尚、本実施形態の有機ＥＬディスプレイ１０は、前記第１実施形態におけるデータ線Ｘｍの全てが第１配線層ＩＤ１に形成されるとともに、走査線Ｙｎが配線層１３を構成する第１配線層ＩＤ及び第２配線層ＩＤ２に交互に振り分けられて形成されること以外は前記第１実施形態と同じである。従って、本実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。
【０１１４】
図７は、本実施形態の配線層１３及び素子形成層１２で構成される基板Ｓの一部分解斜視図である。本実施形態におけるデータ線Ｘｍはその全てが第１配線層ＩＤ１に形成されている。また、電源線Ｌｋはその全てが第２配線層ＩＤ２に形成されている。そして、複数の走査線Ｙｎのうち、第１の走査線Ｙ１、第３の走査線Ｙ３、第５の走査線Ｙ５、・・・は前記第１配線層ＩＤ１に形成されるとともに、第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は第２配線層ＩＤ２に形成されている。
【０１１５】
そして、各データ線Ｘｍと各走査線Ｙｎとの交差部に対応する位置に前記画素回路１５が前記素子形成層１２に形成されている。
【０１１６】
図８は、このように構成された素子形成層１２及び配線層１３の一部上面図である。尚、図８において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【０１１７】
前記第２配線層ＩＤ２に形成された第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は、図８に示すように、素子形成層１２に形成された画素回路１５に対応する位置に第１配線層ＩＤ１を貫通して形成される走査線用コンタクトホールＨＹを備えている。走査線用コンタクトホールＨＹは、画素回路１５を構成するスイチングトランジスタＱｓのゲートに接続されている。このことによって、第２配線層ＩＤ２に形成された第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は、対応する前記画素回路１５と電気的に接続されている。
【０１１８】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、配線層１３に互いに隣接して形成される走査線Ｙｎを第１配線層ＩＤ１と第２配線層ＩＤ２に交互に振り分けて形成することができる。その結果、走査線Ｙｎの全てを１つの配線層に形成する場合と比較してその配線ピッチを離間して形成することができる。従って、走査線Ｙｎを形成するとき、隣接して形成される走査線Ｙｎ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１１９】
（第３実施形態）
次に、本発明を具体化した第３実施形態を図９及び図１０に従って説明する。尚、本実施形態の有機ＥＬディスプレイ１０は、前記第１実施形態におけるデータ線Ｘｍ及び走査線Ｙｎの全てが第１配線層ＩＤ１に形成されるとともに、電源線Ｌｋが配線層１３を構成する第１配線層ＩＤ及び第２配線層ＩＤ２に交互に振り分けて形成される以外は前記第１実施形態と同じである。従って、本実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。
【０１２０】
図９は、本実施形態の配線層１３及び素子形成層１２の一部分解斜視図である。本実施形態における複数のデータ線Ｘｍ及び複数の走査線Ｙｎはその全てが第１配線層ＩＤ１に形成されている。そして、複数の電源線Ｌｋのうち、第１の電源線Ｌ１、第３の電源線Ｌ３、第５の電源線Ｌ５、・・・は前記第２配線層ＩＤ２に形成されるとともに、第２の電源線Ｌ２、第４の電源線Ｌ４、・・・は第１配線層ＩＤ１に形成されている。
【０１２１】
図１０は、素子形成層１２及び配線層１３の一部上面図である。尚、図１０において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【０１２２】
前記第２配線層ＩＤ２に形成された第１の電源線Ｌ１、第３の電源線Ｌ３、・・・は、図１０に示すように、第１配線層ＩＤ１を貫通して形成された前記電源線用コンタクトホールＨＬを介して前記素子形成層１２に形成された画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。また、前記第１配線層ＩＤ１に形成された第２の電源線Ｌ２、第４の電源線Ｌ４、・・・は、駆動トランジスタＱｄのソースに直接接続されている。
【０１２３】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、互いに隣接して形成される電源線Ｌｋを第１配線層ＩＤ１と第２配線層ＩＤ２に交互に形成することができる。その結果、電源線Ｌｋの全てを１つの配線層に形成する場合と比較してその配線ピッチを離間して形成することができる。従って、電源線Ｌｋを形成するとき、隣接して形成される電源線Ｌｋ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１２４】
（第４実施形態）
次に、第１〜第３実施形態で説明した電気光学装置としての有機ＥＬディスプレイ１０の電子機器の適用について図１１に従って説明する。有機ＥＬディスプレイ１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【０１２５】
図１１は、携帯電話の構成を示す斜視図を示す。図１１において、携帯電話３０は、複数の操作ボタン３１、受話口３２、送話口３３、前記有機ＥＬディスプレイ１０を用いた表示ユニット３４を備えている。この結果、前記携帯電話３０の歩留まりを向上させることができる。
【０１２６】
尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
【０１２７】
○上記第１、第２及び第３実施形態では、電子装置として有機ＥＬディスプレイ１０に適用したが、これに限定されるものではなく、他の電子装置に適用してもよい。
【０１２８】
○上記第１、第２及び第３実施形態では、それぞれ、データ線Ｘｍ同士、走査線Ｙｎ同士及び電源線Ｌｋ同士を第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成することによって各データ線Ｘｍ同士、走査線Ｙｎ同士及び電源線Ｌｋ同士の配線ピッチを離間させた。これを、それぞれ、組み合わせて実施してもよい。
【０１２９】
例えば、上記第１実施形態では、複数のデータ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、データ線Ｘｍを第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成した。そして、全ての走査線Ｙｎを配線層ＩＤ１に形成した。これを、データ線Ｘｍを第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成するとともに、走査線Ｙｎも第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成する。このことによって、第１配線層ＩＤ１に形成される走査線Ｙｎ同士が、全ての走査線Ｙｎは第１配線層ＩＤ１に形成された場合と比べて離間して形成されるので、第１配線層ＩＤ１におけるデータ線Ｘｍと走査線Ｙｎとのショートを抑制することができる。
【０１３０】
○上記第１〜第３実施形態では、有機ＥＬディスプレイ１０は、走査線駆動回路１６、データ線駆動回路１７及び制御回路１８のそれぞれが独立した電子部品によって構成されるようにした。これを、走査線駆動回路１６、データ線駆動回路１７及び制御回路１８が１チップの半導体集積回路装置によって構成されていてもよい。又、各走査線駆動回路１６、データ線駆動回路１７及び制御回路１８の全部若しくは一部が一体となった電子部品として構成されていてもよい。このようにすることで、上記第１〜第３実施形態と同様な効果を得ることができる。
【０１３１】
○上記第１〜第３実施形態では、電子回路として画素回路１５に具体化して好適な効果を得たが、例えばＬＥＤやＦＥＤ等の発光素子のような電流駆動素子を駆動する電子回路に具体化してもよい。
【０１３２】
○上記第１〜第３実施形態では、電流駆動素子として有機ＥＬ素子１１ａについて具体化したが、無機ＥＬ素子に具体化してもよい。つまり、無機ＥＬ素子からなる無機ＥＬディスプレイに応用しても良い。
【図面の簡単な説明】
【０１３３】
【図１】 第１実施形態の有機ＥＬディスプレイの分解斜視図である。
【図２】 画素回路の回路図である。
【図３】 第１実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図４】 第１実施形態の配線層及び素子形成層の一部上面図である。
【図５】 第１実施形態の第１配線層及び第２配線層の一部断面図である。
【図６】 有機ＥＬディスプレイの電気的構成図である。
【図７】 第２実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図８】 第２実施形態の配線層及び素子形成層の一部上面図である。
【図９】 第３実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図１０】 第３実施形態の配線層及び素子形成層の一部上面図である。
【図１１】 第４実施形態を説明するための携帯電話の構成を示す斜視図である。
【符号の説明】
【０１３４】
Ｌｋ 電源線
Ｓ マトリクス基板
ＶＤ 信号または電力としてのデータ信号
Ｘｍ 第２配線としてのデータ線
Ｙｎ 第１配線、選択線または信号線としての走査線
１０ 電子装置又は電気光学装置としての有機ＥＬディスプレイ
１１ａ 電子素子、電気光学素子または電流駆動素子としての有機ＥＬ素子
１２ 素子形成層
１３ 配線層
１５ 電子回路としての画素回路
３０ 電子機器としての携帯電話
【発明の属する技術分野】
【０００２】
本発明は、電気光学装置及び電子機器に関するものである。
【従来の技術】
【０００３】
有機ＥＬ素子を用いた表示装置の一つに、画素回路毎に有機ＥＬ素子を制御する駆動トランジスタを備えたアクティブマトリクス型表示装置がある。
【０００４】
アクティブマトリクス型表示装置には、前記各画素回路に接続する複数の走査線と複数のデータ線とが形成されている。また、アクティブマトリクス型表示装置には、前記各駆動トランジスタに駆動電圧を供給する複数の電源線が形成されている。
【０００５】
この種の表示装置は、前記走査線、前記データ線及び前記電源線が複数の配線層に形成された多層配線構造を成している(例えば、特許文献１参照)。
【０００６】
【特許文献１】
特開平１１−０２４６０６号公報
【発明が解決しようとする課題】
【０００７】
ところで、前記走査線を形成するとき、隣接して形成される走査線同士が不純物等の混入によってショートする場合がある。同様に、前記データ線を形成するとき、隣接して形成されるデータ線同士が不純物等の混入によってショートする場合がある。更に、同様に、前記電源線を形成するとき、隣接して形成される電源線同士が不純物等の混入によってショートする場合がある。また、同じ配線層に複数の配線が形成されている場合は、不純物等の混入によってその配線間同士がショートする場合がある。その結果、表示装置の歩留まりが低下してしまう。
【０００８】
また、高精細化にともなって画素回路を高密度に配置させることが望まれているが、このような場合においては、前記した走査線同士、データ線同士及び電源線同士の製造時におけるショートが特に顕著になる。
【０００９】
本発明は上記問題点を解消するためになされたものであって、その目的は、隣接する各種配線同士がショートするのを抑制することができる電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係る電気光学装置は、基板と、前記基板の一方の面に順次形成された、素子形成層と、配線層と、ＥＬ形成層とを有し、前記素子形成層は複数の画素回路がマトリクス状に配置された素子形成領域を有し、前記配線層は前記素子形成領域に対応した位置に、複数の走査線と、複数のデータ線と、複数の電源線と、が形成された配線形成領域を有し、前記ＥＬ形成層は、前記素子形成領域に対応した位置にマトリクス状に配置した複数の電気光学素子を有する電気光学装置であって、前記配線層は、第１の層と、前記第１の層と前記ＥＬ形成層との間に配置された第２の層とを有し、前記複数の走査線の互いに隣接する走査線は、前記配線形成領域において、前記第１の層と前記第２の層とに交互に振り分けて形成されていることを特徴とする。
【００１１】
また、本発明の一実施形態に係る電気光学装置は、前記複数の走査線の内、前記第２の層に形成された走査線はコンタクトホールを介して、前記複数の画素回路の内、対応する画素回路に電気的に接続していることを特徴とする。
【００１２】
また、本発明の一実施形態に係る電気光学装置は、前記複数の走査線と前記複数のデータ線とは、平面視において交差するように形成されており、前記複数の電源線は前記複数のデータ線と同一方向に延在し、かつ前記複数の電源線は、平面視において、前記複数のデータ線の隣り合う２つのデータ線の間に前記複数の電源線の内１つの電源線が配置されるよう形成されており、前記複数のデータ線は前記第１の層に形成され、前記複数の電源線は前記第２の層に形成されていることを特徴とする。
【００１３】
また、本発明の参考例に係る電気光学装置は、基板と、前記基板の一方の面に順次形成された、素子形成層と、配線層と、ＥＬ形成層とを有し、前記素子形成層は複数の画素回路がマトリクス状に配置された素子形成領域を有し、前記配線層は前記素子形成領域に対応した位置に、複数の走査線と、複数のデータ線と、複数の電源線と、が形成された配線形成領域を有し、前記ＥＬ形成層は、前記素子形成領域に対応した位置にマトリクス状に配置した複数の電気光学素子を有する電気光学装置であって、前記配線層は、第１の層と、前記第１の層と前記ＥＬ形成層との間に配置された第２の層とを有し、前記複数のデータ線は、前記配線形成領域において、前記第１の層と前記第２の層とに交互に振り分けて形成されていることを特徴とする。
【００１４】
また、本発明の参考例に係る電気光学装置は、前記複数のデータ線の内、前記第２の層に形成されたデータ線はコンタクトホールを介して、前記複数の画素回路の内、対応する画素回路に電気的に接続していることを特徴とする。
【００１５】
また、本発明の一実施形態に係る電子機器は、上記の電気光学装置を備えることを特徴とする。
【００１６】
また、本発明の参考例におけるマトリクス基板は、複数の第１配線を備えたマトリクス基板であって、前記複数の第１配線のうち少なくとも１つの第１配線の少なくとも一部分は、前記複数の第１配線のうち他の第１の配線とは異なる層に形成されている。
【００１７】
これによれば、複数の第１配線を異なる配線層に形成することによって、同一層で隣接する第１配線間の配線ピッチを大きくすることができる。従って、第１配線を形成するとき、不純物が混入しても第１配線同士のショートを抑制することができる。
【００１８】
このマトリクス基板において、さらに複数の第２配線を備え、前記少なくとも１つの第１配線の少なくとも一部分は、前記複数の第２配線と同一層に形成されていてもよい。
【００１９】
これによれば、複数の第１配線と複数の第２配線とを備えたマトリクス基板の前記第１配線間の配線ピッチを大きくすることができる。
【００２０】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線の少なくともいずれか一方の配線を、異なる複数の層に交互に振り分けて形成してもよい。
【００２１】
これによれば、第１配線同士及び第２配線同士間の配線ピッチを大きくすることができる。従って、第１配線及び第２配線を形成するとき、不純物が混入しても第１配線同士及び第２配線同士のショートを抑制することができる。
【００２２】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線は互いに直交するように形成されていてもよい。
【００２３】
これによれば、第１配線と第２配線が直交するように形成されたマトリクス基板の第１配線または第２配線のそれぞれの配線ピッチを大きくすることができる。
【００２４】
このマトリクス基板において、前記複数の第１配線と前記複数の第２配線とが交差するそれぞれの位置に、前記第１配線と前記第２配線とに接続する電子回路を備えてもよい。
【００２５】
これによれば、第１配線と第２配線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される第１配線間または第２配線間の配線ピッチを大きくすることができる。
【００２６】
また、本発明の参考例におけるマトリクス基板は、複数の走査線と複数のデータ線とを備えたマトリクス基板であって、前記複数の走査線のうち少なくとも１つの走査線の少なくとも一部分は、他の前記走査線とは異なる配線層に形成されている。
【００２７】
これによれば、複数の走査線を異なる配線層に形成することによって、隣接する走査線間の配線ピッチを大きくすることができる。従って、走査線を形成するとき、不純物が混入しても走査線同士のショートを抑制することができる。
【００２８】
また、本発明参考例におけるマトリクス基板は、複数の走査線と複数のデータ線とを備えたマトリクス基板であって、前記複数のデータ線のうち、少なくとも１つのデータ線の少なくとも一部分は、他の前記データ線とは異なる配線層に形成されている。
【００２９】
これによれば、複数のデータ線を異なる配線層に形成することによって、隣接するデータ線間の配線ピッチを大きくすることができる。従って、データ線を形成するとき、不純物が混入してもデータ線同士のショートを抑制することができる。
【００３０】
また、本発明の参考例におけるマトリクス基板は、複数の走査線と複数のデータ線と複数の電源線とを備えたマトリクス基板であって、前記複数の電源線のうち少なくとも１つの電源線の少なくとも一部分は、他の前記電源線とは異なる配線層に形成されている。
【００３１】
これによれば、複数の電源線を異なる配線層に形成することによって、隣接する電源線間の配線ピッチを大きくすることができる。従って、電源線を形成するとき、不純物が混入しても電源線同士のショートを抑制することができる。
【００３２】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線と前記複数の電源線の少なくともいずれかを異なる複数の層に交互に振り分けて形成してもよい。
【００３３】
これによれば、複数の走査線、複数のデータ線または複数の電源線のいずれかを異なる配線層に形成することによって、隣接する走査線、データ線または電源線間の配線ピッチを大きくすることができる。
【００３４】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線は互いに直交するように形成されていてもよい。
【００３５】
これによれば、走査線とデータ線とが直交するように形成されたマトリクス基板の走査線またはデータ線の配線ピッチを大きくすることができる。
【００３６】
このマトリクス基板において、前記複数の走査線と前記複数のデータ線とが交差するそれぞれの位置に、前記走査線と前記データ線とに接続する電子回路を備えてもよい。
【００３７】
これによれば、走査線とデータ線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される走査線間またはデータ線間の配線ピッチを大きくすることができる。このことによって、前記アクティブマトリクス基板の走査線間またはデータ線間のショートを抑制することができるので、同アクティブマトリクス基板の歩留まりを向上させることができる。
【００３８】
また、本発明の参考例に係る電子装置は、複数の第１配線を備えた基板と、前記複数の第１配線を介して供給される信号または電力によって駆動される電子素子とを備えた電子装置において、前記複数の第１配線のうち少なくとも１つの第１配線は、他の前記第１配線とは異なる層に形成されている。
【００３９】
これによれば、複数の第１配線を備えた電子装置において、前記複数の第１配線を異なる配線層に形成することによって、隣接する第１配線間の配線ピッチを大きくすることができる。従って、第１配線を形成するとき、不純物が混入しても第１配線同士のショートを抑制することができるので、前記電子装置の歩留まりを向上させることができる。
【００４０】
この電子装置において、さらに複数の第２配線を備え、前記少なくとも１つの第１配線の少なくとも一部分は、前記複数の第２の配線と同一層に形成されていてもよい。
【００４１】
これによれば、複数の第１配線と複数の第２配線とを備えたマトリクス基板の前記第１配線間の配線ピッチを大きくすることができる。
【００４２】
この電子装置において、前記複数の第１配線と前記複数の第２配線の少なくともいずれか一方の配線を、異なる複数の配線層に交互に振り分けて形成していてもよい。
【００４３】
これによれば、第１配線同士及び第２配線同士間の配線ピッチを大きくすることができる。従って、第１配線及び第２配線を形成するとき、不純物が混入しても第１配線同士及び第２配線同士のショートを抑制することができる。
【００４４】
この電子装置において、前記複数の第１配線と前記複数の第２配線は互いに直交するように形成されていてもよい。
【００４５】
これによれば、第１配線と第２配線が直交するように形成されたマトリクス基板の第１配線または第２配線のそれぞれの配線ピッチを大きくすることができる。
【００４６】
この電子装置において、前記複数の第１配線と前記複数の第２配線とが交差するそれぞれの位置に前記第１配線と前記第２配線とに接続し、前記電子素子を制御する電子回路を備えてもよい。
【００４７】
これによれば、第１配線と第２配線とが交差する位置にマトリクス状に配置された電子回路に各種信号を供給する第１配線間または第２配線間の配線ピッチを大きくすることができる。
【００４８】
この電子装置において、前記複数の第１配線は信号線であり、前記複数の第２配線は電源線であってもよい。
【００４９】
これによれば、信号線同士または電源線同士の配線ピッチを大きくすることができる。
【００５０】
この電子装置において、前記信号線は、前記電子回路を選択する選択信号を出力する選択線であってもよい。
【００５１】
これによれば、マトリクス状に配置された複数の電子回路を選択する選択線の配線ピッチを大きくすることができる。
【００５２】
この電子装置において、前記信号線は、前記電子回路にデータ信号を出力するデータ線であってもよい。
【００５３】
これによれば、マトリクス状に配置された複数の電子回路にデータ信号を出力するデータ線の配線ピッチを大きくすることができる。
【００５４】
この電子装置において、前記電子回路は、基板上に形成された素子形成層に形成され、前記複数の配線層は、前記素子形成層の上側に形成してもよい。
【００５５】
これによれば、基板上に電子回路が形成された素子形成層を備えるとともに、前記素子形成層の上側に第１配線を形成する複数の配線層を備えた構造をなした電子装置において、前記複数の配線層に形成される第１配線のピッチを大きくすることができる。そして、上記構造をなす電子装置の形成時において、不純物の混入による前記第１配線同士のショートを抑制することができる。従って、上記構造をなす電子装置の歩留まりを向上させることができる。
【００５６】
この電子装置において、前記電子素子は、前記複数の配線層の上側に前記電子回路に対応して形成されていてもよい。
【００５７】
これによれば、前記複数の配線層の上側に電子素子を設けた電子装置の配線間のショートを抑制することができる。
【００５８】
この電子装置において、前記電子素子は、電気光学素子又は電流駆動素子であってもよい。
【００５９】
これによれば、電気光学素子又は電流駆動素子を備えた電子装置の配線間のショートを抑制することができる。
【００６０】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数の走査線のうち少なくとも１つの走査線の少なくとも一部は、他の前記走査線とは異なる層に形成されている。
【００６１】
これによれば、電気光学装置に形成された複数の走査線を異なる配線層に形成することによって、隣接する走査線間の配線ピッチを大きくすることができる。従って、走査線を形成するとき、不純物が混入しても走査線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６２】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも一部は、他の前記データ線とは異なる層に形成されている。
【００６３】
これによれば、電気光学装置に形成された複数のデータ線を異なる配線層に形成することによって、隣接するデータ線間の配線ピッチを大きくすることができる。従って、データ線を形成するとき、不純物が混入してもデータ線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６４】
また、本発明の参考例における電気光学装置は、複数の走査線と、複数のデータ線と、複数の電源線と、複数の電気光学素子とを備えた電気光学装置であって、前記複数の電源線のうち少なくとも１つの電源線の少なくとも一部は、他の前記電源線とは異なる層に形成されている。
【００６５】
これによれば、電気光学装置に形成された複数の電源線を異なる配線層に形成することによって、隣接する電源線間の配線ピッチを大きくすることができる。従って、電源線を形成するとき、不純物が混入しても電源線同士のショートを抑制することができる。その結果、前記電気光学装置の歩留まりを向上させることができる。
【００６６】
この電気光学装置において、前記複数のデータ線と前記複数の走査線は互いに直交するように形成されてもよい。
【００６７】
これによれば、走査線とデータ線とが直交するように形成された電気光学装置の走査線またはデータ線のそれぞれの配線ピッチを大きくすることができる。
【００６８】
この電気光学装置において、前記複数のデータ線と前記複数の走査線と前記複数の電源線の少なくともいずれか一つを異なる複数の配線層に交互に振り分けて形成してもよい。
【００６９】
これによれば、複数の走査線、複数のデータ線または複数の電源線のいずれかを異なる配線層に形成することによって、隣接する走査線、データ線または電源線間の配線ピッチを大きくすることができる。
【００７０】
この電気光学装置において、前記複数の走査線と前記複数のデータ線とが交差するそれぞれの位置に、前記走査線と前記データ線とに接続し、前記電気光学素子を制御する複数の電子回路を備えた。
【００７１】
これによれば、走査線とデータ線とが交差する位置にマトリクス状に配置された電子回路を備えたアクティブマトリクス基板に形成される走査線間またはデータ線間の配線ピッチを大きくすることができる。従って、アクティブマトリクス方式の電気光学装置の歩留まりを向上させることができる。
【００７２】
この電気光学装置において、前記複数の電子回路は、基板上に形成された素子形成層に形成され、前記複数の配線層は、前記素子形成層の上側に形成してもよい。
【００７３】
これによれば、基板上に電子回路が形成された素子形成層を備えるとともに、前記素子形成層の上側に走査線、データ線及び電源線を備えた構造をなした電気光学装置において、前記複数の配線層に形成される走査線、データ線及び電源線の配線ピッチを大きくすることができる。従って、上記構造をなす電子装置の形成時において、不純物の混入による前記走査線同士、データ線同士及び電源線同士のショートを抑制することができる。この結果、上記構造をなす電子装置の歩留まりを向上させることができる。
【００７４】
この電気光学装置において、前記複数の電子回路は、前記複数の配線層の上側に、それぞれ前記電子回路に対応して形成された電気光学素子を駆動させる電子回路であってもよい。
【００７５】
これによれば、前記複数の配線層の上側に電気光学素子を設けた電気光学装置の走査線同士、データ線同士及び電源線同士のショートを抑制することができる。
【００７６】
この電気光学装置において、前記電気光学素子は、ＥＬ素子であってもよい。
【００７７】
これによれば、ＥＬ素子を制御する走査線同士、データ線同士及び電源線同士のショートを抑制することができる。
【００７８】
この電気光学装置において、前記ＥＬ素子は発光層が有機材料で形成された有機ＥＬ素子であってもよい。
【００７９】
これによれば、有機ＥＬ素子を備えた電気光学装置の歩留まりを向上させることができる。
【００８０】
また、本発明の参考例における電子機器は、上記の電子装置を実装した。
【００８１】
これによれば、配線ピッチを大きくすることで不純物によるショートを抑制した電子装置を実装した電子機器の歩留まりを向上させることができる。
【００８２】
また、本発明の参考例における電子機器は、上記の電気光学装置を実装した。
【００８３】
これによれば、配線ピッチを大きくすることで不純物によるショートを抑制した電気光学装置を実装した電子機器の歩留まりを向上させることができる。
【発明の実施の形態】
【００８４】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図５に従って説明する。図１は、有機ＥＬディスプレイの分解斜視図である。図２は、画素回路の回路図である。図３は、配線層及び素子形成層の一部分解斜視図である。
【００８５】
尚、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術思想の範囲内で任意に変更可能である。また、以下に示す各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせてある。
【００８６】
有機ＥＬディスプレイ１０は、図１に示すように、ＥＬ形成層１１と基板Ｓとから構成されている。ＥＬ形成層１１は、その発光層が有機材料で形成された複数の有機ＥＬ素子１１ａ（図２参照）がマトリクス状に形成された形成層である。基板Ｓは、素子形成層１２と配線層１３とが積層された多層配線構造を成している。また、基板Ｓは、その素子形成層１２に複数の画素回路１５がマトリクス状に配置形成されたアクティブマトリクス基板である。
【００８７】
詳述すると、素子形成層１２は、ガラス基板ＧＳ上に形成され、その略中央部には素子形成領域Ｐが形成されている。素子形成領域Ｐには前記有機ＥＬ素子１１ａを制御するための複数の画素回路１５がマトリクス状に配置形成されている。
【００８８】
また、素子形成層１２は、前記素子形成領域Ｐの図中左側部に走査線駆動回路１６を備えている。更に、素子形成層１２は、素子形成領域Ｐの図中下側部にデータ線駆動回路１７を備えている。データ線駆動回路１７はその内部に複数の単一ラインドライバ１７ａが設けられている（図６参照）。また、素子形成層１２は、制御回路１８を備えている。制御回路１８は走査線駆動回路１６及びデータ線駆動回路１７と電気的に接続されているとともに、図示しない外部装置に接続されている。
【００８９】
そして、前記素子形成領域Ｐに形成される画素回路１５は、図２に示すように、駆動トランジスタＱｄ、スイッチングトランジスタＱｓ及び保持キャパシタＣｏから構成されている。本実施形態では、駆動トランジスタＱｄはｐ型ＴＦＴであって、スイッチングトランジスタＱｓはｎ型ＴＦＴである。
【００９０】
駆動トランジスタＱｄは、そのゲート／ソース間に保持キャパシタＣｏが接続されている。駆動トランジスタＱｄのゲートはスイッチングトランジスタＱｓを介して後記するデータ線Ｘｍに接続されている。そして、スイッチングトランジスタＱｓは、データ線Ｘｍを介して前記データ線駆動回路１７の各単一ラインドライバ１７ａに電気的に接続されている。また、スイッチングトランジスタＱｓのゲートは後記する走査線Ｙｎを介して前記走査線駆動回路１６に電気的に接続されている。駆動トランジスタＱｄのソースは、後記する電源線Ｌｋに接続されている。駆動トランジスタＱｄのドレインは、前記配線層１３を貫通して形成される図示しない配線を介して前記有機ＥＬ素子１１ａの陽極に接続されている。尚、本実施形態においては、画素回路１５を、図２に示した駆動トランジスタＱｄ、スイッチングトランジスタＱｓ及び保持キャパシタＣｏで構成したが、これに限定されるものではなく、適宜変更してもよい。
【００９１】
配線層１３は、前記ＥＬ形成層１１と前記素子形成層１２とを電気的に接続するため各種配線が形成されている。また、配線層１３は、前記素子形成層１２上に形成された各走査線駆動回路１６及びデータ線駆動回路１７と前記画素回路１５とを電気的に接続するための選択線としての走査線Ｙｎ及びデータ線Ｘｍが形成されている。
【００９２】
詳述すると、配線層１３には、図１に示すように、前記素子形成層１２の素子形成領域Ｐに対応した位置に配線形成領域Ｚが形成されている。配線形成領域Ｚには、前記素子形成層１２に形成された各画素回路１５と走査線駆動回路１６とを電気的に接続する複数の走査線Ｙｎ（ｎは自然数）がマトリクス状に配置形成された各画素回路１５の行方向に沿って形成されている。また、配線形成領域Ｚには、前記素子形成層１２に形成された各画素回路１５とデータ線駆動回路１７とを電気的に接続する複数のデータ線Ｘｍ（ｍは自然数）がマトリクス状に配置形成された各画素回路１５の列方向に沿って形成されている。つまり、前記複数の走査線Ｙｎと複数の複数のデータ線Ｘｍとは互いに直交するように形成されている。そして、前記複数の走査線Ｙｎと前記複数の複数のデータ線Ｘｍとが直交するそれぞれの位置に各走査線Ｙｎと各データ線Ｘｍとに接続する画素回路１５が備えられている。
【００９３】
前記走査線Ｙｎは、配線形成領域Ｚの上端側（素子形成層１２に形成されたデータ線駆動回路１７が形成されている側と対向する側）から第１の走査線Ｙ１、第２の走査線Ｙ２、第３の走査線Ｙ３、・・・の順に配設されている。そして、第１の走査線Ｙ１は、前記素子形成領域Ｐ上のデータ線駆動回路１７が形成されている側と対向する側に行方向に沿って形成された画素回路２０群に対応している。また、データ線Ｘｍは、配線形成領域Ｚの左端側（素子形成層１２に形成された走査線駆動回路１６が形成されている側）から第１のデータ線Ｘ１、第２のデータ線Ｘ２、第３のデータ線Ｘ３、・・・の順に配設されている。そして、第１のデータ線Ｘ１は、前記素子形成領域Ｐ上の走査線駆動回路１６が形成されている側に列方向に沿って形成された画素回路２０群に対応している。
【００９４】
更に、配線形成領域Ｚには、前記データ線Ｘｍに平行して複数の電源線Ｌｋ（ｋは自然数）が形成されている。電源線Ｌｋは、配線形成領域Ｚの左端側から第１の電源線Ｌ１、第２の電源線Ｌ２、第３の電源線Ｌ３、・・・の順に配設されている。また、配線形成領域Ｚには、前記ＥＬ形成層１１と前記素子形成層１２とを電気的に接続する図示しない各種配線が形成されている。
【００９５】
詳しくは、配線層１３は、図３に示すように、第１配線層ＩＤ１と第２配線層ＩＤ２とから構成されている。第１配線層ＩＤ１は前記素子形成層１２上に形成され、第２配線層ＩＤ２は前記第１配線層ＩＤ１上に形成されている。
【００９６】
第１配線層ＩＤ１には、前記データ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、走査線Ｙｎの全てが形成されている。また、第１配線層ＩＤ１には、複数のデータ線Ｘｍのうち、第１のデータ線Ｘ１、第３のデータ線Ｘ３、第５のデータ線Ｘ５、・・・が形成されている。第２配線層ＩＤ２には、前記データ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、電源線Ｌｋの全てが形成されている。また、第２配線層ＩＤ２には、複数のデータ線Ｘｍのうち、第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・が形成されている。
【００９７】
つまり、互いに隣接するデータ線Ｘｍが第１配線層ＩＤ１と第２配線層ＩＤ２とに交互に形成されている。そして、第２配線層において、第２のデータ線Ｘ２は第１の電源線Ｌ１と第２の電源線Ｌ２との間に形成され、第４のデータ線Ｘ４は第３の電源線Ｌ３と第４の電源線Ｌ４との間に形成されている。同様に、図示しない第６のデータ線Ｘ６、第８のデータ線Ｘ８、・・は、それぞれ、対応する各電源線Ｌｋの間に形成されている。そして、前記データ線Ｘｍと前記走査線Ｙｎとの交差部に対応する位置に前記画素回路１５が形成されている。
【００９８】
図４は、このように構成された素子形成層１２と配線層１３との一部上面図である。尚、図４において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【００９９】
前記第２配線層ＩＤ２に形成された第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・は、それぞれ対応する画素回路１５が形成されている位置に前記第１配線層ＩＤ１を貫通して形成されるデータ線用コンタクトホールＨＸを備えている。そして、前記第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・は、それぞれ前記データ線用コンタクトホールＨＸを介して対応する画素回路１５を構成する前記スイッチングトランジスタＱｓに電気的に接続されている。また、前記第１配線層ＩＤ１に形成された第１のデータ線Ｘ１、第３のデータ線Ｘ３、第５のデータ線Ｘ５、・・・は、それぞれ対応する前記画素回路１５を構成する前記スイッチングトランジスタＱｓに直接接続されている。
【０１００】
前記第２配線層ＩＤ２に形成された電源線Ｌｋは、それぞれ対応する画素回路１５が形成されている位置に前記第１配線層ＩＤ１を貫通して形成される電源線用コンタクトホールＨＬを介して、対応する画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。そして、前記電源線Ｌｋは、前記電源線用コンタクトホールＨＬを介して対応する画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。
【０１０１】
また、前記各走査線Ｙｎは、前記走査線駆動回路１６と図示しない接続部によって接続されている。同様に、前記各データ線Ｘｍは、データ線駆動回路１７と図示しない接続部によって接続されている。
【０１０２】
図５は、配線層１３の一部断面図である。第１配線層ＩＤ１には、前記したように、前記スイッチングトランジスタＱｓのドレインに対応した位置に第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・が形成されている。そして、第１配線層ＩＤ１に形成された第１の走査線Ｙ１と第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・との交差部には絶縁層ＮＣが形成されている。この絶縁層ＮＣは、前記第１の走査線Ｙ１と第１のデータ線Ｘ１、第３のデータ線Ｘ３、・・・とを電気的に絶縁するためのものである。
【０１０３】
また、前記第１配線層ＩＤ１上に形成された第２配線層ＩＤ２には、対応するスイッチングトランジスタＱｓのドレインに対応した位置に第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・が形成されている。第２のデータ線Ｘ２は、図５に破線で示すように、前記第１配線層ＩＤ１を貫通するデータ線用コンタクトホールＨＸが形成されている。同様に、第２配線層ＩＤ２上に形成された第４のデータ線Ｘ４、第６のデータ線Ｘ６、・・・についても同第１配線層ＩＤ１を貫通するデータ線用コンタクトホールＨＸがそれぞれ形成されている。そして、第２配線層ＩＤ２上に形成された第２のデータ線Ｘ２、第４のデータ線Ｘ４、・・・はデータ線用コンタクトホールＨＸを介して対応するスイッチングトランジスタＱｓのドレインと電気的に接続されている。
【０１０４】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、前記配線層１３に互いに隣接して形成されるデータ線Ｘｍを第１配線層ＩＤ１と第２配線層ＩＤ２とに交互に振り分けて形成することができる。その結果、データ線Ｘｍの全てを１つの配線層に形成する場合と比較してその配線ピッチを２倍に離間して形成することができる。従って、データ線Ｘｍを形成するとき、隣接して形成されるデータ線Ｘｍ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１０５】
次に、このように構成された有機ＥＬディスプレイ１０の電気的構成について説明する。
【０１０６】
図６は、このように構成された有機ＥＬディスプレイ１０の電気的構成である。この有機ＥＬディスプレイ１０において、前記制御回路１８は、図示しない外部装置から供給される画像データに基づいて画像を表示させるための走査制御信号及びデータ制御信号を作成する。そして、制御回路１８は、前記走査制御信号を走査線駆動回路１６に出力するとともに、前記データ制御信号をデータ線駆動回路１７に出力する。
【０１０７】
そして、データ線駆動回路１７はその各単一ラインドライバ１７ａにて、それぞれ、前記データ線制御信号に基づいてデータ信号ＶＤを生成し、その生成された各データ信号ＶＤを対応するデータ線Ｘｍに出力する。また、走査線駆動回路１６は、前記走査制御信号に基づいて前記複数の走査線Ｙｎのうち、１本を選択駆動して１行分の画素回路１５群を選択する。そして、選択された画素回路１５群に選択信号としての走査信号を出力する。
【０１０８】
そして、前記走査信号によって選択された走査線Ｙｎ上の画素回路１５のスイッチングトランジスタＱｓがオンされる。すると、前記データ線Ｘｍを介して単一ラインドライバ１７ａから供給されたデータ信号ＶＤが保持キャパシタＣｏに保持される。
【０１０９】
このことによって、駆動トランジスタＱｄの導電率が、前記データ信号ＶＤに応じて制御され、これに応じて有機ＥＬ素子１１ａに供給される駆動電流Ｉｅｌの電流レベルが制御される。その結果、有機ＥＬ素子１１ａがデータ信号ＶＤに応じて適宜発光動作する。そして、所望の画像が表示される。
【０１１０】
尚、特許請求の範囲に記載の第１配線、選択線または信号線は、例えば、この実施形態においては、走査線Ｙｎに対応している。また、特許請求の範囲に記載の第２配線は、例えば、この実施形態においては、データ線Ｘｍに対応している。さらに、特許請求の範囲に記載の電子装置または電気光学装置、及び、マトリクス基板は、例えば、この実施形態においては、それぞれ、有機ＥＬディスプレイ１０、及び、基板Ｓに対応している。また、特許請求の範囲に記載の電子素子、電気光学素子または電流駆動素子は、例えば、この実施形態においては、有機ＥＬ素子１１ａに対応している。さらに、特許請求の範囲に記載の信号または電力は、例えば、この実施形態においては、データ信号ＶＤに対応している。また、特許請求の範囲に記載の電子回路は、例えば、この実施形態においては、画素回路１５に対応している。
【０１１１】
前記実施形態の有機ＥＬディスプレイによれば、以下のような特徴を得ることができる。
【０１１２】
（１）前記実施形態では、複数の画素回路１５がマトリクス状に配置形成された素子形成層１２と、その素子形成層１２上に第１配線層ＩＤ１と第２配線層ＩＤ２で構成される配線層１３とで基板Ｓを形成した。そして、前記第１配線層ＩＤ１及び前記第２配線層ＩＤ２に、互いに隣接する前記データ線Ｘｍを交互に形成した。このようにすることによって、１つの配線層にデータ線Ｘｍの全てを形成した基板を使用した場合と比較してデータ線Ｘｍを形成するピッチ２倍にすることができる。
【０１１３】
従って、データ線Ｘｍを形成するとき、隣接して形成されるデータ線Ｘｍ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図７及び図８に従って説明する。尚、本実施形態の有機ＥＬディスプレイ１０は、前記第１実施形態におけるデータ線Ｘｍの全てが第１配線層ＩＤ１に形成されるとともに、走査線Ｙｎが配線層１３を構成する第１配線層ＩＤ及び第２配線層ＩＤ２に交互に振り分けられて形成されること以外は前記第１実施形態と同じである。従って、本実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。
【０１１４】
図７は、本実施形態の配線層１３及び素子形成層１２で構成される基板Ｓの一部分解斜視図である。本実施形態におけるデータ線Ｘｍはその全てが第１配線層ＩＤ１に形成されている。また、電源線Ｌｋはその全てが第２配線層ＩＤ２に形成されている。そして、複数の走査線Ｙｎのうち、第１の走査線Ｙ１、第３の走査線Ｙ３、第５の走査線Ｙ５、・・・は前記第１配線層ＩＤ１に形成されるとともに、第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は第２配線層ＩＤ２に形成されている。
【０１１５】
そして、各データ線Ｘｍと各走査線Ｙｎとの交差部に対応する位置に前記画素回路１５が前記素子形成層１２に形成されている。
【０１１６】
図８は、このように構成された素子形成層１２及び配線層１３の一部上面図である。尚、図８において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【０１１７】
前記第２配線層ＩＤ２に形成された第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は、図８に示すように、素子形成層１２に形成された画素回路１５に対応する位置に第１配線層ＩＤ１を貫通して形成される走査線用コンタクトホールＨＹを備えている。走査線用コンタクトホールＨＹは、画素回路１５を構成するスイチングトランジスタＱｓのゲートに接続されている。このことによって、第２配線層ＩＤ２に形成された第２の走査線Ｙ２、第４の走査線Ｙ４、・・・は、対応する前記画素回路１５と電気的に接続されている。
【０１１８】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、配線層１３に互いに隣接して形成される走査線Ｙｎを第１配線層ＩＤ１と第２配線層ＩＤ２に交互に振り分けて形成することができる。その結果、走査線Ｙｎの全てを１つの配線層に形成する場合と比較してその配線ピッチを離間して形成することができる。従って、走査線Ｙｎを形成するとき、隣接して形成される走査線Ｙｎ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１１９】
（第３実施形態）
次に、本発明を具体化した第３実施形態を図９及び図１０に従って説明する。尚、本実施形態の有機ＥＬディスプレイ１０は、前記第１実施形態におけるデータ線Ｘｍ及び走査線Ｙｎの全てが第１配線層ＩＤ１に形成されるとともに、電源線Ｌｋが配線層１３を構成する第１配線層ＩＤ及び第２配線層ＩＤ２に交互に振り分けて形成される以外は前記第１実施形態と同じである。従って、本実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。
【０１２０】
図９は、本実施形態の配線層１３及び素子形成層１２の一部分解斜視図である。本実施形態における複数のデータ線Ｘｍ及び複数の走査線Ｙｎはその全てが第１配線層ＩＤ１に形成されている。そして、複数の電源線Ｌｋのうち、第１の電源線Ｌ１、第３の電源線Ｌ３、第５の電源線Ｌ５、・・・は前記第２配線層ＩＤ２に形成されるとともに、第２の電源線Ｌ２、第４の電源線Ｌ４、・・・は第１配線層ＩＤ１に形成されている。
【０１２１】
図１０は、素子形成層１２及び配線層１３の一部上面図である。尚、図１０において、実線で示されている部材は、前記第１配線層ＩＤ１に構成されたものを示し、２点鎖線で示されている部材は、前記第２配線層ＩＤ２に構成されたものを示している。また、破線は素子形成層１２に形成された画素回路１５の位置を示す。
【０１２２】
前記第２配線層ＩＤ２に形成された第１の電源線Ｌ１、第３の電源線Ｌ３、・・・は、図１０に示すように、第１配線層ＩＤ１を貫通して形成された前記電源線用コンタクトホールＨＬを介して前記素子形成層１２に形成された画素回路１５を構成する駆動トランジスタＱｄのソースに電気的に接続されている。また、前記第１配線層ＩＤ１に形成された第２の電源線Ｌ２、第４の電源線Ｌ４、・・・は、駆動トランジスタＱｄのソースに直接接続されている。
【０１２３】
このように基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０を構成することによって、互いに隣接して形成される電源線Ｌｋを第１配線層ＩＤ１と第２配線層ＩＤ２に交互に形成することができる。その結果、電源線Ｌｋの全てを１つの配線層に形成する場合と比較してその配線ピッチを離間して形成することができる。従って、電源線Ｌｋを形成するとき、隣接して形成される電源線Ｌｋ同士が不純物等の混入によってショートするのを抑制することができる。その結果、前記基板Ｓ及びその基板Ｓを備えた有機ＥＬディスプレイ１０の歩留まりを向上させることができる。
【０１２４】
（第４実施形態）
次に、第１〜第３実施形態で説明した電気光学装置としての有機ＥＬディスプレイ１０の電子機器の適用について図１１に従って説明する。有機ＥＬディスプレイ１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【０１２５】
図１１は、携帯電話の構成を示す斜視図を示す。図１１において、携帯電話３０は、複数の操作ボタン３１、受話口３２、送話口３３、前記有機ＥＬディスプレイ１０を用いた表示ユニット３４を備えている。この結果、前記携帯電話３０の歩留まりを向上させることができる。
【０１２６】
尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
【０１２７】
○上記第１、第２及び第３実施形態では、電子装置として有機ＥＬディスプレイ１０に適用したが、これに限定されるものではなく、他の電子装置に適用してもよい。
【０１２８】
○上記第１、第２及び第３実施形態では、それぞれ、データ線Ｘｍ同士、走査線Ｙｎ同士及び電源線Ｌｋ同士を第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成することによって各データ線Ｘｍ同士、走査線Ｙｎ同士及び電源線Ｌｋ同士の配線ピッチを離間させた。これを、それぞれ、組み合わせて実施してもよい。
【０１２９】
例えば、上記第１実施形態では、複数のデータ線Ｘｍ、走査線Ｙｎ及び電源線Ｌｋのうち、データ線Ｘｍを第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成した。そして、全ての走査線Ｙｎを配線層ＩＤ１に形成した。これを、データ線Ｘｍを第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成するとともに、走査線Ｙｎも第１配線層ＩＤ１及び第２配線層ＩＤ２に交互に形成する。このことによって、第１配線層ＩＤ１に形成される走査線Ｙｎ同士が、全ての走査線Ｙｎは第１配線層ＩＤ１に形成された場合と比べて離間して形成されるので、第１配線層ＩＤ１におけるデータ線Ｘｍと走査線Ｙｎとのショートを抑制することができる。
【０１３０】
○上記第１〜第３実施形態では、有機ＥＬディスプレイ１０は、走査線駆動回路１６、データ線駆動回路１７及び制御回路１８のそれぞれが独立した電子部品によって構成されるようにした。これを、走査線駆動回路１６、データ線駆動回路１７及び制御回路１８が１チップの半導体集積回路装置によって構成されていてもよい。又、各走査線駆動回路１６、データ線駆動回路１７及び制御回路１８の全部若しくは一部が一体となった電子部品として構成されていてもよい。このようにすることで、上記第１〜第３実施形態と同様な効果を得ることができる。
【０１３１】
○上記第１〜第３実施形態では、電子回路として画素回路１５に具体化して好適な効果を得たが、例えばＬＥＤやＦＥＤ等の発光素子のような電流駆動素子を駆動する電子回路に具体化してもよい。
【０１３２】
○上記第１〜第３実施形態では、電流駆動素子として有機ＥＬ素子１１ａについて具体化したが、無機ＥＬ素子に具体化してもよい。つまり、無機ＥＬ素子からなる無機ＥＬディスプレイに応用しても良い。
【図面の簡単な説明】
【０１３３】
【図１】 第１実施形態の有機ＥＬディスプレイの分解斜視図である。
【図２】 画素回路の回路図である。
【図３】 第１実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図４】 第１実施形態の配線層及び素子形成層の一部上面図である。
【図５】 第１実施形態の第１配線層及び第２配線層の一部断面図である。
【図６】 有機ＥＬディスプレイの電気的構成図である。
【図７】 第２実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図８】 第２実施形態の配線層及び素子形成層の一部上面図である。
【図９】 第３実施形態の配線形成層及び素子形成層の一部分解斜視図である。
【図１０】 第３実施形態の配線層及び素子形成層の一部上面図である。
【図１１】 第４実施形態を説明するための携帯電話の構成を示す斜視図である。
【符号の説明】
【０１３４】
Ｌｋ 電源線
Ｓ マトリクス基板
ＶＤ 信号または電力としてのデータ信号
Ｘｍ 第２配線としてのデータ線
Ｙｎ 第１配線、選択線または信号線としての走査線
１０ 電子装置又は電気光学装置としての有機ＥＬディスプレイ
１１ａ 電子素子、電気光学素子または電流駆動素子としての有機ＥＬ素子
１２ 素子形成層
１３ 配線層
１５ 電子回路としての画素回路
３０ 電子機器としての携帯電話
Claims (4)
- 基板と、前記基板の一方の面に順次形成された、素子形成層と、配線層と、ＥＬ形成層とを有し、前記素子形成層は複数の画素回路がマトリクス状に配置された素子形成領域を有し、前記配線層は前記素子形成領域に対応した位置に、複数の走査線と、複数のデータ線と、複数の電源線と、が形成された配線形成領域を有し、前記ＥＬ形成層は、前記素子形成領域に対応した位置にマトリクス状に配置した複数の電気光学素子を有する電気光学装置であって、
前記配線層は、第１の層と、前記第１の層と前記ＥＬ形成層との間に配置された第２の層とを有し、
前記複数の走査線の互いに隣接する走査線は、前記配線形成領域において、前記第１の層と前記第２の層とに交互に振り分けて形成されていることを特徴とする電気光学装置。 - 前記複数の走査線の内、前記第２の層に形成された走査線はコンタクトホールを介して、前記複数の画素回路の内、対応する画素回路に電気的に接続していることを特徴とする請求項１に記載の電気光学装置。
- 前記複数の走査線と前記複数のデータ線とは、平面視において交差するように形成されており、前記複数の電源線は前記複数のデータ線と同一方向に延在し、かつ前記複数の電源線は、平面視において、前記複数のデータ線の隣り合う２つのデータ線の間に前記複数の電源線の内１つの電源線が配置されるよう形成されており、前記複数のデータ線は前記第１の層に形成され、前記複数の電源線は前記第２の層に形成されていることを特徴とする請求項１又は請求項２に記載の電気光学素子。
- 請求項１から請求項３のいずれか１項に記載の電気光学装置を備えたことを特徴とする電子機器。
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