JP4003549B2

JP4003549B2 - 固体撮像装置

Info

Publication number: JP4003549B2
Application number: JP2002178561A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2001-06-28
Filing date: 2002-06-19
Publication date: 2007-11-07
Anticipated expiration: 2022-06-19
Also published as: JP2003087663A

Description

【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に係り、特に蓄積転送部を画素内に持ったＣＭＯＳイメージセンサと称する固体撮像装置に関する。
【０００２】
【従来の技術】
従来の固体撮像素子には、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２つがある。両者の違いは、光を電荷に変換するフォトダイオードではなく、フォトダイオードの電荷の情報を各受光素子の外に如何に伝えるかというところにある。すなわち、ＣＣＤ方式は、フォトダイオードに発生した電荷を電荷転送素子（ＣＣＤ：charge coupled device）により直接に外部へ転送する。一方、ＣＭＯＳセンサ方式は、フォトダイオードに発生した電荷による電位の情報を、各フォトダイオードに対応して設けられたアンプを通して画素外部に出力する。
【０００３】
これらＣＣＤ方式とＣＭＯＳセンサ方式の得失は次の通りである。まず、作成プロセスに関しては、ＣＣＤ方式は特殊プロセスで作成することが必要で、専用ラインが必要となる。これに対し、ＣＭＯＳセンサ方式は、通常のＣＭＯＳ−ＬＳＩプロセスと殆ど同じプロセスで作成できるので、ＣＭＯＳ−ＬＳＩ用のラインをそのまま使え、また、エリアセンサと他のＣＭＯＳ回路を混在できるというメリットがある。
【０００４】
次に、固定パターン雑音に関しては、ＣＭＯＳセンサ方式は、ＣＣＤ方式に比べて固定パターン雑音が大きいという問題点がある。固定パターン雑音は、主にアンプ用トランジスタのしきい値電圧のばらつきに起因している。更に、電源の数はＣＣＤ方式では、電荷転送を実行するために複数の電源が必要になるが、ＣＭＯＳセンサ方式は単一電源でよく、ＣＣＤ方式よりも電圧が低い。従って、消費電力は、ＣＭＯＳセンサ方式の方がＣＣＤ方式よりも少ないというメリットがある。
【０００５】
次に、上記のＣＭＯＳセンサ方式の固体撮像装置の画素構成について説明する。図１１は従来の固体撮像装置の一例の構成図を示す。この従来の固体撮像装置は、最も一般的なＣＭＯＳセンサ方式の固体撮像装置、すなわちＣＭＯＳイメージセンサを示しており、フォトダイオード１_１１〜１_３３と、アンプ２_１１〜２_３３と、転送用スイッチ３_１１〜３_３３とが３行３列に配置された構成とされている。１個のフォトダイオード１ｉｊと１個のアンプ２ｉｊと転送用スイッチ３ｉｊ（ｉ＝１〜３、ｊ＝１〜３）とが１個の画素を構成している。ここでは、説明の簡単のために、３行３列の２次元に配置された９個の画素からなる構成であるが、画素数はこれに限定されるものではなく、また、画素が一列に並んだ一次元配置構成の場合もある。
【０００６】
上記の各画素のうち、図示しない垂直シフトレジスタで各行の（水平方向に配置されている）複数の画素の動作が、各行毎に（通常は上の行から下の行に向かう）制御され、フォトダイオード１_１１〜１_３３により被写体入射光を別々に光電変換して得られた電荷を電位に変換し、アンプ２_１１〜２_３３によりそれぞれ増幅された各信号は、対応して設けられた転送用スイッチ３_１１〜３_３３を介して列単位でノイズキャンセラ４に供給され、ここでノイズキャンセル動作された後、図示しない水平シフトレジスタにより各列の信号が撮像信号として出力される。通常の水平シフト処理は、右の列から左の列方向に処理が進む。なお、行と列は逆に配置することも可能である。
【０００７】
図１２（Ａ）は従来の固体撮像装置の１画素分の一例の等価回路図を示す。図１２（Ａ）に示す従来の固体撮像装置は、最も一般的な転送トランジスタ付きのＣＭＯＳイメージセンサの画素構成を示しており、フォトダイオードＰＤ１個に、ＭＯＳ型電界効果トランジスタ（以下、単にトランジスタという）４個から構成されている。
【０００８】
これら４個のトランジスタは、フォトダイオードＰＤのＮ型層にソースが接続された転送用トランジスタＭｇｘと、トランジスタＭｇｘのドレインにソースが接続されたリセット用トランジスタＭｒｓｔと、トランジスタＭｇｘのドレインとトランジスタＭｒｓｔのソースにゲートが接続された増幅用トランジスタＭａｍｐと、増幅用トランジスタＭａｍｐのソースにドレインが接続され、かつ、ソースが信号出力ライン８に接続された行選択用トランジスタＭｓｅｌ’であり、通常これらはいずれもｎチャネルのＦＥＴである。
【０００９】
リセット用トランジスタＭｒｓｔは、増幅用トランジスタＭａｍｐのゲート電圧をリセットする。増幅用トランジスタＭａｍｐは、フォトダイオードＰＤの発生した電荷による電圧の変動を増幅する。行選択用トランジスタＭｓｅｌ’は、出力する行を選択する。転送用トランジスタＭｇｘは、フォトダイオードＰＤの電荷を増幅用トランジスタＭａｍｐのゲートに転送する。
【００１０】
次に、この従来装置の動作について説明する。図１２に示す画素は最上行、最下行でない、どこか中間の行のある列の画素であるとする。まず、行選択用トランジスタＭｓｅｌ’、リセット用トランジスタＭｒｓｔがそれぞれオフである状態から、図１２（Ｂ）に示すようにリセット用トランジスタＭｒｓｔのゲート電圧がハイレベルとされてリセット用トランジスタＭｒｓｔがオンしたとすると、増幅用トランジスタＭａｍｐのゲート電位Ｖｐは、（Ｖｄｄ−Ｖｔｈｒｓｔ）となる。
【００１１】
ここで、ＶｄｄはトランジスタＭｒｓｔ及びＭａｍｐのドレインに印加される電源電圧、Ｖｔｈｒｓｔはリセット用トランジスタＭｒｓｔのしきい値電圧である。トランジスタＭａｍｐのゲート電圧Ｖｐを上記の電圧にするリセットは一定期間で行われ、その後トランジスタＭｒｓｔのゲート電圧が図１２（Ｂ）に示すようにローレベルとされてトランジスタＭｒｓｔはオフされる。トランジスタＭｓｅｌ’がオフである期間Ｔ１では、出力信号線８には図１２（Ｅ）に示すように、出力はない。
【００１２】
続いて、行選択用トランジスタＭｓｅｌ’のゲート電圧が図１２（Ｃ）に示すようにハイレベルとされ、トランジスタＭｓｅｌ’がオンとされると、ソースフォロワ回路である増幅用トランジスタＭａｍｐが動作状態となり、そのゲート電圧ＶｐからトランジスタＭａｍｐのしきい値電圧Ｖｔｈａｍｐを差し引いた（Ｖｐ−Ｖｔｈａｍｐ）の値の電圧がトランジスタＭａｍｐのソースから出力される。ノイズキャンセラ（図１の４）はこの値を記憶する。このときの信号出力ライン８への出力電位は図１２（Ｅ）にＴ２で示す期間の一定電位である。
【００１３】
続いて、行選択用トランジスタＭｓｅｌ’をオンした状態が継続している状態で、転送用トランジスタＭｇｘのゲート電圧が図１２（Ｄ）に示すように一定期間Ｔ３の間ハイレベルとなり、この期間Ｔ３の間トランジスタＭｇｘがオンとなる。この期間Ｔ３では、フォトダイオードＰＤに被写体からの光を入射してフォトダイオードＰＤにより光電変換して得られた電荷がトランジスタＭｇｘのソース、ドレインを通して増幅用トランジスタＭａｍｐのゲートに転送される。転送後トランジスタＭｇｘはオフとなる。
【００１４】
これにより、トランジスタＭａｍｐのゲート電圧はＶｓｉｇだけ下がる。この結果、フォトダイオードＰＤは電荷が無くなり、リセットされる。一方、画素から出力信号ライン８への出力電位は、図１２（Ｄ）に示すように、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）となる。期間Ｔ４の間ノイズキャンセラは、この値と前記期間Ｔ２で記憶した値の差をとり、信号成分Ｖｓｉｇを取り出す。
【００１５】
期間Ｔ４経過後に行選択用トランジスタＭｓｅｌ’のゲート電圧が図１２（Ｃ）に示すようにローレベルとされ、トランジスタＭｓｅｌがオフとされ、他の画素の処理が終わるのを待つ。その後、再び最初に戻り、行選択用トランジスタＭｓｅｌ’がオフの状態でリセット用トランジスタＭｒｓｔがオンとされる。
【００１６】
【発明が解決しようとする課題】
しかるに、上記の図１２（Ａ）に示した従来の固体撮像装置であるＣＭＯＳイメージセンサは、電荷蓄積部がないため、フレームシャッタ（時間的な揃った画像）ができない。また、増幅用トランジスタＭａｍｐには基板効果があるために、信号出力が下がりロスを招いている。
【００１７】
また、増幅用トランジスタＭａｍｐのしきい値電圧の分Ｖｔｈａｍｐだけ信号出力電位が低下するが、他のトランジスタＭｇｘ、Ｍｒｓｔ、Ｍｓｅｌ’と同じ作り方をしているため、しきい値電圧が必要以上に大きく信号のダイナミックレンジを小さくし、その分信号のロスを招いている。更に、上記の従来装置では、行選択用トランジスタＭｓｅｌ’が増幅用トランジスタＭａｍｐと信号出力ライン８との間にあるので、直列抵抗になって信号のロスを招いている。
【００１８】
本発明は以上の点に鑑みてなされたもので、フレームシャッタが可能な固体撮像装置を提供することを目的とする。
【００１９】
また、本発明の他の目的は、増幅用トランジスタの基板効果やしきい値電圧による信号のロスや直列抵抗として作用するための信号のロスを除去し得る固体撮像装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の目的を達成するため、被写体からの入射光を光電変換するフォトダイオードと、フォトダイオードで光電変換して得られる電荷を蓄積する電荷蓄積部と、電荷蓄積部から転送される電荷を電位変化に変換するフローティングディフュージョンに接続されて電位変化を増幅する増幅用トランジスタとを少なくとも備えている基板上に形成された各画素が、二次元マトリクス状に又は一次元ライン状に複数配列された固体撮像装置において、電荷蓄積部は、基板の所定領域にフォトダイオードからの電荷を一時的に蓄積する蓄積用ゲートと、フォトダイオードと蓄積用ゲートの間に設けられてフォトダイオードからの電荷を蓄積用ゲートの直下の所定領域へ転送する第１のスイッチ用ゲートと、蓄積用ゲートとフローティングディフュージョンの間に設けられて蓄積用ゲートの直下の所定領域に蓄積されている電荷をフローティングディフュージョンへ転送する第２のスイッチ用ゲートとからなり、オン状態の時にフローティングディフュージョンをリセット電位とする第１のリセット用トランジスタと、信号出力時にオンとされてフローティングディフュージョンをグランド電位に固定する画素選択用トランジスタとを設け、フローティングディフュージョンにゲートが接続され、ソースが信号出力ラインに接続されたソースフォロワ型の増幅用トランジスタを含む基板（ウェル）を、電荷蓄積部と第１のリセット用トランジスタと画素選択用トランジスタを含む基板（ウェル）と分離すると共に、増幅用トランジスタの基板と増幅用トランジスタのソースを接続した構成としたことを特徴とする。
【００２１】
この発明では、電荷蓄積部を設けているので、同時刻に全画素のフォトダイオードで光電変換した被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから転送することができる。また、この発明では、増幅用トランジスタの基板をソースと接続しているため、増幅用トランジスタの基板電位がソース電位と同電位となり、増幅用トランジスタの基板効果を避けることができる。更に、この発明では、画素選択用トランジスタを電荷蓄積部と増幅用トランジスタの間に設けるようにしたため、増幅用トランジスタのソースと信号出力ラインの間に直列抵抗となる画素選択用トランジスタを接続しないようにできる。
【００２２】
また、上記の目的を達成するため、本発明は増幅用トランジスタのしきい値電圧を、第１のリセット用トランジスタ及び画素選択用トランジスタのしきい値電圧よりも低く設定したことを特徴とする。この発明では、増幅用トランジスタのしきい値電圧を第１のリセット用トランジスタ及び画素選択用トランジスタのしきい値電圧よりも低く設定することができるため、出力画素信号のダイナミックレンジを大きくすることができる。
【００２３】
更に、上記の目的を達成するため、本発明はフォトダイオードのＮ型層と所定のリセット電圧入力端子との間に、任意のタイミングでスイッチングされ、オン時にフォトダイオードをリセットする第２のリセット用トランジスタを接続したことを特徴とする。本発明は、フォトダイオードを任意のタイミングでリセットすることができる。
【００２４】
また更に、本発明は、蓄積用ゲート周囲のフィールド酸化膜下に、電荷が供給されない時の蓄積用ゲートの直下の基板に形成される空乏層幅の最大値以上の深さで、かつ、蓄積用ゲートの直下の基板と同じ導電型の不純物領域を、イオン注入により形成したことを特徴とする。
【００２５】
この発明では、蓄積用ゲートの直下の基板に形成される空乏層の広がりを上記の不純物領域により阻止することができ、上記の不純物領域を設けない時に生じることのある、隣接する素子への上記の空乏層の広がりによる基板電位の瞬間的な不安定な状態に起因するラッチアップを防止できる。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像装置の一実施の形態の１画素回路の等価回路図を示す。同図（Ａ）に示す１画素回路１０は、フォトダイオードＰＤのＮ型層と、増幅用トランジスタＭａｍｐのゲートとの間に、蓄積用ＭＯＳ型ゲートＭｃｃｄと、蓄積用ＭＯＳ型ゲートＭｃｃｄを中央にして隣接配置された２つのスイッチ用ＭＯＳ型ゲートＭｇｘ１及びＭｇｘ２からなる電荷蓄積部が設けられている。一方のＭＯＳ型ゲートＭｇｘ１がフォトダイオードＰＤに接続され、他方のＭＯＳ型ゲートＭｇｘ２がＦＤ（フローティングディフュージョン）に接している。
【００２７】
ＦＤは電荷量を電位変化に変換する。また、リセット用トランジスタＭｒｓｔは、ドレインが所定の電位の供給ライン（通常は電源電圧Ｖｄｄ）に接続され、ソースがＦＤに接して設けられて、ＦＤをリセット電位にする。また、画素選択用トランジスタＭｓｅｌは、ドレインがＦＤに、ソースがグランドに接続され、ゲートに画素選択用制御信号が印加されてスイッチング動作する。
【００２８】
更に、増幅用トランジスタＭａｍｐは、ゲートがＦＤに接続され、ドレインが所定の電位の供給ライン（通常は電源電圧Ｖｄｄ）に接続され、ソースが信号出力ライン１１に接続されており、そのソースとフローティング状態の基板とが接続され、基板効果が起こらないようにした構成とされており、また、ソースフォロワ回路を構成している。この増幅用トランジスタＭａｍｐのしきい値電圧は、他のゲート又はトランジスタＭｃｃｄ、Ｍｇｘ１、Ｍｇｘ２、Ｍｒｓｔ及びＭｓｅｌのしきい値電圧よりも低く設定されており、フローティングドレインの電位変化をより小さなロスで、信号出力ライン１１に伝送する。
【００２９】
次に、この１画素回路１０の動作について、図１（Ｂ）〜（Ｆ）の電荷とポテンシャルの移動の様子を示すタイミングチャート、及び図２のタイミングチャートと共に説明する。まず、ＭＯＳ型ゲートＭｃｃｄ、Ｍｇｘ１及びＭｇｘ２がそれぞれオフである状態において、フォトダイオードＰＤに被写体からの入射光を光電変換して得られた電荷が発生し、図１（Ｂ）に模式的に示すようにフォトダイオードＰＤに入射光量に応じた量の電荷（電子）が蓄積される。
【００３０】
続いて、図示しない制御回路からの制御信号により全画素のＭＯＳ型ゲートＭｇｘ１及びＭｃｃｄに図２（Ａ）、（Ｂ）に示すように時刻ｔ１でそれぞれハイレベルの制御信号が供給されて、全画素のＭＯＳ型ゲートＭｇｘ１及びＭｃｃｄがそれぞれ一斉にオンとされ、全画素のフォトダイオードＰＤに蓄積されていた電荷が全画素で対応するＭＯＳ型ゲートＭｇｘ１を通して、図１（Ｃ）に示すようにＭＯＳ型ゲートＭｃｃｄ直下に転送されて蓄積、保持される。これにより、フォトダイオードＰＤの蓄積電荷が一旦無くなる。
【００３１】
フォトダイオードＰＤのすべての電荷がＭＯＳ型ゲートＭｃｃｄの直下の基板領域に転送終了後、図１（Ｄ）に示すように、ＭＯＳ型ゲートＭｇｘ１がオフとされ、フォトダイオードＰＤは入射光を光電変換して再び電荷の蓄積を開始する。一方、ＭＯＳ型ゲートＭｃｃｄはオンのままとなっており、そのゲート直下の基板領域に電荷を保持し続け、注目画素の処理が始まるまでこの状態で待機する。
【００３２】
次に、画素選択用トランジスタＭｓｅｌのゲートに図示しない制御回路から図２（Ｅ）に示すように時刻ｔ２でローレベルとなる制御信号が供給されて、トランジスタＭｓｅｌがオフとされ、ＦＤは電気的に浮いた状態となる。そして、注目画素の処理が始まると、図２（Ｄ）に示すようにトランジスタＭｒｓｔが時刻ｔ３から所定時間だけオンとされ、ＦＤはリセット電位Ｖｒｓｔになる。このＦＤのリセット電位ＶｒｓｔはトランジスタＭａｍｐで増幅されてから信号出力ライン１１へ出力される。このときの図２（Ｆ）に示す出力電位は、（Ｖｒｓｔ−Ｖｔｈａｍｐ）である。ただし、Ｖｔｈａｍｐは増幅用トランジスタＭａｍｐのしきい値電圧である。
【００３３】
続いて、図示しない制御回路からＭＯＳ型ゲートＭｇｘ２へ、図２（Ｃ）に示すように時刻ｔ４でハイレベルの制御信号が供給されてＭＯＳ型ゲートＭｇｘ２がオンとされ、図１（Ｅ）に模式的に示すように、ＭＯＳ型ゲートＭｃｃｄのゲート直下の基板領域に蓄積されていた電荷がＭＯＳ型ゲートＭｇｘ２の直下の基板領域へ転送開始され、次いでＭＯＳ型ゲートＭｃｃｄへ図２（Ｂ）に示すように時刻ｔ５でローレベルの制御信号が供給されてＭＯＳ型ゲートＭｃｃｄがオフとされ、最後にＭＯＳ型ゲートＭｇｘ２へ印加されている制御信号が、図２（Ｃ）に示すように時刻ｔ６でローレベルへ変化することにより、ＭＯＳ型ゲートＭｇｘ２もオフとされて図１（Ｆ）に模式的に示すように電荷の転送が完了する。
【００３４】
ＦＤの電位は電荷量に応じて変化する。その変化がトランジスタＭａｍｐによるソースフォロワ回路により増幅されて信号出力ライン１１に出力される。このときの出力電位は（Ｖｒｓｔ−Ｖｔｈａｍｐ−Ｖｓｉｇ）である。ただし、Ｖｓｉｇは、電荷量に応じたＦＤの電位である。
【００３５】
その後、時刻ｔ７でトランジスタＭｓｅｌが図２（Ｅ）に示すようにそのゲート制御信号がハイレベルとなりオンされることによりＦＤは０Ｖとなり、トランジスタＭａｍｐのゲート電位は０Ｖとなるから、トランジスタＭａｍｐはオフとなり、画素から信号出力ライン１１への出力は無くなる。以下、上記と同様の動作が繰り返される。
【００３６】
次に、この実施の形態における増幅用トランジスタＭａｍｐの構成について更に詳細に説明する。増幅用トランジスタＭａｍｐは、基板効果を避けるために、Ｐウェルが他の素子のＰウェルと分離しており、ソースと繋がっている。また、トランジスタＭａｍｐのしきい値電圧は、信号をよく伝送するように、他の素子よりも低くなるように調整してある。例えば、０.２Ｖ程度にする。
【００３７】
この構成を得るための本実施の形態の素子構造断面図を図３に示す。同図において、このＣＭＯＳイメージセンサの基板１４は、Ｎ型ウェハで構成されており、増幅用トランジスタＭａｍｐの基板１５はＰウェルで、他の素子の基板（Ｐウェル）１６とは分離されている。この基板１５の濃度を他の基板１６の濃度と異ならせることにより、しきい値電圧を変更できる。なお、図３において、基板１４上の絶縁膜は図示を省略してある。
【００３８】
また、基板１６内のＮ^-拡散層１７はフォトダイオードＰＤを構成しており、Ｎ^＋拡散層１８及び１９はトランジスタＭｒｓｔのソース及びドレイン、Ｎ^＋拡散層２０及び２１はトランジスタＭｓｅｌのドレイン及びソースを構成している。また、基板１５内のＮ^＋拡散層２２及び２３は増幅用トランジスタＭａｍｐのドレイン及びソースを構成しており、基板１５内のＰ^＋拡散層２４はバックゲートを構成している。すなわち、増幅用トランジスタＭａｍｐのソースであるＮ^＋拡散層２３とフローティング状態の基板を構成しているＰ^＋拡散層２４とが電極３１で接続され、基板効果が起こらないような構造とされている。
【００３９】
また、Ｐ⁻拡散層１６上には図示しない絶縁膜を介してＭＯＳ型ゲートＭｇｘ１、Ｍｃｃｄ及びＭｇｘ２、トランジスタＭｒｓｔ及びＭｓｅｌの各ゲート電極２５、２６、２７、２８及び２９が形成されている。他方、Ｐ⁻拡散層１５上には図示しない絶縁膜を介してトランジスタＭａｍｐのゲート電極３０が形成されており、更にトランジスタＭａｍｐのＮ^＋拡散層２３とＰ^＋拡散層２４は電極３１を介して信号出力ライン１１に接続されている。更に、増幅用トランジスタＭａｍｐのゲート電極３０は、トランジスタＭｒｓｔ及びＭｓｅｌの各Ｎ^＋拡散層１８、２０に共通接続されている。
【００４０】
ここで、増幅用トランジスタＭａｍｐの基板１５の濃度を他の素子の基板１６の濃度と異ならせることにより、増幅用トランジスタＭａｍｐのしきい値電圧を、他のトランジスタＭｃｃｄ、Ｍｇｘ１、Ｍｇｘ２、Ｍｒｓｔ及びＭｓｅｌのしきい値電圧よりも低く、例えば０.２Ｖ程度に設定されている。
【００４１】
通常のトランジスタの場合、しきい値電圧を０.２Ｖ程度に低く設定すると、ゲート電圧を０Ｖのオフ状態にしてもリーク電流が流れる。従って、このような低いしきい値電圧は問題となる可能性がある。ところが、本実施の形態の回路構成では、増幅用トランジスタＭａｍｐのソースが信号出力ライン１１に接続されており、この信号出力ライン１１は他の画素の同様の増幅用トランジスタのソースにも接続されている。
【００４２】
ここで、信号出力ライン１１上の画素信号は、１.０Ｖ〜３.５Ｖ程度が動作範囲であるので、信号出力ライン１１に接続されている増幅用トランジスタＭａｍｐのソースの電位は、上記の画素信号により少なくとも１Ｖ程度はあり、よって、増幅用トランジスタＭａｍｐのしきい値電圧Ｖｔｈａｍｐはこのソース電位の１Ｖ程度は嵩上げされるので、上記の０.２Ｖという低いしきい値は問題とはならない。
【００４３】
一方、信号出力ライン１１には（ＦＤの電位−Ｖｔｈａｍｐ）の電位が出力されるので、増幅用トランジスタＭａｍｐのしきい値電圧Ｖｔｈａｍｐが低いほど伝送される信号の範囲が広がるので有利となる。
【００４４】
このように、この実施の形態では、Ｍｇｘ１、Ｍｃｃｄ及びＭｇｘ２からなる電荷蓄積部を設けているので、同時刻に全画素のフォトダイオードで光電変換した被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから転送することができることから、フレームシャッタによる時間的に揃った画像を得ることができる。
【００４５】
また、この実施の形態では、増幅用トランジスタＭａｍｐの基板電位がソース電位と同電位となる構成として、増幅用トランジスタＭａｍｐの基板効果を避けるようにしたため、基板効果による信号出力の低下を防止でき、また、画素選択用トランジスタＭｓｅｌが増幅用トランジスタＭａｍｐの間に設けられて、増幅用トランジスタＭａｍｐのソースと信号出力ライン１１の間に直列抵抗となる画素選択用トランジスタを接続しないようにできるため、従来に比べて出力信号のロスを大幅に低減することができる。
【００４６】
次に、本発明の他の実施の形態について説明する。図４は本発明になる固体撮像装置の他の実施の形態の１画素回路の等価回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この実施の形態の１画素回路１２は、フォトダイオードＰＤのＮ型層とＶｄｄ接続端子との間にリセット用トランジスタＭｐｄｒｓｔのソース、ドレインを接続した点に特徴がある。
【００４７】
図１に示した１画素回路１０では、フォトダイオードＰＤのリセットは電荷（キャリア）を転送することにより行われているので、１フィールドに１回であり、露光時間は固定になってしまう。これではシャッター速度を自由にできない。これに対し、図４の実施の形態では、トランジスタＭｐｄｒｓｔのゲートに所定レベルの制御信号を任意のタイミングで印加してトランジスタＭｐｄｒｓｔをオンすることにより、電源電圧Ｖｄｄがオン状態のトランジスタＭｐｄｒｓｔのドレイン、ソースを介してフォトダイオードＰＤのＮ型層に印加されて、これをリセットする。
【００４８】
これにより、この実施の形態では、フォトダイオードＰＤの蓄積電荷が転送し終わらなくても、トランジスタＭｐｄｒｓｔをオンする任意のタイミングでフォトダイオードＰＤをリセットできるため、シャッター時間を自由に設定することができる。すなわち、被写体光量に応じてフォトダイオードＰＤの露光時間を調整することができる。
【００４９】
なお、図１及び図４の各実施の形態において、ＭＯＳゲートＭｃｃｄのゲート電位により、ＭＯＳゲートＭｃｃｄ直下の電荷が保持される部分の電位を自由に動かすことができる。
【００５０】
ところで、図１及び図４に示した本発明の１画素回路１０、１２の構成の場合、ラッチアップが起る可能性がある。これについて、図３を図５に書き換えて説明する。図５中、図３と同一構成部分には同一符号を付し、その説明を省略する。図５において、Ｎ型ウェハ基板１４と増幅用トランジスタＭａｍｐの基板（Ｐウェル）１５とはＰＮＰトランジスタＴｒ１を形成している。一方、Ｎ型ウェハ基板１４と、Ｐ⁻拡散層（Ｐウェル）１６と、トランジスタＭｓｅｌのソースを構成するＧＮＤに接続されたＮ^＋拡散層２１とは、ＮＰＮトランジスタＴｒ２を形成している。従って、これらはＰＮＰＮ構造（寄生サイリスタ構造）となっている。
【００５１】
一旦、上記のサイリスタがオン状態になると、過剰電流（ラッチアップ電流）が流れ、大規模集積回路（ＬＳＩ）は全く動作しなくなるラッチアップと呼ばれる状態になる。通常、ＰウェルにはＧＮＤが、Ｎウェル（Ｎ型基板）にはＶｄｄが接続されている。電位がＰウェル１５、１６、Ｎウェル（Ｎ型基板１４）の全面にわたって固定されていればラッチアップは起り難いが、上記の画素回路１０、１２の場合、電荷蓄積部ＭｃｃｄがＰウェル１６上に設けられているため、部分的に電位が不安定になり、このラッチアップが起り易い。
【００５２】
それについて、図６〜図８を使って説明する。図６は図１の各素子、拡散層を画素内に配置した例の平面図を示す。ここでは、各素子の領域のみを示しており、具体的な配線、電極等は示していない。図７はこの画素を横に２つ並べたもので、増幅用トランジスタＭａｍｐと、ＧＮＤに接続されたＮ型拡散層の横に、隣りの画素のＭｃｃｄがくる。このとき、Ｍｃｃｄがオン状態になると、その周辺に空乏層の広がり４１、４２が発生し、その結果、Ｐウェルの電位が持ち上がり、前記サイリスタ構造がオン状態になり、ラッチアップ電流が図７に４３で示すように流れる。
【００５３】
これについて、更に図７の切断面Ａでの断面図を図８に示して詳細に説明する。通常、ＣＭＯＳプロセスの素子分離には、フィールド酸化膜と呼ばれる０.１〜１.０μｍ程度の厚さの酸化膜が用いられる。その酸化膜の下には、１Ｅ１７〜５Ｅ１８ｃｍ^−３程度の濃度のＰ型不純物領域を設け、フィールド酸化膜上を走るポリシリコン電極によって反転層が形成されるのを防いでいる。最小分離幅は５Ｖ動作の素子の場合、０.３〜１.０μｍといったところである。
【００５４】
このような素子分離の設計ルール、プロセス条件は主にソース、ドレインを備えたＣ−ＭＯＳＦＥＴを対象としている。このような素子では、ゲート電極に電圧を加えると、ウェルに空乏層が広がるが、しきい値電圧以上になるとソースから電荷が供給され、反転層が形成される。その後、ゲート電圧をどんなに増やしても、反転層内の電荷量が増減するだけで、空乏層はそれ以上広がることはない。従って、Ｃ−ＭＯＳＦＥＴプロセスはこのような、ある空乏層が一定以上に広がらないことを前提にプロセスが決定される。
【００５５】
ところが、前述した本発明の１画素回路１０、１２の場合、電荷蓄積用ＭＯＳ型ゲートＭｃｃｄに供給する電荷は、フォトダイオードＰＤで光電変換により発生した電荷であるが、その電荷量はＰＤに入射する光量に比例し、光がＰＤに入射しない場合は、電荷は０である。電荷が０で供給されない場合の時の空乏層幅は、電荷が供給される場合の時の空乏層幅よりも広がる。不純物濃度が一定であれば、空乏層幅はゲート電圧の平方根に比例する。
【００５６】
従って、しきい値電圧が０.６Ｖのデバイスに５Ｖを印加すると、空乏層幅は最大約２.８倍に達する。通常、ＭＯＳ型ＦＥＴの空乏層幅は５Ｖプロセスで０.２〜０.４μｍ程度であるから、Ｍｃｃｄでは０.５６〜１.１２μｍと大きく広がることになる。その結果、隣接素子のＰウェルの電位に十分影響を与えることになる。
【００５７】
その様子を示したのが、図８である。フィールド酸化膜５１の下には通常反転を防止するために１Ｅ１７〜３Ｅ１８ｃｍ^−３程度の濃度、厚さ０.１〜０.２μｍ程度のＰ型不純物領域５２を設ける。この不純物領域５２の不純物は、通常フィールド酸化前に基板表面に１０〜５０ｋｅＶ程度の低いエネルギーでイオン注入し導入するもので、フィールド酸化に従って拡散する。この不純物は、素子分離の役目も兼ねており、ＭＯＳ型ＦＥＴの空乏層が隣りの素子に達するのを防ぐが、キャリアの供給がない特殊な場合には、空乏層は基板深くで広がるため、隣りの素子付近まで空乏層が達する。なお、図８中、空乏層５３はＭｃｃｄのゲート電極２６の下に電荷があるときの空乏層、空乏層５４は電荷がないときの空乏層で、隣りの素子付近まで広がる。
【００５８】
さて、基板の構造がこのような状況でＭｃｃｄがステップ的にオンすると、特にＭｃｃｄのゲート電極の下に電荷がない時のＭｃｃｄの直下の空乏層が大きく広がると共に、ステップ的な電圧変化に特有の交流成分がＰウェル１６に発生し、空乏層近傍のＰウェル電位は瞬間的に不安定な状態になり、寄生サイリスタがオンし、ラッチアップ状態になる。
【００５９】
このような状況を防ぐためには、Ｍｃｃｄを他の素子から離したり、寄生サイリスタが起き難い配置に改めるということが考えられる。しかし、Ｍｃｃｄは画素の中で比較的大きな面積を占めるので、他の素子から離したり、配置を変えるのは困難である。そこで、従来の工程に加えて、Ｍｃｃｄが隣接素子に与える影響を軽減する工程が必要になる。
【００６０】
そこで、本発明の他の実施の形態では、図９の断面図に示すように、従来のような単なる拡散ではなく、イオン注入により積極的にＮ型ウェハ基板１４の深くに、かつ、Ｍｃｃｄのゲート電極２６の周囲にＰ型不純物のガード領域５５を形成する。これにより、ゲート電極２６の下に電荷がない時の空乏層は図９に５６で示すように、ガード領域５５により広がりを阻止され、Ｍｃｃｄの影響を軽減することができる。
【００６１】
このガード領域５５の深さとしては、空乏層の広がりを考慮し、少なくとも０.４μｍ以上になるようにする。これは、前述したように、ＭＯＳＦＥＴの空乏層幅は、５Ｖプロセスで最大約０.４μｍであるので、空乏層の広がりを防ぐためには、少なくともこれよりも深くする必要があるためである。
【００６２】
このガード領域５６は以下の工程を経て製造される。通常の工程を経て各素子をＰウェル１５及び１６上に形成した後、フォトマスクでＭｃｃｄのゲート電極２６の周囲のフィールド酸化膜部分を選択し、この選択部分に対してイオン注入法を適用して、Ｐ型不純物として例えばホウ素（Ｂ）を加速エネルギー１００ｋｅＶ、ドーズ量３Ｅ１３ｃｍ^−３の条件で１回目のイオン注入をした後、続いて、同じくＢを加速エネルギー２００ｋｅＶ、ドーズ量２Ｅ１３ｃｍ^−３の条件で２回目のイオン注入を行う。このような２回のイオン注入により、約０.７μｍの深さまで、１Ｅ１７ｃｍ^−３以上のＰ型高不純物濃度のガード領域５５をＭｃｃｄのゲート電極２６の周囲に形成することができる。
【００６３】
このようなＭｃｃｄの影響を閉じ込めるガード領域５５は、図７の平面図に示すように、Ｍｃｃｄのゲート電極２６の周囲のフィールド酸化膜上だけを選択して形成し、他のゲート電極Ｍｇｘ１及びＭｇｘ２の電極２５及び２７、トランジスタＭａｍｐのゲート電極３０などは、特性を変えないように選択しないようにする必要がある。
【００６４】
このような処理を行うことにより、Ｍｃｃｄに起因するラッチアップを防ぐことが可能となり、フレームシャッタ動作が可能な良質の画像を提供できる。
【００６５】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば各トランジスタはＮチャネルのＭＯＳ型ＦＥＴとして説明したが、電源電圧の方向を逆にすることにより、ＰチャネルのＭＯＳ型ＦＥＴで構成することも可能であることは勿論である。なお、この場合、増幅用トランジスタＭａｍｐの基板と他の素子の基板はいずれもＮウェルとなる。
【００６６】
また、上記の実施の形態では画素選択用トランジスタＭｓｅｌを有して、画素選択時にオンとするようにしているが、画素選択用トランジスタＭｓｅｌを設ける代わりにＭＯＳ型ゲートＭｇｘ２を画素選択時にオンとするようにしてもよい。更に、図９及び図１０に示した他の実施の形態では、Ｐウェル１６内にＰ型の高不純物濃度のガード領域５５を形成したが、Ｍｃｃｄによる蓄積部がＮ型基板上に形成されているときには、Ｎ型の高不純物濃度のガード領域を形成すればよい。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、電荷蓄積部を設けて同時刻に全画素のフォトダイオードで光電変換した被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから転送するようにしているため、ＣＭＯＳイメージセンサでフレームシャッタによる同時刻の被写体画像を得ることができる。
【００６８】
また、本発明によれば、増幅用トランジスタの基板電位がソース電位と同電位となる構成として、増幅用トランジスタの基板効果を避けるようにしたため、増幅用トランジスタの基板効果による信号出力の低下を防止でき、また、増幅用トランジスタのソースと信号出力ラインの間に直列抵抗となる画素選択用トランジスタを接続しないようにできるので、画素選択用トランジスタによる信号出力の低下を防止することができる。
【００６９】
また、本発明によれば、増幅用トランジスタのしきい値電圧を第１のリセット用トランジスタ及び画素選択用トランジスタのしきい値電圧よりも低く設定することにより、出力画素信号のダイナミックレンジを大きくするようにしたため、従来に比べて出力画素信号の信号低下を防止することができる。
【００７０】
更に、本発明によれば、オン時にフォトダイオードを任意のタイミングでリセットするリセット用トランジスタを接続するようにしたため、入射光量に応じてフォトダイオードの露光時間を調整することができ、自由なシャッター時間を得ることができる。
【００７１】
更に、本発明によれば、蓄積用ゲートの直下の基板に形成される空乏層の広がりを、蓄積用ゲートの周囲のフィールド酸化膜の下に形成した不純物領域により阻止するようにしたため、上記の空乏層が隣接する素子にまで広がり、その結果、サイリスタ構造がオン状態になってラッチアップ電流が流れる現象を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の１画素回路の等価回路図とその説明用のポテンシャルと電荷の移動の様子を示す図である。
【図２】本発明の一実施の形態の１画素回路の動作説明用タイミングチャートである。
【図３】本発明の一実施の形態の画素構造を示す素子構造断面図である。
【図４】本発明の他の実施の形態の１画素回路の等価回路図である。
【図５】図３におけるラッチアップが生じ易い寄生サイリスタ構造の説明図である。
【図６】図３の１画素回路の配置例を示す平面図である。
【図７】本発明の実施の形態における蓄積部の問題点を説明する図である。
【図８】図７の断面Ａにおける断面図である。
【図９】本発明の他の実施の形態の要部の断面図である。
【図１０】本発明の他の実施の形態の要部の素子配置を示す平面図である。
【図１１】固体撮像装置の一例の構成図である。
【図１２】従来の固体撮像装置の一例の１画素回路の等価回路とその動作説明用タイミングチャートである。
【符号の説明】
１０、１２１画素回路
１１信号出力ライン
１５増幅用トランジスタの基板（Ｐウェル）
１６他の素子の基板（Ｐウェル）
１７フォトダイオードを構成するＮ⁻拡散層
１８、１９、２０、２１、２２、２３Ｎ^＋拡散層
２４Ｐ^＋拡散層
２５、２６、２７、２８、２９、３０ゲート電極
３１電極
４１、４２空乏層の広がり
５１フィールド酸化膜
５５ガード領域
５６電荷がない時の空乏層
ＰＤフォトダイオード
Ｍｒｓｔ第１のリセット用トランジスタ
Ｍｓｅｌ画素選択用トランジスタ
Ｍａｍｐ増幅用トランジスタ
Ｍｇｘ１、Ｍｇｘ２スイッチ用ＭＯＳ型ゲート
Ｍｃｃｄ電荷蓄積用ＭＯＳ型ゲート
ＦＤフローティングディフュージョン
Ｍｐｄｒｓｔ第２のリセット用トランジスタ

Claims

被写体からの入射光を光電変換するフォトダイオードと、前記フォトダイオードで光電変換して得られる電荷を蓄積する電荷蓄積部と、前記電荷蓄積部から転送される電荷を電位変化に変換するフローティングディフュージョンに接続されて前記電位変化を増幅する増幅用トランジスタとを少なくとも備えている基板上に形成された各画素が、二次元マトリクス状に又は一次元ライン状に複数配列された固体撮像装置において、
前記電荷蓄積部は、前記基板の所定領域に前記フォトダイオードからの電荷を一時的に蓄積する蓄積用ゲートと、前記フォトダイオードと前記蓄積用ゲートの間に設けられて前記フォトダイオードからの電荷を前記蓄積用ゲートの直下の前記所定領域へ転送する第１のスイッチ用ゲートと、前記蓄積用ゲートと前記フローティングディフュージョンの間に設けられて前記蓄積用ゲートの直下の前記所定領域に蓄積されている電荷を前記フローティングディフュージョンへ転送する第２のスイッチ用ゲートとからなり、
オン状態の時に前記フローティングディフュージョンをリセット電位とする第１のリセット用トランジスタと、信号出力時にオンとされて前記フローティングディフュージョンをグランド電位に固定する画素選択用トランジスタとを設け、前記フローティングディフュージョンにゲートが接続され、ソースが信号出力ラインに接続されたソースフォロワ型の前記増幅用トランジスタを含む基板（ウェル）を、前記電荷蓄積部と前記第１のリセット用トランジスタと前記画素選択用トランジスタを含む基板（ウェル）と分離すると共に、前記増幅用トランジスタの基板と前記増幅用トランジスタのソースを接続した構成としたことを特徴とする固体撮像装置。
前記増幅用トランジスタのしきい値電圧を、前記第１のリセット用トランジスタ及び前記画素選択用トランジスタのしきい値電圧よりも低く設定したことを特徴とする請求項１記載の固体撮像装置。
前記フォトダイオードのＮ型層と所定のリセット電圧入力端子との間に、任意のタイミングでスイッチングされ、オン時に前記フォトダイオードをリセットする第２のリセット用トランジスタを接続したことを特徴とする請求項１又は２記載の固体撮像装置。
前記蓄積用ゲート周囲のフィールド酸化膜下に、電荷が供給されない時の前記蓄積用ゲートの直下の基板に形成される空乏層幅の最大値以上の深さで、かつ、前記蓄積用ゲートの直下の基板と同じ導電型の不純物領域を、イオン注入により形成したことを特徴とする請求項１乃至３のうちいずれか一項記載の固体撮像装置。