JP3851760B2 - 半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置 - Google Patents
半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、GTOサイリスタ(Gate Turn Off tyristor)やIGBTやMOSFETなど、電子機器に用いられる大電流用半導体装置(例えば、1W以上の消費電力を有する半導体装置)とその実装方法に関するものである。また、本発明は、上記大電流用半導体装置を有する電子回路装置、特に電力制御系電子回路装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、電子機器の高性能、高機能化に伴い、使用電流も増大し、用いる半導体にも大電流対応が必要となってきている。
【0003】
従来の技術としては、図10に示すような実装方法がある。
【0004】
以下、図面を参照しながら、上述した従来の方法の一例について説明する。
【0005】
図10は従来のベア半導体実装の断面を示すものである。101は半導体、102は接続ワイヤ、103は接合材、104は回路基板、105は回路導体、106は封止樹脂である。
【0006】
以上のように構成された実装について以下その動作について説明する。
【0007】
まず、半導体素子101の電極の一つであるドレイン電極面を回路基板104に形成された回路導体105上に、接合材103を介して、加熱、加圧により固定する。接合材103は、一般的に、導電ペースト、半田、金等が用いられる。
【0008】
次に、半導体の101のもう一つの面に形成されている、ゲート電極及びソース電極と所定の回路導体105を接続ワイヤ2を用いてそれぞれ接続する。
【0009】
接続ワイヤ102による接続は、通常、ワイヤボンダーを用いて行われるが、用いることの出来る接続ワイヤ102の太さには自ずと限界があり、許容電流値にも制約が生じる。
【0010】
従って、大きな電流が流れるソース電極からの接続には、必要に応じて複数本の接続ワイヤ102を形成することになる。その分、半導体素子101に形成される電極も大きくするか、複数個設けなければならない。
【0011】
接続ワイヤ102による接続が完了すると、半導体素子101、接続ワイヤ102を中心として、周辺を含めて封止樹脂106により覆い、吸湿、物理的破壊による不良発生を防止する。
【0012】
【発明が解決しようとする課題】
しかしながら、上記のような構成では、接続ワイヤ102による抵抗ロス、一定長さによる浮遊容量の発生がある。また、接続ワイヤ102への形成のために、回路基板上に半導体の面積より広い一定の面積が必要となり小型化、高密度化に対応出来にくいといった課題がある。
【0013】
一方、近年、電気製品は軽薄短小化の流れとなっており、この動向に対応して電気製品の電源回路も小型軽量化、高放熱化が求められている。
【0014】
従来の電力制御用の電子回路装置構造を図24に示す。小型、高放熱化を目指しシリコンでできた半導体素子201の電極を直接プリント基板222上の配線226aに半田203により接合させるベアIC実装技術が使用されている。電力制御用の半導体素子201はMOSFETやIGBTで構成される。MOSFETの場合は、片面にはドレイン電極のみである。もう片面にソース電極及びゲート電極の2電極により構成される。ドレイン電極と回路基板222上間の半田203による接合は電気的接合と物理的固定及び熱伝導体を兼ねる。半田203の内部に気泡が混入すると、半導体素子201より発せられた熱の流れが気泡により遮られ、熱抵抗が増大する。このため気泡部分のみが高温になり、最悪の場合は半導体素子201を破壊する場合もある。半導体素子201のソース電極及びゲート電極と回路基板222上の電極226b間の接合は、アルミ線225のウェッジボンディング方式を用いて接続する。ソース電極及びゲート電極表面はアルミにより構成されており、常温の状態で電極表面アルミとアルミ線225とを超音波エネルギーを印加しながら圧接すると、アルミ表面の酸化膜が除去され、アルミ電極とアルミ線225の接合が得られる。半導体素子201に接合されたアルミ線225は、回路基板222上の電極226bまで引き回され、半導体素子201上の電極と同じ工法で接合される。次工程として半導体素子201及びアルミ線225の物理的保護と電気的絶縁のため、封止樹脂224を半導体素子201とアルミ線225を覆うように塗布し、加熱により硬化させる。次に、コンデンサーや抵抗などの電子部品207を、一般的に用いられる表面実装技術を用いて半田203を介して回路基板の電極226上に実装する。
【0015】
しかしながら、従来の様な構成では、回路基板222の表面に半導体素子201や電子部品207が実装されているため、電子部品207に制約され更なる回路基板222の小型化が出来なかった。
【0016】
また、6面を持つ直方体である半導体素子201の放熱は、1面であるドレイン電極より半田203を介し回路基板222への放熱が大部分である。その他の5面と接している封止樹脂224は、塗布工程のために粘度を低くする制約と、電気的絶縁の確保による制約で、アルミナ粒子や金属粒子を混入する事ができず、熱伝導が悪いという課題がある。このため現状構造では放熱特性の向上が困難である。
【0017】
また、近年、MOSFETの進歩によりドレイン−ソース間のオン抵抗が低減している。最新のMOSFETはオン抵抗が4mΩである。半導体素子201への配線抵抗も約4mΩのであり、半導体素子201の高速安定制御のため、配線における電気抵抗の更なる低減が望まれている。また、従来のアルミ線225による配線は、接合工法により線の太さに制約があり、また、基板電極の配置により線の長さに制約がある。このため、配線抵抗の低減は不可能である。
【0018】
また、近年、半導体素子201自身の小型化、高効率化のためスイッチング周波数が増大している。また、半導体プロセスの発展により更なる大電流に対応した半導体素子201が開発されている。このような状況の中、細いアルミ線を引きまわすために存在する、アルミ線の浮遊インダクタンスによるノイズ発生が問題になっている。このようなノイズ電力振幅はスイッチング周波数に比例し、電流の2乗に比例する。このため、近年の高周波化、大電流化によるノイズ増大が大きな問題となっている。
【0019】
本発明の目的は、大電流用半導体の実装において、小型化、浮遊容量の低減、放熱効果の確保、配線用ワイヤを無くすことができ、小型で、効率のよい大電流用半導体装置と、回路基板への半導体装置の実装方法を提供することにある。
【0020】
また、本発明の目的は、半導体素子、又は、半導体素子と電子回路部品を立体的に実装して小型化を図ることができるとともに、信頼性が高く電気抵抗の低い接合を得ることができ、半導体素子の放熱性の向上を図り、また短配線化により配線に含まれる浮遊インダクタンスを低減する事ができる電子回路基板及びその製造方法を提供することにある。
【0021】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【0022】
本発明の第1態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子の先端部は、一つ又は複数の凸部により構成されている半導体装置を提供する。
本発明の第2態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子は上記回路基板に明けた穴に挿入する挿入部を形成する半導体装置を提供する。
本発明の第3態様によれば、表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極面に、上記半導体より大きい平板な金属片を接合した後、上記半導体の上記表裏両面のうちの他の面の電極にバンプを形成し、上記金属片の張り出し部にも、上記半導体に形成したバンプと高さが同一となるようにバンプを形成したことを特徴とする半導体装置を提供する。
本発明の第4態様によれば、第2の態様に記載の上記半導体装置を上記回路基板に実装するとき、上記バンプは、加熱、加圧、超音波振動のうちの一つ、又は、組み合わせの方法により、上記挿入部は半田付け、又は、導電ペーストを用いて上記回路基板に電気的に接合されることを特徴とする半導体装置の実装方法を提供する。
本発明の第5態様によれば、一方の面が樹脂フィルムにより保護され、かつ、電気回路パターンを形成した金属板の他方の面と第1〜3のいずれか1つの態様に記載の上記半導体装置の上記半導体素子上の電極とを電気的に接合し、
上記金属板に接合された上記半導体素子を絶縁性樹脂に埋め込むようにしたことを特徴とする電子回路装置の製造方法を提供する。
本発明の第6態様によれば、上記樹脂に上記半導体素子が埋め込まれた上記金属板より上記フィルムを取り外すようにした第5の態様に記載の電子回路装置の製造方法を提供する。
本発明の第7態様によれば、上記樹脂フィルムにより保持された上記金属板と上記半導体素子との電気的接合が上記半導体素子上の突起電極により行われる第5又は6の態様に記載する電子回路装置の製造方法を提供する。
本発明の第8態様によれば、金属プレート板の上に埋め込み用樹脂を置き、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを位置合わせし、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを加熱した金属プレートで押圧して、上記半導体素子を上記埋め込み用樹脂中に埋め込むようにした第5〜7のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第9態様によれば、上記半導体素子を実装した上記金属板を成形用金型内へ入れ、
加熱した成形用樹脂を上記成形用金型の内部のキャビティに注入する工程と、金型内部に注入された樹脂を冷却する工程により、半導体素子を樹脂中に埋め込むようにした第5〜7のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第10態様によれば、上記半導体素子を実装した上記金属板にメタルマスクを位置合わせした後、重ね合わせ、
印刷用樹脂を上記メタルマスク上より印刷して上記半導体素子を覆い、
上記半導体素子を覆った上記印刷用樹脂を硬化させることにより、上記半導体素子を上 記印刷用樹脂中に埋め込むようにした第5〜 7 のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第11態様によれば、上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込むとき、上記金属板に接合された上記半導体素子以外の電子部品をも上記絶縁性樹脂に埋め込むようにした第5〜10のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第12態様によれば、上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込んだのち、上記絶縁性樹脂上に放熱用金属板を備えるようにした第5〜11のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第13態様によれば、上記放熱用金属板と上記半導体素子又は上記電子部品との間に電気的絶縁スペーサーを備えるようにした第5〜12のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第14態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品上で電気が流れる部分であって上記放熱用金属板に対向する部分に絶縁層を備えて、当該部分と上記放熱用金属板との間を電気的に絶縁させるようにした第5〜12のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第15態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂に上記放熱用金属板の凹凸部分を接触させて上記半導体素子又は上記電子部品の放熱性を高めるようにした第5〜14のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第16態様によれば、上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂上に第2金属板を備え、上記半導体素子、又は、上記半導体素子及び上記電子部品を接合した上記金属板と上記第2金属板とを電気的に接続させるようにした第5〜15のいずれか1つの態様に記載する電子回路装置の製造方法を提供する。
本発明の第17態様によれば、第5〜15のいずれか1つの態様に記載する電子回路装置の製造方法により製造された電子回路装置を提供する。
【0044】
【発明の実施形態】
以下、本発明の種々の実施形態について、図面を参照しながら説明する。
【0045】
(第1実施形態)
図1は、本発明の第1実施形態における半導体装置の断面を示すものである。
【0046】
図1において、1は電子機器に用いられる大電流用半導体装置(例えば、1W以上の消費電力を有する半導体装置)用の半導体素子、3は半導体素子1の上面に配置される接合材、7は半導体装置、9は金属片、8は金属片9の屈曲部、10は半導体素子1の下面に配置されるバンプである。
【0047】
まず、金属片9を半導体素子1に取り付ける前に、金属片9を半導体素子1に合わせて、一例として、屈曲部8を有した大略L字形状に成形する。
【0048】
次に、所定の寸法に切断された半導体素子1のドレイン電極面側を、金属片9の屈曲側(すなわち図1の下面側)に接合材3を介在させて電気的に接続しつつ一体化する。
【0049】
接合材3としては、通常、導電性ペースト、半田、若しくは、金が用いられるが、接合後、半導体素子1と金属片9が電気的に導通のとれるものであれば何でもよい。
【0050】
また、半導体素子1と金属片9との一体化は、その間に介在させる接合材3の特性にあわせて、加熱、加圧、超音波振動等、適宜選択して使用する。一体化の後、半導体素子1のソース電極、ゲート電極上にフリップチップ実装用のバンプ10を形成する。バンプ形成は、機械的にはバンプボンダー(バンプ形成機)を用いるが、加工工程の都合で一体化の前であってもよい。
【0051】
半導体素子1と金属片9との一体化の前にバンプ10を形成する場合は、鍍金による方法も考えられる。
【0052】
半導体素子1と金属片9との一体化後の屈曲部8の先端部すなわち図1の下端面とバンプ10の頂部すなわち下端との間の寸法xは、x=0か、x<0となるようにする。これは、半導体装置7を回路基板4に接合するときにバンプ10が圧縮変形して接合されるため、屈曲部8の先端が回路基板4に接触することにより、バンプ10の加圧力がなくなるため、バンプ10を十分に加圧するための圧縮代を確保するためである。
【0053】
また、屈曲部8と半導体素子1との隙間yは、少なくとも0.4mm以上、好ましくは0.5mm以上確保することが、両者の絶縁性を確実にするためにも好ましい。
【0054】
上記半導体装置7を回路基板4に実装するときに、バンプ10と金属片9の屈曲部8の先端の接続端子9aが同時に加熱、加圧、超音波振動のいずれか一つ、又は、組み合わせを用いることにより、図2に示すように回路基板4の実装面の所定の電極などにそれぞれ接合されるようにする。この結果、半導体装置を回路基板に実装するときに、バンプ10と金属片9の屈曲部8の先端の接続端子9aが同時に加熱、加圧、超音波振動のいずれか一つ、又は、組み合わせを用いることにより、バンプ10と金属片9の屈曲部8の先端の接続端子9aとのように異なる材質で構成された半導体装置7を同時に接合出来ると言う作用を有する。
【0055】
また、接続端子9aは上記方法の他に、図3に示すように、半田13により基板4の所定の電極などに接合するようにしてもよい。
【0056】
上記第1実施形態によれば、上下両面に電極を有する大電流用半導体素子1の回路基板4への実装において、片面のゲート電極、ソース電極にフリップチップ実装用のバンプ10を形成し、他の面のドレイン電極面には、屈曲した接続端子9aを有する金属片9を接合した構造としたものであり、接続長さの短小化と放熱性の向上、実装時に半導体装置として容易に扱えると言う作用を有するものである。すなわち、配線用ワイヤを無くすことによる浮遊容量や導通抵抗の低減、小型化を計ることが出来ると共に、金属片9の熱容量及び材質を適宜選択することにより、放熱効果も向上させることが出来る。
【0057】
また、金属片9の接続端子9aの高さ寸法は、金属片9と半導体素子1を接合後、半導体素子1の電極に形成されたバンプ10の先端部(下端面)に対して、同一か若干低い(下端面と同一か又は下端面より若干高い)寸法となるように形成されたとしたものであり、バンプ10が圧縮変形して回路基板4と確実な接続が行えると言う作用を有する。
【0058】
なお、金属片9の屈曲部8を形成していない部分を半導体素子1より外側に所定寸法zだけ張り出すようにして、半導体素子1より金属片9に伝達された熱の放熱性をさらに高めるようにしてもよい。この寸法zは、少なくとも金属片9の厚み以上とするのが好ましい。
【0059】
(第2実施形態)
図4(a),(b),(c)は、本発明の第2実施形態における半導体装置の金属片の屈曲部付近の断面図、正面図、及び底面図である。この図4(a),(b),(c)は、金属片9の屈曲部8の先端部分の形状を示すものである。11は金属片9の屈曲部8の先端の接続端子9aに形成された、断面三角形状の山状に連なった凸部である。
【0060】
金属片9の屈曲部8の先端の接続端子9aの一部を凸状にして、超音波振動を用いて実装する場合のエネルギーの集中化を図り、接合の効率化、すなわち、表面の酸化膜や汚染物を破って金属同士の接合の効率化と、バンプ部分の接合エネルギーとのバランスを計る。
【0061】
また、半田付けや導電ペーストを用いる場合も接合面積を大きくする事が出来る。
【0062】
凸部11の形状、数は、図4中では略三角形で、3個であるが特にこの形、数にこだわるものではない。
【0063】
第2実施形態によれば、金属片9の接続端子9aの先端部は、一つ、又は複数の凸部11により構成されていると言うものであり、バンプ10の接続と同時に金属片9も同時に接続するために、超音波振動を利用する場合はエネルギーの集中化を計り、半田、導電性ペーストを用いる場合も凸部11の周辺に集中させやすく、接続しやすくなると言う作用を有するものである。
【0064】
(第3実施形態)
図5(a),(b)は、本発明の第3実施形態における半導体装置の金属片9の屈曲部8の接続端子9aへバンプ12が形成された状態での断面図及び正面図である。12は円柱状の接続端子用の端面バンプである。この接続端子用の端面バンプ12としては、予めレベリングしたものに限らず、予めレベリングすることなく、バンプを基板電極に押圧加熱することにより直接接合させるSBB(スタッドバンプボンディンク)用のバンプでもよい。
【0065】
この第3実施形態では、端面バンプ12を金属片9の屈曲部8の接続端子端面に形成するもので、バンプ10と同材質又は同材質に近いものを用いることにより、回路基板4に実装する場合に接合条件を容易に設定することが出来る。例えば、端面バンプ12を金バンプにより構成し、これを回路基板4には、金メッキされた電極に押圧接合するようにしてもよい。
【0066】
この場合の端面バンプ12の高さは、半導体装置となったときにバンプ10と同じとなるように形成する。
【0067】
第3実施形態によれば、金属片9の接続端子9aの先端部端面に端面バンプ12を形成し、回路基板4との接続は、端面バンプ12を介して行うとしたものであり、回路基板4への実装時に半導体素子1の接続部と金属片9の接続端子9aの接続部とが同材質又は同材質に近いものとなるために、実装条件が容易になり、実装品質が向上すると言う作用を有するものである。
【0068】
(第4実施形態)
図6は、本発明の第4実施形態における半導体装置の回路基板への実装で金属片は挿入、半田付けの断面図である。図7(a),(b)はそれぞれ図6の半導体装置の金属片の屈曲部の挿入部付近の断面図及び正面図である。
【0069】
まず、図6を用いて説明をする。
【0070】
13は半田、14は金属片9を挿入するための回路基板4の挿入穴、15は金属片9の屈曲部8の先端の挿入部である。
【0071】
金属片9の屈曲部8の先端部を、図7(a),(b)に示すごとく、挿入穴15に挿入しやすい形状、例えば、先端が先すぼまりの形状に形成する。一方、半導体装置7を実装するための基板4の、金属片9の屈曲部8の挿入部15の位置に挿入穴14を設ける。半導体装置7を回路基板4に実装する場合、金属片9の屈曲部8の挿入部15は回路基板4の挿入穴14に入り、半導体素子1の電極上のバンプ10は回路基板4の所定の位置の電極に設置される。
【0072】
次いで、超音波振動を加えて半導体素子1と回路基板4とのバンプ10を介しての接合を計るが、このとき、金属片9はその挿入部15は回路基板4の挿入穴14に入っており、自由に移動可能なため、半導体装置7の加圧方向(図6の上下方向)には自由な状態にあり、バンプ10による半導体素子1と回路基板4との接合には影響を与えないため、バンプ10の接合条件のみの考慮でよい。
【0073】
バンプ10による半導体素子1と回路基板4との接合を完了した後、金属片9の挿入部15と回路基板4の挿入穴14近傍とを半田13又は導電ペーストで接合する。半田13による接合は、バンプ10の接合よりも強度が大きく、半導体装置7と回路基板4との固定強度を大きくすることが出来る。
【0074】
第4実施形態によれば、金属片9の接続端子9aを、回路基板4に明けた挿入穴14に挿入する挿入部15により形成したものであり、半導体装置の実装時に金属片9は回路基板4に圧縮方向に接触しないため高さ方向の制約を受けず、バンプ10部分のみの条件設定となり、半導体素子1と回路基板4との接続をより安定して計れると言う作用を有するものである。また、半導体装置7を回路基板4に実装するときに、半導体素子1はバンプ10を介して、加熱、加圧、超音波振動のうちの一つ、又は組み合わせの方法により回路基板4に接合させ、金属片9の挿入部15は半田付け、又は、導電ペーストを用いて回路基板4に接合されるようにすることができて、半導体素子1の電極部の接続と金属片9の接続を分けることにより、他の部品の実装、接続の対応性を広くすると言う作用を有するものである。
【0075】
(第5実施形態)
図8は、本発明の第5実施形態における半導体装置であって平板金属片を用いた半導体装置の断面図である。図9は、図8の平板金属片による半導体装置の回路基板への実装状態を示す断面図である。
【0076】
図8を用いて説明をする。
【0077】
16は平板状の平金属片、17は平金属片16の張り出し部分より下方に延びた長バンプである。
【0078】
半導体素子1と平金属片16は接合材3により接合一体化されるが、その方法、順序は第1実施形態と同じである。
【0079】
半導体素子1と平金属片16との一体化の後、バンプボンダーを用いて半導体素子1の電極にバンプ10を形成する。このとき、平金属片16の半導体素子1より突出した張り出し部16aにも長バンプ17を形成し、その下面の位置(回路基板4に接触する位置)は半導体素子1の電極上に形成するバンプ10の下面の位置(回路基板4に接触する位置)と同じとする。
【0080】
作業工程の都合により、半導体素子1上のバンプ10の形成と、平金属片16上の長バンプ17の形成は分けて行うこともできる。
【0081】
回路基板4への実装は、図9に示すとおりの形状で、超音波振動、導電性ペーストを利用して、半導体素子1をハンプ10を介して回路基板4へ接合すると同時的に長バンプ17を回路基板4へ接合することが出来る。
【0082】
第5実施形態によれば、上下両面に電極を有する大電流用半導体素子1の回路基板4への実装において、ドレイン電極面に、半導体素子1より大きい平板な金属片16を接合した後、半導体素子1のゲート電極、ソース電極にバンプ10を形成、金属片16の張り出し部16aにも半導体素子1に形成したバンプ10とその下面の位置が同一となるように長バンプ17を形成するようにしたものであり、金属片16の形状簡略化を図り、接続長さの短小化、放熱性の向上、実装性の向上と言う作用を有する。また、第5実施形態は、半導体素子1に形成したバンプ10の下面の位置と長バンプ17の下面の位置との間で高い位置精度が要求されるときに有用であるとともに、屈曲部8を配置するスペースが無いときにも有用である。
【0083】
(第6実施形態)
図11は、本発明の第6実施形態における電子回路装置の製造工程を示したものである。1は電子回路装置、特に電力制御系電子回路装置、に用いられる大電流用半導体装置(例えば、1W以上の消費電力を有する半導体装置)用の半導体素子、第6実施形態は半導体素子1の一例としてMOSFETを使用し、1aは半導体素子1のドレイン電極、1bは半導体素子1のソース電極、1cは半導体素子1のゲート電極である。10は半導体素子1のソース電極1b及びゲート電極1cに形成したバンプなどの突起電極である。13は半田である。34は銅などの金属板、9は半導体素子1からの金属板状の結線用上記金属片であり、第6実施形態では金属板34及び金属片9のそれぞれとして厚さ0.5mm銅板を使用する。35は粘着フィルムである。36は挿入部品である。37は表面実装部品である。38は絶縁性樹脂シートである。39は放熱用金属板である。40は上側加熱プレートであり、上下に移動し加圧プレスを行なう。41は下側加熱プレートであり、上側加熱プレート40よりの加圧力を受け止めるため高い剛性を持つ。
【0084】
図11は第6実施形態の製造工程の概略図である。
【0085】
まず、平面の板である金属板34を耐湿性及び気密性のある粘着フィルム35に貼り付ける。この状態で、エッチング工法により、粘着フィルム35に貼り付けられた金属板34に、電気回路パターンを形成する。粘着フィルム35に保持されているため、金属板34は分離することが無く、自由自在な電気回路パターンの電気配線を形成する事ができる。粘着フィルム35の例としては、ポリイミドやポリエチレンテレフタレートなどを使用することができ、銅などの金属片9で島状の電極を形成しても保持することができる程度の粘着性を有するものが好ましい。また、金属板34の腐食などの劣化を防止するため、耐湿性及び気密性に優れたものが好ましい。
【0086】
次に、半導体素子1のソース電極1bとゲート電極1cに突起電極10をそれぞれ形成する。突起電極の形成方法はワイヤボンディング工法を応用したSBB(スタッドバンプボンディング)工法で行なう。又は、半導体製造プロセスを用いたメッキバンプでも形成可能である。
【0087】
次に、突起電極10を形成した半導体素子1のドレイン電極1a側に、金属片9を半田13を用いて電気的及び物理的に接合する。接合方法は、窒素を充填し酸素を取り除いた加熱炉(例えば250〜300℃)に金属片9を入れ、例えば250〜300℃で溶融した半田13を金属片9上に滴下する。金属片9上の半田13は溶融状態である。半田13を滴下した所に、半導体素子1のドレイン電極1aを降下させ、接触させることにより、溶融している半田13が両者の間で広がる。次いで、加熱炉の温度を下げる事により、溶融している半田13は硬化し、半導体素子1のドレイン電極1aと金属板34は電気的及び物理的に接合される。
【0088】
次に、金属板34に設けた穴34aに挿入するために、半導体素子1を接合した金属片9を曲げる必要がある。第6実施形態ではフィルム状に巻き取られている金属片9に対して、曲げ及びカットを同時的に行うことができる金型(図示せず)に入れ、不要な部分をカットすると同時に金属板34の穴34aに挿入するため金属片9を曲げて屈曲部8を構成する。
【0089】
次に、半導体素子1のソース電極1bとゲート電極1c上に形成された突起電極10と金属板34を接合する工程を説明する。
【0090】
まず、金属板34の電極と、半導体素子1の突起電極10及び金属片9の屈曲部8の先端の接続端子9aを挿入する穴34aを位置合わせする。この時、金属板34と金属片9は接触していない。
【0091】
次に、超音波エネルギーを印加できる圧着用ツール(図示せず)を金属片9に接触させ、金属片9側から半導体素子1側の方向に向かって押圧する。押圧と同時に超音波エネルギーを金属片9に印加し、突起電極10と金属板34間に押圧力と超音波エネルギーにより金属間接合を得る。また、同時に金属片9の屈曲部8の先端は粘着フィルム35の中に挿入させる。しかし、粘着フィルム35を貫通してはいない。
【0092】
上記工程により、金属板34上に半導体素子1を実装する。
【0093】
その後、金属板34に、クリーム半田13を印刷し、表面実装部品37を装着して加熱するといった、一般的な表面実装技術で表面実装部品37を接合する。また、挿入部品36の場合は、挿入部品36のリード36aを金属板34の穴34bに入れ、粘着フィルム35に挿入させる。粘着フィルム35により挿入部品36の2本のリード36aが金属板34の2個の穴34bにそれぞれ入った状態が保持される。
【0094】
次に、下側加熱プレート41上に放熱用金属板39を置き、その上に樹脂シート38を置く。この樹脂シート38は、金属板34との接着力向上を狙って例えばエポキシ樹脂を含有し、また、放熱性の向上を目指して伝熱粒子例えばアルミナ粒子が混合されている。また、この樹脂シート38は、セラミック基板製造時のグリーンシートの様に、シート状ではあるが、半硬化した様に軟らかな状態となっている。
【0095】
次に、半導体素子1を実装した金属板34を、半導体素子1側を下向きにして、樹脂シート38の上に置く。
【0096】
最後に、上側加熱プレート40を降下させ、粘着フィルム35及び金属板34を介して下向きに加圧することにより、半導体素子1、表面実装部品37、挿入部品36及び金属板34を樹脂シート38中に埋め込む。また、加熱により樹脂シート38のエポキシ樹脂成分を硬化させ、放熱用金属板39、半導体素子1、金属板34との密着を図る。
【0097】
次に、上側加熱プレート40と下側加熱プレート41を取り外すと、図12に示す、電子回路装置が出来る。
【0098】
図12に示す電子回路装置の表面に貼り付けた粘着フィルム35を外すと、図13に示す構造となる。この時、粘着フィルム35に挿入された金属片の接続端子9aと挿入部品36のリード36aは、電子回路装置の表面に凸部として現れる。また、粘着フィルム35を剥がした後の金属板34は、それまで保護されていたため、汚れや厚い酸化膜の無い、きれいな金属面になっている。図13に示す電子回路装置の表面に(図13の上面)、表面実装部品37や新たな半導体素子1を実装した構造を図14に示す。
【0099】
図14に示す、電子回路装置の表面に実装している半導体素子1は、埋め込まれた半導体素子1と同様に、超音波エネルギーと加圧力で、突起電極10と金属板34とを接合する。また、電子部品37に対しても、クリーム半田13を印刷し、部品実装、加熱工程でなる一般的な表面実装技術で接合する。この時、金属基板34の表面より凸部として出している、金属片9の接続端子9aと挿入部品36のリード36aの周囲にも、クリーム半田13を印刷供給及び加熱する。これにより図14に示すように、金属板34と金属片9の接続端子9aの間が半田13により電気的に接合されるとともに、挿入部品36のリード36aと金属板34との間が半田13により電気的に接合される。
【0100】
上記第6実施形態によれば、粘着フィルム35を貼り付け電気配線パターンを形成した金属板34上に半導体素子1を実装後、半導体素子1と金属板34を樹脂シート38中に埋め込み、硬化させる。硬化した樹脂は回路基板の主材料となり、その後、粘着フィルム35を剥がす事により、電気回路パターンを形成した金属板34が回路基板の表面に表れ、半導体素子1が埋め込まれた回路基板が完成する。その後、回路基板表面に別の半導体素子1や電子部品別の37を実装する事により、基板内に半導体素子1がある立体的な実装構造を提供する事ができる。よって、上記の様な工程を経て、高放熱、大電流を必要とする半導体素子1は電子回路装置内部に埋め込み、放熱を必要としない半導体素子1は従来の様に表面に実装できる方法を提供できる。また、電子部品36,37も基板4内に埋め込む事が可能となり、立体的な配置により電子回路装置の小型化が可能となる。このように、電子回路装置内部に埋め込まれた半導体素子1は、全方向に、すなわち、バンプ10を介して金属板34、半田13を介して金属片9、樹脂38に対して放熱することができ、高い放熱性を確保することができる。
【0101】
(第7実施形態)
図15は、本発明の第7実施形態における電子回路装置の製造工程を示したものである。
【0102】
42は樹脂成形機の上金型である。43は樹脂成形機の下金型である。14は樹脂成形機のノズルである。第6実施形態と比較して放熱特性が必要無い場合は、第6実施形態で使用した樹脂シート38では無く、図15に示す様に、200℃〜300℃の加熱により溶融した成形用樹脂61を樹脂成形機より上金型42と下金型43とで形成されるキャビティ60内に流し込み、成形用樹脂の温度を低下させて硬化させる工法を用いる事ができる。
【0103】
上記第7実施形態によれば、短時間(例えば5〜10sec)で成形することができ、成形技術により量産性に優れたものとすることができ、かつ、高圧で成形することにより、樹脂中に空気のボイドを無くすことができる。
【0104】
また、第7実施形態の変形例として、図16に示すように、メタルマスク45と印刷用スキージ46を用い、印刷用樹脂47をメタルマスク45の開口した部分45aに形成し、加熱又は光により樹脂47を硬化させる事もできる。この場合の完成図を図17に示す。
【0105】
上記第7実施形態の変形例によれば、金型が不必要となることにより、低コスト化を図ることができるとともに、例えば、印刷機とUV硬化炉と安価な設備により、製造設備の低コスト化も図ることができる上に、加熱工程が不要であるため信頼性を向上させることができる。
【0106】
(第8実施形態)
図18は、本発明の第8実施形態における電子回路装置を示したものである。
【0107】
第6実施形態と異なり、第8実施形態ではドレイン電極1aを金属板34に半田13で接合する。これは第6実施形態と同じ工法で行なう。ソース電極1bとゲート電極1cには、突起電極10をそれぞれ形成し、半導体素子結線用金属片9Aと接合する。突起電極10と金属片9A間の接合は超音波及び加圧力で行なう。また、金属板34と金属片9Aとの接合も超音波及び加圧力で実施する。
【0108】
上記第8実施形態によれば、半導体1を高放熱でかつ小型パッケージとして活用することができ、かつ、電流により配線パターン設計が変更可能なパッケージとすることができる上に、高放熱樹脂の採用により従来のパッケージと比較して高放熱化を図ることができる。
【0109】
(第9実施形態)
図19は、本発明の第9実施形態における電子回路装置を示したものである。
【0110】
第6実施形態では金属片9と放熱用金属板39との距離は、熱プレスの加圧条件により制御している。しかし、電気的な絶縁規格では、金属片9と放熱用金属板39との間にある一定の距離が確保されていることの保証が必要となる。このような場合は、金属片9の上に、放熱用金属板39との間である一定の距離以上の距離を確保できる絶縁性スペーサー48を入れ、金属片9と放熱用金属板39との間に、スペーサー48により、電気的な絶縁距離以上の距離を強制的に確保するようにする。
【0111】
上記第9実施形態によれば、スペーサー48により、金属片9と放熱用金属板39との間に、簡単かつ確実に、金属片9と放熱用金属板39との間に電気的な絶縁距離以上の距離を確保することができる。また、絶縁距離に関する規格に対して、スペーサーの寸法のみで保証することができる。また、電圧及び電流の仕様により、絶縁距離規格の適用が変わっても、スペーサーのみで対応が可能となる。
【0112】
(第10実施形態)
図20は、本発明の第10実施形態における電子回路装置の製造工程を示したものである。
【0113】
金属片9と放熱用金属板39が接しても、金属片9と放熱用金属板39との間で電気的絶縁が確保されるように、金属片9の放熱用金属板39に対向する面に絶縁層の一例としての酸化膜49を設けている。なお、絶縁層の他の例として、酸化膜49の代わりに、絶縁性の保護フィルムも使用可能である。
【0114】
上記第10実施形態によれば、により、例え誤って放熱用金属板39に接触しても、金属片9が酸化膜49を有することにより、簡単かつ確実に、金属片9と放熱用金属板39との間に電気的な絶縁を確保することができる。また、金属片9に対して全面すなわち金属片9の放熱用金属板39に対向する面に保護フィルムが貼付けられているため、2重絶縁規格の採用が可能となる。このため、放熱板39との間にある樹脂38を薄くすることができる。また、フィルム上に金属片9があるため、フィルムをベースとして金属片9で回路パターンを形成することが可能となり、2層基板とすることができる。
【0115】
(第11実施形態)
図21は、本発明の第11実施形態における電子回路装置の製造工程を示したものである。
【0116】
放熱性を向上させるために、図21における放熱用金属板39の上に、凹凸部39aを形成している。この凹凸39aにより樹脂38と放熱用金属板39の接触面積が増大し、図14の電子回路装置と比較して、第11実施形態では放熱性を約20%向上させることができる。
【0117】
上記第11実施形態によれば、放熱用金属板39の上に、凹凸部39aを形成しているため、樹脂38と放熱用金属板39の接触面積が増大し、放熱性をより一層高めることができる。
【0118】
(第12実施形態)
図22は、本発明の第12実施形態における電子回路装置の製造工程を示したものである。
【0119】
第6実施形態では電気配線の役目をする金属板34は1層のみであったが、第12実施形態の様に多層化する事も可能である。図22に示すように、電気配線パターンを形成した金属板34と樹脂シート38を交互に重ね合わせ、加熱及び加圧プレスすることにより多層化構造が可能となる。各層間の電気的接続は屈曲部34cの様に屈曲させた部分で接続する構造にする。又は、層間導電ピン51を金属板34に半田13を介して実装する事で得られる。放熱用金属板39を電気配線パターン形成した金属板34に変更すると、両面電極基板も可能である。図23に、第12実施形態の片面2層の電子回路装置を示す。
【0120】
上記第12実施形態によれば、多層化する事により面積を縮小させることができ、かつ、複数回プレスにより、2層以上の多層化が可能となる。また、第9実施形態と同様に、絶縁距離を確保することができる。
【0121】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【0122】
例えば、第6実施形態〜第12実施形態では、半導体素子1を有する半導体装置として図6に示す第4実施形態の半導体装置を代表例として使用したが、これに限られるものではなく、第1〜第3実施形態や第5実施形態の半導体装置にも適用することができる。
【0123】
また、第6実施形態〜第12実施形態では、樹脂シート35は最終的には取り外すものとして記載しているが、金属片9の接続端子9a及び各部品の接続端子において所定の電気的接続が確保できるのであれば、樹脂シート35を取り外すことなく使用するようにしてもよい。例えば、具体的には図示しないが、金属片9の接続端子9a及び各部品の接続端子と金属板34とを半田13で電気的に接続するとき、半田13の熱で樹脂シート35の各接続端子付近を溶融させて各接続端子及びその周囲の金属板34を露出させ、両者の接続を確保できるようにしてもよい。
【0124】
また、上記ゲート電極やソース電極は、図1に示すように屈曲するものに限らず、図1〜図3に相当する図25〜図27に示すように、大略T字状に金型で凸部形成したものや、金型で棒状素材の先端部を棒状の長手方向と直交する方向に押し出し成形して大略T字状に形成することもできる。
【0125】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【0126】
【発明の効果】
以上のように、本発明は、大電流用の半導体装置の半導体素子と回路基板との電気的接合において配線用ワイヤに代えて金属片を使用することにより、配線用ワイヤを無くすことによる浮遊容量や導通抵抗の低減、小型化を計ることが出来ると共に金属片の熱容量及び材質を適宜選択することにより、放熱効果も向上させることが出来る。
【0127】
また、本発明によれば、回路基板上に半導体素子を実装する電子回路装置の接合であって大電流用の半導体装置の半導体素子と回路基板との電気的接合において配線用ワイヤに代えて金属片を使用し、かつ、半導体素子を絶縁性樹脂に埋め込むことにより、高放熱化、大電流化、低抵抗化、低浮遊インダクタンス化、さらに小型化を簡単に実現できる。
【0128】
本発明によれば、半導体装置を回路基板に実装するときに、半導体素子はバンプを介して、加熱、加圧、超音波振動のうちの一つ、又は組み合わせの方法により回路基板に接合されるとともに、金属片の挿入部は半田付け、又は、導電ペーストを用いて回路基板に接合される場合には、半導体素子の電極部の接続と金属片の接続を分けることにより、他の部品の実装、接続の対応性を広くすると言う作用を有するものである。
【0129】
また、半導体素子と金属板を埋め込む樹脂材料に、高放熱と電気的絶縁を両立する材料を混合した後、シート状加工された形成されたシート状樹脂に、半導体素子を実装した金属板を加熱及び加圧プレスで埋め込み、硬化させるようにする場合には、直方体である半導体素子の1面は金属板に接し、残り5面は高放熱の樹脂材料に接することになる。このため半導体素子の高放熱を実現する構造を提供する事ができる。
【0130】
また、本発明において半導体素子のドレイン電極を金属板と半田付けする場合には、従来と同様に電気的抵抗が低く抑えられる。また、本発明においてソース電極及びゲート電極が突起電極(例えば高さ50ミクロン以下の突起電極)を介して金属板に実装する場合には、従来のアルミ線を用いた場合より配線抵抗と浮遊インダクタンスを減少させる事が可能となる構造を提供する事が出来る。
【図面の簡単な説明】
【図1】 本発明の第1実施形態にかかる半導体装置の断面図である。
【図2】 上記第1実施形態の半導体装置を回路基板へ実装した状態を示す断面図である。
【図3】 上記第1実施形態の半導体装置を回路基板へ実装した状態であって、半導体装置は基板に対してバンプ接合させ、金属片は基板に対して半田付け接合した状態を示す断面図である。
【図4】 (a),(b),(c)はそれぞれ本発明の第2実施形態における半導体装置の金属片の屈曲部付近の断面図、正面図、及び底面図である。
【図5】 (a),(b)はそれぞれ本発明の第3実施形態における半導体装置の金属片屈曲部端面へバンプが形成された状態での断面図及び正面図である。
【図6】 本発明の第4実施形態にかかる半導体装置の回路基板への実装で金属片は挿入、半田付けの断面図である。
【図7】 (a),(b)はそれぞれ図6の半導体装置の金属片の屈曲部の挿入部付近の断面図及び正面図である。
【図8】 本発明の第5実施形態にかかる半導体装置であって平板金属片を用いた半導体装置の断面図である。
【図9】 図8の平板金属片による半導体装置の回路基板への実装状態を示す断面図である。
【図10】 従来の半導体実装の断面図である。
【図11】 本発明の第6実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図12】 上記第6実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図13】 上記第6実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図14】 上記第6実施形態における電子回路装置の断面図である。
【図15】 本発明の第7実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図16】 本発明の第7実施形態の変形例における電子回路装置の工程を説明するための一部断面説明図である。
【図17】 図16の変形例における電子回路装置の工程を説明するための一部断面説明図である。
【図18】 本発明の第8実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図19】 本発明の第9実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図20】 本発明の第10実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図21】 本発明の第11実施形態における電子回路装置の断面図である。
【図22】 本発明の第12実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図23】 本発明の第12実施形態における電子回路装置の工程を説明するための一部断面説明図である。
【図24】 従来の電子回路装置の断面図である。
【図25】 本発明の上記第1実施形態の変形例にかかる半導体装置の断面図である。
【図26】 図25の上記第1実施形態の変形例にかかる半導体装置を回路基板へ実装した状態を示す断面図である。
【図27】 図25の上記第1実施形態の変形例にかかる半導体装置を回路基板へ実装した状態であって、半導体装置は基板に対してバンプ接合させ、金属片は基板に対して半田付け接合した状態を示す断面図である。
【符号の説明】
1…半導体素子、1a…ドレイン電極、1b…ソース電極、1c…ゲート電極、3…接合材、4…回路基板、7…半導体装置、8…屈曲部、9,9A…金属片、9a…接続端子、10…バンプ、11…凸部、12…端面バンプ、13…半田、14…挿入穴、15…挿入部、16…平金属片、16a…張り出し部、17…長バンプ、34…金属板、34a,34b…穴、34c…屈曲部、35…粘着フィルム、36…挿入部品、37…表面実装部品、38…樹脂シート、39…放熱用金属板、39a…凹凸部、40…上側加熱プレート、41…下側加熱プレート、42…上金型、43…下金型、44…成形機ノズル、45…メタルマスク、46…印刷用スキージ、47…印刷用樹脂、48…スペーサー、49…酸化膜、51…層間導電ピン、60…キャビティ、61…成形用樹脂。
Claims (17)
- 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子の先端部は、一つ又は複数の凸部により構成されている半導体装置。 - 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極にバンプを形成し、上記半導体の上記表裏両面のうちの他の面の電極面には、上記基板に向けて延びかつ上記基板に電気的に接続可能な接続端子を有する金属片を接合するとともに、
上記金属片の上記接続端子は上記回路基板に明けた穴に挿入する挿入部を形成する半導体装置。 - 表裏両面に電極を有する大電流用半導体を回路基板に実装される半導体装置において、
上記半導体の上記表裏両面のうちの片面の電極面に、上記半導体より大きい平板な金属片を接合した後、上記半導体の上記表裏両面のうちの他の面の電極にバンプを形成し、上記金属片の張り出し部にも、上記半導体に形成したバンプと高さが同一となるようにバンプを形成したことを特徴とする半導体装置。 - 請求項2に記載の上記半導体装置を上記回路基板に実装するとき、上記バンプは、加熱、加圧、超音波振動のうちの一つ、又は、組み合わせの方法により、上記挿入部は半田付け、又は、導電ペーストを用いて上記回路基板に電気的に接合されることを特徴とする半導体装置の実装方法。
- 一方の面が樹脂フィルムにより保護され、かつ、電気回路パターンを形成した金属板の他方の面と請求項1〜3のいずれか1つに記載の上記半導体装置の上記半導体素子上の電極とを電気的に接合し、
上記金属板に接合された上記半導体素子を絶縁性樹脂に埋め込むようにしたことを特徴とする電子回路装置の製造方法。 - 上記樹脂に上記半導体素子が埋め込まれた上記金属板より上記フィルムを取り外すようにした請求項5に記載の電子回路装置の製造方法。
- 上記樹脂フィルムにより保持された上記金属板と上記半導体素子との電気的接合が上記半導体素子上の突起電極により行われる請求項5又は6に記載する電子回路装置の製造方法。
- 金属プレート板の上に埋め込み用樹脂を置き、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを位置合わせし、
上記半導体素子を実装した上記金属板と上記埋め込み用樹脂とを加熱した金属プレートで押圧して、上記半導体素子を上記埋め込み用樹脂中に埋め込むようにした請求項5〜7のいずれか1つに記載する電子回路装置の製造方法。 - 上記半導体素子を実装した上記金属板を成形用金型内へ入れ、
加熱した成形用樹脂を上記成形用金型の内部のキャビティに注入する工程と、金型内部に注入された樹脂を冷却する工程により、半導体素子を樹脂中に埋め込むようにした請求項5〜7のいずれか1つに記載する電子回路装置の製造方法。 - 上記半導体素子を実装した上記金属板にメタルマスクを位置合わせした後、重ね合わせ、
印刷用樹脂を上記メタルマスク上より印刷して上記半導体素子を覆い、
上記半導体素子を覆った上記印刷用樹脂を硬化させることにより、上記半導体素子を上記印刷用樹脂中に埋め込むようにした請求項5〜 7 のいずれか1つに記載する電子回路装置の製造方法。 - 上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込むとき、上記金属板に接合された上記半導体素子以外の電子部品をも上記絶縁性樹脂に埋め込むようにした請求項5〜10のいずれか1つに記載する電子回路装置の製造方法。
- 上記金属板に接合された上記半導体素子を上記絶縁性樹脂に埋め込んだのち、上記絶縁性樹脂上に放熱用金属板を備えるようにした請求項5〜11のいずれか1つに記載する電子回路装置の製造方法。
- 上記放熱用金属板と上記半導体素子又は上記電子部品との間に電気的絶縁スペーサーを備えるようにした請求項5〜12のいずれか1つに記載する電子回路装置の製造方法。
- 上記半導体素子、又は、上記半導体素子及び上記電子部品上で電気が流れる部分であって上記放熱用金属板に対向する部分に絶縁層を備えて、当該部分と上記放熱用金属板との間を電気的に絶縁させるようにした請求項5〜12のいずれか1つに記載する電子回路装置の製造方法。
- 上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂に上記放熱用金属板の凹凸部分を接触させて上記半導体素子又は上記電子部品の放熱性を高めるようにした請求項5〜14のいずれか1つに記載する電子回路装置の製造方法。
- 上記半導体素子、又は、上記半導体素子及び上記電子部品を埋め込んだ上記樹脂上に第2金属板を備え、上記半導体素子、又は、上記半導体素子及び上記電子部品を接合した上記金属板と上記第2金属板とを電気的に接続させるようにした請求項5〜15のいずれか1つに記載する電子回路装置の製造方法。
- 請求項5〜15のいずれか1つに記載する電子回路装置の製造方法により製造された電子回路装置。
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JP2017028060A (ja) * | 2015-07-21 | 2017-02-02 | 株式会社デンソー | 電子装置 |
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JP5556316B2 (ja) * | 2010-04-02 | 2014-07-23 | 株式会社デンソー | 表面実装型電子部品及び表面実装型電子部品の実装構造 |
JP5589950B2 (ja) * | 2011-05-06 | 2014-09-17 | 株式会社デンソー | 電子装置 |
JP2014078646A (ja) * | 2012-10-12 | 2014-05-01 | Panasonic Corp | パワーモジュールとその製造方法 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010279207A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | モールドモータ、電動車両及びモールドモータの製造方法 |
JP2017028060A (ja) * | 2015-07-21 | 2017-02-02 | 株式会社デンソー | 電子装置 |
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