[go: up one dir, main page]

JP3981817B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3981817B2
JP3981817B2 JP2002185789A JP2002185789A JP3981817B2 JP 3981817 B2 JP3981817 B2 JP 3981817B2 JP 2002185789 A JP2002185789 A JP 2002185789A JP 2002185789 A JP2002185789 A JP 2002185789A JP 3981817 B2 JP3981817 B2 JP 3981817B2
Authority
JP
Japan
Prior art keywords
bump
substrate
wiring
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002185789A
Other languages
English (en)
Other versions
JP2003124257A (ja
Inventor
英男 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002185789A priority Critical patent/JP3981817B2/ja
Priority to US10/212,101 priority patent/US6881612B2/en
Priority to CNB02128296XA priority patent/CN1193418C/zh
Publication of JP2003124257A publication Critical patent/JP2003124257A/ja
Application granted granted Critical
Publication of JP3981817B2 publication Critical patent/JP3981817B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
半導体チップを基板にフェースダウン実装する場合、半導体チップは基板に接着剤によって固着することができる。ここで、接着剤の熱膨張率は、半導体素子の熱膨張率よりも大きいため、半導体素子と接着剤との剥離等がおこることが考えられる。そこで、バインダ（樹脂）よりも熱膨張率の小さいシリカ系フィラー等の絶縁性のフィラーを接着剤に混入して、接着剤と半導体素子との熱膨張係数の差を小さくする場合がある。
【０００３】
しかしながら、図１１に示すように、所定の高さ以上の高さのバンプを用いた場合、半導体チップ４００を絶縁性のフィラー４１２を含む接着剤４１０を介して基板４２０に押圧する際に、バンプ４０２の形状が変形して、バンプ４０２の端面に大きく凹状の窪み４０４が形成される場合があった。このことは実験結果より、シリカ系フィラー等の絶縁性のフィラー４１２を含む接着剤４１０は流動性が低くなり粘度が増すことから、接着剤４１０からバンプ４０２の端面に加わる力が大きくなることが原因であることがわかった。バンプ４０２は、その高さが高い場合（例えば、形成時のレベリングの際にかける荷重が低い場合）には変形しやすいため、接着剤４１０に接してから基板４２０の配線パターン４２２に電気的に接続するまでの間に変形が始まる。そして、基板４２０の配線パターン４２２に対向するバンプ４０２の端面に凹状の窪み４０４ができる。
【０００４】
図１１に示すように、凹状の窪み４０４がバンプ４０２の端面に形成されると、凹状の窪み４０４に絶縁性のバインダ（樹脂）又は絶縁性のフィラー４１２がたまりやすくなり、バンプ４０２と配線パターン４２２との電気的接続が絶縁性のバインダ（樹脂）又は絶縁性のフィラー４１２により影響を受けるが、絶縁性のフィラー４１２の排出性を制御することは困難であった。
【０００５】
本発明は、バンプを変形しにくくすることにより信頼性が高く、均質化された半導体装置及びその製造方法、回路基板並びに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、（ａ）半導体素子の電極に導電部材を設けること、
（ｂ）前記導電部材を約２／３以下の高さに押し潰してバンプを形成すること、
（ｃ）前記半導体素子と、配線パターンを有する基板と、を絶縁性のフィラーを含む接着剤を介して対向させること、及び、
（ｄ）前記半導体素子及び前記基板の少なくとも一方を押圧して、前記バンプを前記配線パターンに電気的に接続すること、
を含む。
【０００７】
本発明によれば、バンプが変形しにくいため、バンプの端面が変形するのに要する力は、バンプが接着剤を排出する（押し出す）のに要する力よりも大きくなる。よって、バンプが接着剤に接してから基板の配線パターンに電気的に接続するまでに、接着剤からバンプの端面に加わる力によって、バンプの端面に凹状の窪みができるのを防ぐことができる。すなわち、接着剤を介して半導体素子と基板とを固着する場合でも、接着の際にバンプと配線パターンとの接合面に絶縁性のバインダ（樹脂）又は絶縁性のフィラーが過剰にたまるのを防ぐことができる。これにより、バンプと配線パターンとの電気的接続の抵抗値の低下を抑えることができ、かつ、絶縁性のフィラー等の排出の制御性がよくなるため、半導体装置ごとの電気的特性のばらつきを少なくすることができる。したがって、半導体装置の信頼性を高めることができ、かつ、半導体装置の品質を均質化することができる。
【０００８】
（２）この半導体装置の製造方法において、
前記（ａ）工程で、ワイヤの先端にボールを形成して、前記ワイヤの前記ボールを前記半導体素子の前記電極にボンディングし、前記ボールを前記電極に残すように前記ワイヤを切断して、前記電極に前記導電部材を設けてもよい。
【０００９】
（３）この半導体装置の製造方法において、
前記接着剤は、導電性のフィラーを含む異方性導電材料であり、
前記（ｄ）工程で、前記バンプ及び前記配線パターンの間に、前記導電性のフィラーを介在させてもよい。
【００１０】
（４）この半導体装置の製造方法において、
前記バンプは、金を含む材料からなるものであってもよい。
【００１１】
（５）この半導体装置の製造方法において、
前記（ａ）及び（ｂ）工程を複数の前記半導体素子を有する半導体ウエハに対して行い、
前記（ｃ）工程前に、前記半導体ウェハを１つの前記半導体素子ごとに半導体チップに切り出すことをさらに含み、
前記（ｃ）及び（ｄ）工程を前記半導体チップに対して行ってもよい。
【００１２】
これによれば、ウェハレベルでバンプを形成することができるので、生産効率に優れる。
【００１３】
（６）この半導体装置の製造方法において、
前記半導体素子は、半導体チップであってもよい。
【００１４】
（７）本発明に係る半導体装置の製造方法は、バンプが形成された半導体チップと、前記バンプよりも幅が狭い配線が形成された基板と、の間に絶縁性のフィラーを含む接着剤を配置すること、及び、
前記接着剤を介して、前記基板に向って前記半導体チップを加圧することにより、前記バンプの先端面に凹部を形成し、前記バンプと前記配線とを電気的に接続すること、
を含む。
【００１５】
本発明によれば、配線の幅が狭いことにより、バンプに生じる凹部を小さくすることができる。また、バンプの凹部に配線を入れることができるので、配線とバンプとの電気的な接続面積を大きくすることができる。
【００１６】
（８） この半導体装置の製造方法において、
前記バンプと前記配線とは、前記バンプが前記接着剤を押し分けることにより電気的に接続され、
前記凹部は、前記接着剤を押し分ける際に形成されていてもよい。 （９）この半導体装置の製造方法において、
前記配線の先端面の幅は、前記バンプの前記先端面の幅よりも狭くなっていてもよい。
【００１７】
（１０）この半導体装置の製造方法において、
前記配線は、下端部よりも先端部が小さくなるように形成されていてもよい。
【００１８】
（１１）本発明に係る半導体装置の製造方法は、バンプが形成された半導体チップと、凸部を有する配線が形成された基板と、の間に絶縁性のフィラーを含む接着剤を配置すること、及び、
前記半導体チップ及び前記基板の間に加圧力を加え、前記接着剤からの圧力によって前記バンプの先端面に凹部を形成し、前記バンプの前記凹部に前記配線の前記凸部を嵌め合わせて、前記バンプと前記配線を電気的に接続すること、
を含む。
【００１９】
本発明によれば、配線が凸部を有し、バンプの凹部に凸部を嵌め合わせるので、配線とバンプとの電気的な接続面積を大きくすることができる。このため、接続不良が生じにくい。
【００２０】
（１２）本発明に係る半導体装置は、上記半導体装置の製造方法によって製造されてなる。
【００２１】
（１３）本発明に係る回路基板は、上記半導体装置を有する。
【００２２】
（１４）本発明に係る電子機器は、上記半導体装置を有する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００２４】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法を、図１（Ａ）〜図５に対応させて説明する。なお、本実施の形態の半導体装置の製造方法は、図１（Ａ）〜図３に示すバンプの形成方法を含む。
【００２５】
図１（Ａ）に示すように、１つ又は複数（多くの場合複数）の電極（パッド）１２が形成された半導体素子を用意する。図示する例では、半導体素子は、半導体チップ１０である。あるいは、後述するように、半導体素子は、半導体ウェハ５０の一部（図３参照）であってもよい。
【００２６】
半導体チップ１０は、球状に形成されても構わないが、直方体に形成されることが多い。複数の電極１２は、半導体チップ１０の集積回路が形成された面（能動面）に形成される。各電極１２は、半導体チップ１０のいずれかの辺（例えば対向する２辺又は４辺）に並んで形成されてもよい。なお、電極１２は、アルミニウム又は銅などで形成されてもよい。
【００２７】
半導体チップ１０には、電極１２を避けて、パッシベーション膜（図示しない）が形成されることが多い。パッシベーション膜は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成されてもよい。
【００２８】
このような半導体チップ１０における電極１２が形成された面の側に、キャピラリ１４を配置する。キャピラリ１４には、ワイヤ２０が挿通されている。ワイヤ２０の幅（太さ）は、約２０〜３０μｍであってもよく、先端に形成するボール２２の大きさに応じて自由に決めることができる。ワイヤ２０は、金、銅又はアルミニウムなどで構成されることが多いが、導電性の材料であれば特に限定されない。ワイヤ２０の材料が、バンプ４０を構成する材料となる。
【００２９】
まず、ワイヤ２０の先端であって、キャピラリ１４の外側に、ボール２２を形成する。ボール２２は、例えば電気トーチ（図示しない）によって高圧の放電を行って形成する。ボール２２は、ほぼ球状に形成され、その径（例えば約６０μｍ）は、ワイヤ２０の幅や放電時間などで決められる。
【００３０】
そして、キャピラリ１４をいずれか一つの電極１２の上方に配置して、ボール２２をいずれか一つの電極１２の上方に配置する。クランパ１６を開放して、キャピラリ１４を下降させて、電極１２にボール２２を押圧する。ボール２２を一定の圧力で押しつけて電極１２に圧着を行っている間に超音波や熱等を印加する。こうして、図１（Ｂ）に示すように、ワイヤ２０のボール２２が電極１２にボンディングされる。なお、ボール２２は、電極１２にボンディングされることによって、その径（例えば約８０μｍ）が大きくなる。
【００３１】
その後、クランパ１６を閉じてワイヤ２０を保持し、図１（Ｃ）に示すように、キャピラリ１４及びクランパ１６を同時に上昇させる。ワイヤ２０は、引きちぎられて、ボール２２を含む部分が電極１２上に残る。こうして、電極１２上に、ワイヤ２０の一部と、ボール２２と、からなる導電部材２４を設けることができる。バンプ４０の形成の必要がある電極１２が複数ある場合には、以上の工程を、複数の電極１２について繰り返して行う。
【００３２】
電極１２上に残った導電部材２４は、ワイヤ２０の切断によって形成されるため、凸状に形成され、その上端面の面積が小さくて平らになっていないことが多い。また、導電部材２４の軸方向の高さＡ（例えば約６０〜７０μｍ）は、ボンディング前のボール２２の大きさ（径）、キャピラリ１４によるボール２２への荷重、ボール２２に接続されて残るワイヤ２０の高さなどで決められる。なお、導電部材２４はワイヤ２０の切断によって形成されるため、半導体チップ１０上の各導電部材２４の高さは多少ばらつく。
【００３３】
次に、図２（Ａ）及び図２（Ｂ）に示す工程を行い、図２（Ｃ）に示すように、半導体チップ１０に所定の高さのバンプ４０を形成する。
【００３４】
このようにネイルヘッド方式で設けられた導電部材２４は、図２（Ａ）に示すように、導電部材２４が設けられた半導体チップ１０が台３０の上に載せられた後に、図２（Ｂ）に示すように、押圧治具３２によって押し潰される。すなわち、半導体チップ１０上の導電部材２４に対してレベリングを行う。導電部材２４が設けられた電極１２が複数ある場合には、複数の導電部材２４を一括して押し潰してもよい。これによって、各導電部材２４の高さのばらつきをなくす（又は小さくする）ことができる。
【００３５】
導電部材２４を押し潰す工程では、レベリングの際にかける荷重を大きくして、押し潰された後の導電部材２４の高さ（バンプ４０の高さ）が、押し潰される前の導電部材の高さの約２／３以下になるように押し潰すことにより、バンプ４０を得る。すなわち、図１（Ｃ）及び図２（Ｃ）中の記号により説明すると、押し潰した後の導電部材の高さ（基板への実装前のバンプ４０の高さ）Ｂが、押し潰す前の導電部材の高さＡの約２／３以下になる（Ｂ≦２Ａ／３の関係になる）ように押し潰す。ここで、導電部材の高さ又はバンプの高さとは、導電部材又はバンプの底面から、導電部材又はバンプのうち最も高い部分までの距離をいうものとする。
【００３６】
これにより、この後の工程、具体的には「半導体チップ１０のバンプ４０を有する面を絶縁性のフィラー６８を含む接着剤（接着シートを含む）が設けられた基板６０の表面に対向させる工程の後に、押圧によりバンプ４０が配線パターン６２と電気的に接続するように、半導体チップ１０を基板６０に実装する工程」において、バンプ４０の高さ方向（軸方向）への変形、すなわち、図１１のようにバンプ４０の端面４１が凹状になるのを防ぐことができた。ここで、絶縁性のフィラー６８はシリカ系フィラーであり、最大粒径が約１μｍ程度のものを用いてもよい。また、接着剤は約３５μｍ程度の厚みで基板上又は半導体チップ１０上に設けられ、バインダの材質はエポキシ樹脂であってもよい。
【００３７】
導電部材２４を押し潰す工程では、例えば、押し潰す前の導電部材２４の高さＡが約６０〜７０μｍである場合に、押し潰した後の導電部材２４の高さＢは、約４０μｍ以下であってもよい。導電部材２４の高さＢは、可能な限り低くすることができるが、半導体チップ１０が実装されるときに、バンプ４０と基板６０の配線パターン６２との電気的な接続が図れる程度の高さを確保するため、０＜Ｂである。従って、図１（Ｃ）及び図２（Ｃ）中の記号により説明すると、バンプ４０の高さＢは、０＜Ｂ≦２Ａ／３という関係が成り立ってもよい。また、導電部材２４を押し潰すとその径の大きさは大きくなるが、その径は、半導体チップ１０の各電極１２間のピッチを考慮して、隣同士のバンプ４０がショートしない程度の大きさにしてもよい。
【００３８】
こうして、図２（Ｃ）に示すように、各電極１２上にバンプ４０が形成される。バンプ４０の端面４１は、切断されたワイヤ２０の一部が潰されてほぼ平坦になっていてもよい。例えば、バンプ４０の端面４１の直径は、約４０μｍ〜５０μｍであってもよい。また、バンプ４０はＡｕを含む材質からなるものであってもよい。あるいは、バンプ４０の形状は、レベリングを行った後であっても、切断されたワイヤ４０の一部によって凸状になってもよい。
【００３９】
図３に示すように、本実施の形態の変形例として、半導体ウェハ５０に、複数のバンプ４０を形成してもよい。半導体ウェハ５０は、複数の半導体素子５２を有する。半導体素子５２とは、バンプ４０を形成した後の工程で、切断されて半導体チップとなる部分を指す。半導体ウェハ５０に設けた複数の導電部材は、押圧治具によって、各半導体素子５２ごとに押し潰してもよいし、複数の半導体素子５２を含む領域で一括して押し潰してもよい。これによれば、ウェハレベルでバンプ４０を形成することができるので、生産効率に優れる。なお、半導体ウェハ５０は、バンプ４０を形成した後に各半導体素子５２ごとに切削又は切断される。
【００４０】
図４及び図５に示すように、半導体チップ１０を基板６０に実装して、半導体装置１を製造する。すなわち、図４に示すように、台３４上に基板６０を配置し、半導体チップ１０を、絶縁性のフィラー６８を含む接着剤を介して、基板６０上にフェースダウン実装する。半導体チップ１０は、バンプ４０が形成された面を基板６０に向けて搭載する。
【００４１】
基板６０は、有機系又は無機系のいずれの材料で形成されてもよい。基板６０は、半導体チップ１０の相似形をなすことが多い。図４に示すように、１つの基板６０に１つの半導体チップ１０を搭載してもよいが、１つの基板６０に複数の半導体チップ１０を搭載してもよい。後者の場合、半導体チップ１０は、複数行複数列（マトリクス状）に並べられてもよい。１つの基板６０に複数の半導体チップ１０を搭載した場合には、その後に、各半導体チップ１０ごとに基板６０を切削又は切断する。
【００４２】
基板６０には、配線パターン６２が形成されている。配線パターン６２は、複数の配線が所定の形状に引き廻されて構成されている。複数の配線のいずれかは、バンプ４０との電気的接続部（例えばランド）を有する。
【００４３】
本実施の形態では、接着剤として、異方性導電材料６４を使用する。異方性導電材料６４は、絶縁性のバインダに導電性のフィラー６６が所定の量だけ含まれたものである。異方性導電材料６４は、シート状の異方性導電膜であってもよいし、ペースト状の異方性導電ペーストであってもよい。異方性導電材料６４のバインダとして、熱硬化性の樹脂（例えばエポキシ系）を使用してもよい。
【００４４】
異方性導電材料６４には、シリカ系フィラー等の絶縁性のフィラー６８が含まれている。絶縁性のフィラー６８は、バインダにほぼ均一に分散され、これによって、例えば、異方性導電材料６４と半導体チップ１０との熱膨張係数の差を小さくして半導体装置の信頼性を高めることができる。本実施の形態において、異方性導電材料６４は、導電性のフィラー６６を単位面積あたり４５０００個／ｍｍ2、絶縁性のフィラー６８を５０〜６０％含んでいてもよい。また、本実施の形態において、導電性のフィラー６６は、樹脂ボールを核材として、該核材の周りにＮｉ及びＡｕメッキ等の金属メッキ層を設けてあってもよい。
【００４５】
このような異方性導電材料６４を、図４に示すように基板６０の面に設ける。あるいは、異方性導電材料６４を、半導体チップ１０の面に設けてもよい。異方性導電材料６４は、半導体チップ１０を基板６０に実装したときに、バンプ４０と配線パターン６２との間に介在するように設ける。また、１つの基板６０に複数の半導体チップ１０を実装する場合には、異方性導電材料６４を、基板６０上において、複数の半導体チップ１０の搭載領域を含む領域に一体的に設けてもよい。
【００４６】
図４に示すように、押圧治具３６によって、半導体チップ１０を基板６０に向けて押圧する。言い換えれば、半導体チップ１０及び基板６０の両方で、異方性導電材料６４を加圧する。その場合、異方性導電材料６４を加圧するとともに、そのバインダの接着力が発現するエネルギー（例えば熱エネルギーや光エネルギーなど）を加える。この際、半導体チップ１０のバンプ４０によって、異方性導電材料６４が押し分けられ、バンプ４０と配線パターン６２とが電気的に接続される。この際、バンプ４０によって異方性導電材料６４を押し分ける際に、配線パターン６２との接合面にあたるバンプ４０の表面に凹部が設けられる。
【００４７】
ここで、バンプ４０は、レベリングの際にかける荷重を大きくすることにより、押し潰す（レベリングする）前の導電部材２４の高さの約２／３以下になるように押し潰されて形成されている。すなわち、バンプ４０を有する半導体チップ１０をフェースダウン実装する際に、バンプ４０が異方性導電材料６４に接してから、基板６０の配線パターン６２に電気的に接続するまでに、異方性導電材料６４からバンプ４０の端面４１に加わる力によってバンプ４０が変形しないようにすることができる。これにより、バンプ４０の配線パターン６２との接合面に形成される凹部をできるだけ小さくすることができ、絶縁性のフィラー６８又は絶縁性のバインダが接合面から排出されやすくなる。したがって、バンプ４０と配線パターン６２との電気的接続が絶縁性のバインダ又は絶縁性のフィラー６８により阻害されるのを防ぐことができ、かつ、該接合を有する半導体装置ごとの電気的特性のばらつきを少なくすることができる。
【００４８】
なお、半導体チップ１０を基板６０に押圧することによって、バンプ４０はさらに（例えば約１０μｍ程度）押し潰される。例えば、押圧前のバンプ４０の高さ（導電部材２４の押し潰した後の高さＢ）が約４０μｍであれば、押圧治具３６によって、バンプ４０を約３０μｍに至るまで潰してもよい。
【００４９】
こうして、図５に示すように半導体装置１が製造される。半導体装置１は、バンプ４０が形成された半導体チップ１０と、配線パターン６２が形成された基板６０と、を含む。図５に示す例では、基板６０には、半導体チップ１０とは反対の側に、複数の外部端子７０が設けられている。外部端子７０は、図示しないスルーホールなどを介して配線パターン６２に電気的に接続されている。各外部端子７０は、ハンダボールであってもよく、例えば、ハンダなどを印刷してリフロー工程を経て形成してもよい。
【００５０】
本発明に係る半導体装置によれば、バンプ４０と配線パターン６２との間には、絶縁性のフィラー６８又は絶縁性のバインダが排出されて、なるべく介在しない構造とすることができる。したがって、両者間の電気的な接続信頼性が高い半導体装置を提供することができる。
【００５１】
なお、上記実施例では、シリカ系フィラーを含む接着剤を使用したが、これ以外に、シリカ系フィラーを含まない接着剤も使用できる。さらに、上記実施例では、異方性導電材料を使用したが、導電フィラーを含まない絶縁性の接着剤又は接着シートも使用できる。
【００５２】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体チップ１００を基板１１０に実装（フェースダウンボンディング）する。半導体チップ１００の電極（パッド）１０２には、バンプ１０４が形成されている。基板１１０には、配線１１２が形成されている。配線１１２の上端部（例えば先端面）の幅（例えば直径又は一辺の長さ）ｄ１は、その下端部（例えば底面）の幅（例えば直径又は一辺の長さ）ｄ２よりも小さくなっている。また、配線１１２の先端面の幅ｄ１は、バンプ１０４の先端面の幅Ｄよりも狭くなっている。
【００５３】
本実施の形態では、半導体チップ１００と基板１１０との間に絶縁性のフィラー１２２を含む接着剤１２０を配置する。そして、半導体チップ１００及び基板１１０の間に加圧力を加え、接着剤１２０からの圧力によってバンプ１０４の先端面に凹部１０６を形成した後に、バンプ１０４と配線１１２を電気的に接続する。
【００５４】
なお、バンプ１０４は、元々、凹部１０６を有しない状態で設けておき、ボンディング工程で凹部１０６を形成する。ただし、本実施の形態では、
ｄ１＜Ｄ
という関係が成り立つため、接着剤１２０からバンプ１０４の上端面に加えられる力が小さくなり、バンプ１０４の凹部１０６を小さくすることができる。また、凹部１０６内に配線１１２が入り込むため、両者の電気的な接続面積が大きくなる。さらに、
ｄ１＜ｄ２
という関係が成り立つため、配線１１２の強度を維持しつつ、その上端面を小さくすることができ、上述した効果が大きくなる。本実施の形態には、第１の実施の形態で説明した内容を適用することができる。
【００５５】
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態は、配線１３０が凸部１３４を有する点で第２の実施の形態と異なる。凸部１３４は、配線１１０の中央部が厚くなるように形成してもよい。配線１３０は、導電層１３２とその上の凸部１３４とで形成してもよく、その場合、凸部１３４はハンダで形成してもよい。あるいは、１つの材料で凸部１３４とその下の層を一体的に形成してもよい。
【００５６】
本実施の形態では、配線１３０の凸部１３４を、バンプ１０４の凹部１０６に嵌め合わせて、バンプ１０４と配線１３０を電気的に接続する。こうすることで、配線１３０とバンプ１０４との電気的な接続面積を大きくすることができる。このため、接続不良が生じにくい。本実施の形態について、その他の内容は第２の実施の形態で説明した通りである。
【００５７】
図８には、本発明を適用した半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置の外部端子とを機械的に接続することでそれらの電気的導通を図る。
【００５８】
そして、本発明を適用した半導体装置１を備える電子機器又は上記回路基板１０００を備える電子機器として、図９には、ノート型パーソナルコンピュータ２０００が示され、図１０には、携帯電話３０００が示されている。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を示す図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置を示す図である。
【図６】図６は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図７】図７は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を示す図である。
【図８】図８は、本発明の実施の形態に係る回路基板を示す図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【図１１】図１１は、従来技術における半導体装置のバンプの断面を示す図である。
【符号の説明】
１０ 半導体チップ
１２ 電極
２０ ワイヤ
２２ ボール
２４ 導電部材
４０ バンプ
５０ 半導体ウェハ
５２ 半導体素子
６０ 基板
６２ 配線パターン
６４ 異方性導電材料
６６ 導電性のフィラー
６８ 絶縁性のフィラー

Claims (3)

  1. バンプが形成された半導体チップと、前記バンプよりも幅が狭い配線が形成された基板と、の間に絶縁性のフィラーを含む接着剤を配置すること、及び、
    前記接着剤を介して、前記基板に向って前記半導体チップを加圧することにより、前記バンプの先端面に凹部を形成し、前記バンプと前記配線を電気的に接続すること、
    を含み、
    前記バンプと前記配線とは、前記バンプが前記接着剤を押し分けることにより電気的に接続され、
    前記凹部は、前記接着剤を押し分ける際に形成されることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記配線は、下端部よりも先端部が小さくなるように形成されてなる半導体装置の製造方法。
  3. バンプが形成された半導体チップと、凸部を有する配線が形成された基板と、の間に絶縁性のフィラーを含む接着剤を配置すること、及び、
    前記半導体チップ及び前記基板の間に加圧力を加え、前記接着剤からの圧力によって前記バンプの先端面に凹部を形成し、前記バンプの前記凹部に前記配線の前記凸部を嵌め合わせて、前記バンプと前記配線を電気的に接続すること、
    を含む半導体装置の製造方法。
JP2002185789A 2001-08-08 2002-06-26 半導体装置の製造方法 Expired - Fee Related JP3981817B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002185789A JP3981817B2 (ja) 2001-08-08 2002-06-26 半導体装置の製造方法
US10/212,101 US6881612B2 (en) 2001-08-08 2002-08-06 Method of bonding a semiconductor element to a substrate
CNB02128296XA CN1193418C (zh) 2001-08-08 2002-08-08 半导体装置及其制造方法、电路衬底以及电子仪器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001-240666 2001-08-08
JP2001240666 2001-08-08
JP2002185789A JP3981817B2 (ja) 2001-08-08 2002-06-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003124257A JP2003124257A (ja) 2003-04-25
JP3981817B2 true JP3981817B2 (ja) 2007-09-26

Family

ID=26620180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002185789A Expired - Fee Related JP3981817B2 (ja) 2001-08-08 2002-06-26 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6881612B2 (ja)
JP (1) JP3981817B2 (ja)
CN (1) CN1193418C (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208749A1 (en) * 2004-03-17 2005-09-22 Beckman Michael W Methods for forming electrical connections and resulting devices
US7524698B2 (en) * 2004-12-02 2009-04-28 International Business Machines Corporation Handling and positioning of metallic plated balls for socket application in ball grid array packages
US7600667B2 (en) * 2006-09-29 2009-10-13 Intel Corporation Method of assembling carbon nanotube reinforced solder caps
JP2008192984A (ja) * 2007-02-07 2008-08-21 Elpida Memory Inc 半導体装置及びその製造方法
JP2009065183A (ja) * 2008-10-14 2009-03-26 Nec Electronics Corp 電子装置及びその電子装置の製造方法
CN101937858A (zh) * 2010-08-03 2011-01-05 清华大学 一种倒装芯片凸点结构的圆片级制造方法
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法
JP5965185B2 (ja) * 2012-03-30 2016-08-03 デクセリアルズ株式会社 回路接続材料、及びこれを用いた半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US6232563B1 (en) * 1995-11-25 2001-05-15 Lg Electronics Inc. Bump electrode and method for fabricating the same
TW337033B (en) * 1996-02-08 1998-07-21 Matsushita Electric Ind Co Ltd Bump forming method and its forming apparatus
EP0791960A3 (en) * 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
JPH1032224A (ja) 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US5976964A (en) * 1997-04-22 1999-11-02 Micron Technology, Inc. Method of improving interconnect of semiconductor device by utilizing a flattened ball bond
JPH1140522A (ja) * 1997-07-17 1999-02-12 Rohm Co Ltd 半導体ウエハの製造方法、この方法により作製された半導体ウエハ、半導体チップの製造方法、およびこの方法により製造された半導体チップ、ならびにこの半導体チップを備えたｉｃカード
US6267650B1 (en) * 1999-08-09 2001-07-31 Micron Technology, Inc. Apparatus and methods for substantial planarization of solder bumps
US6468832B1 (en) * 2000-07-19 2002-10-22 National Semiconductor Corporation Method to encapsulate bumped integrated circuit to create chip scale package

Also Published As

Publication number Publication date
US6881612B2 (en) 2005-04-19
US20030032277A1 (en) 2003-02-13
CN1402321A (zh) 2003-03-12
CN1193418C (zh) 2005-03-16
JP2003124257A (ja) 2003-04-25

Similar Documents

Publication Publication Date Title
JP3565319B2 (ja) 半導体装置及びその製造方法
CN100423258C (zh) 半导体器件及其制造方法
JP5366674B2 (ja) 実装構造体および実装方法
JP3584930B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100462563B1 (ko) 제1반도체 펠릿의 평탄전극 및 평탄전극에 직접적으로 접촉된 제2반도체 펠릿의 돌출전극을 구비한 반도체장치
US6396155B1 (en) Semiconductor device and method of producing the same
JPH1145954A (ja) フリップチップ接続方法、フリップチップ接続構造体およびそれを用いた電子機器
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3851760B2 (ja) 半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置
US7994638B2 (en) Semiconductor chip and semiconductor device
JP3981817B2 (ja) 半導体装置の製造方法
JPH11312711A (ja) 電子部品の接続方法
JP2008192984A (ja) 半導体装置及びその製造方法
JP4480417B2 (ja) 電極バンプ及びその製造並びにその接続方法
US20040007782A1 (en) Connecting circuit devices and assemblies thereof
JPH09162230A (ja) 電子回路装置及びその製造方法
JP3582513B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPS63122133A (ja) 半導体チツプの電気的接続方法
JP3519924B2 (ja) 半導体装置の構造及びその製造方法
JP2000306949A (ja) 半導体装置及びその製造方法並びにその実装構造
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JP3494357B2 (ja) 半導体装置
JPH06268141A (ja) 電子回路装置の実装方法
US20050003576A1 (en) Semiconductor device manufacturing method
JP3337922B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051221

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070320

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070511

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070619

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110713

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110713

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120713

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120713

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130713

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees