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JP3764587B2 - 半導体装置の製造方法 - Google Patents

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JP3764587B2
JP3764587B2 JP18398898A JP18398898A JP3764587B2 JP 3764587 B2 JP3764587 B2 JP 3764587B2 JP 18398898 A JP18398898 A JP 18398898A JP 18398898 A JP18398898 A JP 18398898A JP 3764587 B2 JP3764587 B2 JP 3764587B2
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semiconductor device
semiconductor element
mounting
view
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展生 大山
眞一郎 牧
文利 藤崎
俊一 蔵本
幸生 西郷
康雄 八田
洋一 俣江
厚志 矢野
和人 辻
雅文 樋高
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Fujitsu Ltd
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Fujitsu Ltd
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
近年、半導体装置は小型化及び高集積化する傾向にあり、半導体装置内部において、機能の異なる領域同士での干渉による誤動作の発生や特性が不安定になる可能性が高くなっている。
【０００２】
そこで、内部における異なる機能領域間での干渉のない半導体装置の提供が求められている。
【０００３】
【従来の技術】
図１２は、従来技術を説明するための半導体装置の断面図及び上方からの透視図である。ここでは、ＣＳＰ(Chip Size Package) と呼ばれる小型の半導体装置を例に説明する。
図１１（ａ）の断面図に示すように、従来の半導体装置８１は、半導体素子８２が樹脂パッケージ８３に封止されるものであり、半導体素子８２表面の信号端子と樹脂パッケージ８３の下面に突出する実装用突起８５とがワイヤー８４により電気的に接続されている。
【０００４】
実装用突起８５の表面には金属膜８６が被着されており、半導体素子８２の底面は絶縁性接着剤８９で覆われている。
また、半導体装置８１における平面的な構成は、図１１（ｂ）の透視図からわかるように、中央部に半導体素子８２が位置しており、その周辺部に複数の金属膜８６（実装用突起）が配置されている。そして複数の金属膜８６が半導体素子８２の信号端子とワイヤー８４により接続されている。
【０００５】
半導体素子８２の信号端子の中には、各種信号の入出力が行なわれる端子に加えて、基準電位となるグランド用端子が含まれている。
【０００６】
【発明が解決しようとする課題】
近年の半導体装置は、小型化及び高集積化が進んでおり、狭い範囲内に複数の異なる機能を有する領域が入り混じる構成となっている。図１２は従来技術の課題を説明するための図であり、半導体装置を部分的に拡大した断面模式図を示している。
【０００７】
図１２に示す半導体装置８１は、例えばＰＬＬ(Phase Locked Loop) 回路を構成するものであり、半導体素子８２の内部には、半導体基板８７をベースにして形成された第１の機能領域９０と第２の機能領域９１を含む複数の機能領域が存在しており、それぞれの領域はアイソレーション９２によって分離されている。第１の機能領域９０及び第２の機能領域９１の表面には、配線パターン９３が形成されており、その一部は基準電位となるグランド用端子９４に接続されている。グランド用端子９４は、半導体基板８７内部に存在する僅かなノイズを逃がすことにも使用されており、アイソレーション９２表面に設けられている。
【０００８】
そして半導体装置８２の底面、即ち半導体基板８７の底面には絶縁性接着剤８９が被着されている。
先にも述べたように、半導体装置８１は非常に小型で高集積化されており、第１の機能領域９０と第２の機能領域９１は極めて狭い範囲内に近接して設けられており、その機能も異なるものである。
【０００９】
ＰＬＬ回路の場合、分周器等により周波数の変換を行なっており、内部で使用される周波数が複数存在する。例えば、第１の機能領域９０が周波数ｆ１で動作するのに対して、近接する第２の機能領域９１が全く異なる周波数ｆ２で動作する。
このような構成であると、それぞれの領域から漏洩する周波数がノイズとなって矢印で示すように、入り込んで特性を不安定にする原因となったり、誤動作を引き起こすことになる。
【００１０】
アイソレーション９２上にグランド用端子９４が設けられているが、第１の機能領域９０と第２の機能領域９１とが近接していることから、離間した位置にあるグランド用端子９４からノイズを十分に逃がすことができない。ノイズの経路となる部分にグランド用端子を狭いピッチで複数形成しておくことで、ノイズを逃がすことも考えられるが、そもそも小型で高集積化を前提としている半導体装置において、このような対策は採用することができない。
【００１１】
本発明は、上記課題を解決して、異なる機能領域間での干渉による悪影響を防止して、安定した動作を確実に行い得る小型で高集積の半導体装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するための本発明は、半導体素子と、該半導体素子を封止する樹脂パッケージと、前記半導体素子の信号端子を前記樹脂パッケージ外部に導出する信号経路と、前記半導体素子裏面と接触するグランド用金属膜と、該グランド用金属膜に接続され前記樹脂パッケージ外部に導出されるグランド経路とを具備することを特徴としている。
【００１３】
上記本発明の半導体装置によれば、半導体素子裏面に接触するようにグランド用金属膜が被着されていることから、半導体素子内部の不要な電気信号が金属膜により吸収され、外部に逃がされる。そのため、機能の異なる複数の動作領域間での干渉による誤動作を防止することができる。
また、本発明の前記樹脂パッケージは、その実装面に金属膜が配設された複数の実装用突起を有しており、該樹脂突起に配設される金属膜と、前記半導体素子の信号端子とが導電性ワイヤーにより接続されることで前記信号経路を形成していることを特徴としている。
【００１４】
上記本発明によれば、半導体素子の周辺部に延びるリード端子を必要とせず、半導体素子の直下に外部端子となる金属膜が配設された樹脂突起を有する極めて小型の半導体装置において、半導体素子内部の不要なノイズを外部に除去することができる。
また、本発明の半導体装置の製造方法は、実装面に複数の実装用突起を有する樹脂パッケージ内に信号端子が前記実装用突起より外部に導出するように半導体素子を封止してなる半導体装置の製造方法において、前記実装用突起に対応する複数の凹部を有する基体に対して、前記凹部内及び該凹部に囲まれる前記半導体素子が搭載される部分に金属膜を被着する工程、前記凹部に囲まれる金属膜上に導電性接着剤を介して前記半導体素子を搭載する工程、前記半導体素子上の信号端子と、前記凹部に被着された金属膜とを導電性ワイヤーによって電気的に接続する工程、前記半導体素子及び導電性ワイヤーを樹脂にて封止する工程、前記凹部及び半導体素子搭載部の金属膜を残して前記基体を除去する工程を順次行なうことを特徴としている。
【００１５】
上記本発明の半導体装置の製造方法によれば、外部の信号端子となる金属膜を形成する際に、同時にグランド用の金属膜を形成することができ、製造工程を増やすことなく簡単に、半導体素子内の不要なノイズを除去するための構成を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１〜図３は本発明の第１の実施形態を説明するための図であり、図１は第１の実施形態に係る半導体装置断面図及び底面図、図２は第１の実施形態に係る製造工程を説明するための断面図、図３は第１の実施形態に係る半導体装置の実装状態断面図である。
【００１７】
本実施形態に係る半導体装置１は、ＣＳＰ(Chip Size Package) の中でもリード端子のない構造のものであり、図１（ａ）に示すように、実装用突起５とグランド用突起７とが形成されてなる樹脂パッケージ３内のグランド用突起７の部分に半導体素子２が収容されてなるものであり、実装用突起５とグランド用突起７の表面には、それぞれ金属膜６，８が被着されている。
【００１８】
そして、半導体素子２表面の信号端子と樹脂パッケージ３の実装用突起５表面の金属膜６とがワイヤー４により電気的に接続されている。
また、樹脂パッケージ３のグランド用突起７の部分に封止されている半導体素子２の底面は、導電性接着剤９によって金属膜８に電気的に接触している。
半導体装置１における平面的な構成は、図１（ｂ）の底面図に示すように、中央部にグランド用突起７に対応する金属膜８が形成されており、その周辺部に複数の実装用突起５に対応する金属膜６が形成されている。尚、金属膜６内に示す一点鎖線に対応する樹脂パッケージ３内部に半導体素子２が封止されている。
【００１９】
本実施形態においては、半導体素子２は例えばシリコンからなる半導体基板をベースに作られたものであり、この半導体素子２の底面の導電性接着剤は銀ペーストを使用している。この構成により半導体基板から銀ペーストを介したグランド経路ができている。
次に本実施形態に係る製造方法を図２を参照しながら説明する。
【００２０】
まず、図２（ａ）の如く銅材等からなる金属板１１表面に所定パターンのレジスト１２を被着させる。金属板１１の裏面側にはその全面にレジストを被着している。
次に、レジスト１２をマスクにして金属板１１の露出部をハーフエッチングすることにより、図２（ｂ）に示す凹部１３ａ，１３ｂを形成する。この際、エッチングの速度の調整、つまり同じ深さの凹部が形成されるようにエッチングする面積に応じてレジスト１２にカバーパターンを形成することもできる。
【００２１】
その後、ハーフエッチングにより形成した凹部１３ａ，１３ｂ内にメッキを施すことにより、図２（ｃ）に示す金属膜６，８を形成する。この金属膜６，８は実装時に使用する銅電材（半田等）との密着性や強度を確保するために多層構造構造にしている。また、後で説明する導電性接着剤の広がりを抑えるためにメッキのパターンを考慮している。
【００２２】
そして、レジスト１２を剥離することにより、図２（ｄ）に示すようなリードフレーム１４を完成させる。
図２（ｅ）に示すように、リードフレーム１４の凹部１３ｂに対応する金属膜８上に、銀ペーストからなる導電性接着剤９を介して半導体素子２を搭載する。銀ペースト中にはエポキシ等の希釈剤等が含まれており、これが滲みの原因となることがある。この滲みはメッキのない部分を備える金属膜パターンとすることで防止することが可能である。つまりメッキのない部分には樹脂パッケージの樹脂が存在することになるため、その部分で滲みが遮断される。
【００２３】
半導体素子２を搭載した後、半導体素子２の表面の接続端子と凹部１３ａに対応する金属膜６との間を図２（ｆ）に示すように、ワイヤー４をボンディングすることにより、電気的に接続する。
次に、通常のモールド金型を用いた封止技術によって、図２（ｇ）に示す如く樹脂パッケージ３を形成する。
【００２４】
最後に、金属板１１をエッチングにより除去して、図２（ｈ）の如く半導体装置１を完成させる。
尚、本実施形態の製造方法においては、単体で半導体装置を製造しても良いが複数を連結した状態で同時に製造する方が効率的である。つまり、図２（ｄ）に示すリードフレーム１４は、複数の半導体素子に対応する縦横に連結されるマトリクス状のリードフレームであり、複数の半導体素子２を搭載し、樹脂封止及び金属板の除去を行なった後、ダイシングすることで個片化することにより、複数の半導体装置１を同時に製造することができる。
【００２５】
以上の製造方法により完成された半導体装置１の実装状態を図３に示す。
半導体装置１は、実装用突起５とグランド用突起７（図１参照）に対応する金属膜６，８が実装基板１５の実装領域１７に接触するように導電材１６を介して実装される。
グランド用突起７に対応する金属膜８が接触する実装領域１７は、接地されている。図３では接地されていることを模式的に示しているが、実際には実装基板１５表面に形成される配線パターンを介して接地部に接続されている。
【００２６】
半導体素子２は、図１２で説明したとおり、複数の異なる機能領域を有しており、各機能領域から半導体基板にノイズが漏洩されるが、本実施形態の半導体装置１によれば、半導体素子２の底面から半導体基板に漏洩したノイズが、導電性接着剤９を介してグランド用突起７の金属膜８に伝搬されるため、機能領域間での干渉による悪影響を回避することが可能となる。
【００２７】
つまり、半導体基板におけるノイズ発生部に対して、ごく近い部分に十分に広い面積を有するグランド領域が形成されているために、異なる機能領域から半導体基板に漏洩したノイズが近接する機能領域に到達する前に外部に放出される。
従って、半導体装置内部での干渉による誤動作等を防止することができ、安定した特性を得ることが可能となる。
【００２８】
図４〜図６は本発明の第２の実施形態を説明するための図であり、図４は第２の実施形態に係る半導体装置断面図及び透視図、図５は第２の実施形態に係る製造工程を説明するための断面図、図６は第２の実施形態に係る半導体装置の部分拡大断面図である。
本実施形態は、基本的な構造は第１の実施形態と同様であるが、各端子にワイヤーボンディングを施すための平面領域を設けたことを特徴としている。
【００２９】
図４（ａ）に示すように、実装用突起２５とグランド用突起２７とが形成されてなる樹脂パッケージ２３内のグランド用突起２７の部分に半導体素子２２が収容されてなるものであり、実装用突起２５とグランド用突起２７の表面とその周辺部に、それぞれ金属膜２６，２８が被着されている。金属膜２６，２８の周辺部は、特に平面領域２６’，２８’としている。
【００３０】
そして、半導体素子２２表面の信号端子と金属膜２６の平面領域２６’とがワイヤー２４により電気的に接続されている。また、樹脂パッケージ２３のグランド用突起２７の部分に封止されている半導体素子２２の底面は、導電性接着剤２９によって金属膜２８に電気的に接触している。
半導体装置２１における平面的な構成は、図４（ｂ）の底面図に示すように、中央部にグランド用突起２７に対応する金属膜２８が形成されており、その周辺部に複数の実装用突起２５に対応する金属膜２６が形成されている。
【００３１】
尚、金属膜２６，２８の周辺部にはそれぞれ平面領域２６’，２８’が設けられている。この平面領域２６ａ’２８’はワイヤーボンディングのための領域であり、特にこのような領域を形成する理由は後に述べる。
本実施形態においても第１の実施形態と同様、半導体素子２２は例えばシリコンからなる半導体基板をベースに作られたものであり、この半導体素子２２の底面の導電性接着剤は銀ペーストを使用している。この構成により半導体基板から銀ペーストを介したグランド経路ができている。
【００３２】
次に本実施形態に係る製造方法を図５を参照しながら説明する。
まず、図５（ａ）の如く銅材等からなる金属板３１表面に所定パターンの第１のレジスト３２を被着させる。金属板３１の裏面側にはその全面にレジストを被着している。
次に、第１のレジスト３２をマスクにして金属板３１の露出部をハーフエッチングすることにより、図５（ｂ）に示す凹部３３ａ，３３ｂを形成する。
【００３３】
その後、ハーフエッチングにより形成した凹部３３ａ，３３ｂ内にメッキを施すことにより、図５（ｃ）に示す第１の金属膜２６ａ，２８ａを形成する。
そして、第１のレジスト３２の一部を除去する、或いは第１のレジスト３２を全て剥離して新たなパターンのレジストを被着することにより、図５（ｄ）に示すような第２のレジスト３４を形成する。
【００３４】
この状態において、第２のレジストをマスクにして露出する表面に再度メッキを施すことにより、図５（ｅ）に示す第２の金属膜２６ｂ，２８ｂを形成する。この第２の金属膜２６ｂ，２８ｂの周辺部には、図４で説明した平面領域が設けられている。
更に、図５（ｆ）に示すように、裏面のレジスト及び第２のレジストを除去してリードフレーム３４を完成させた後、このリードフレーム３４の凹部３３ｂに対応する金属膜２８上に、銀ペーストからなる導電性接着剤２９を介して半導体素子２２を搭載し、半導体素子２２の表面の接続端子と凹部１３ａに対応する第２の金属膜２６ｂの平面領域との間をワイヤー２４をボンディングすることにより、電気的に接続する。
【００３５】
次に、通常のモールド金型を用いた封止技術によって、図５（ｇ）に示す如く樹脂パッケージ２３を形成する。
最後に、金属板３１をエッチングにより除去して、図５（ｈ）の如く半導体装置２１を完成させる。
尚、本実施形態の製造方法においても、複数の半導体装置２１を同時に形成した後、ダイシングすることで個片化するものである。
【００３６】
以上のように、本実施形態においては、第１のレジスト３２と第２のレジスト３４をそれぞれマスクにして第１の金属膜２６ａ，２８ａ及び第２の金属膜２６ｂ，２８ｂを形成している。特に第２の金属膜２６ｂ，２８ｂにはそれぞれ平面領域が設けられており、この部分にワイヤー２４を接続している。
これは、ワイヤーボンディングを簡単に行なうための構造である。つまり、ハーフエッチングによって形成された凹部内面に施される金属膜へのワイヤー接続に対して、凹部から外れた平面領域にワイヤーを接続する方が簡単となる。
【００３７】
具体的には、金属板３１の狭い領域をハーフエッチングすることで形成されているため、凹部３３ａは半球状となって平坦な部分の存在しない形状になっている。このような部分にワイヤーを確実に接続することは困難であるため、ワイヤーを接続するためには、予め凹部３３ａ内にワイヤーの接続部となる導電性ボールを形成しておく必要がある。
【００３８】
本実施形態では、凹部３３ａ内の第１の金属膜２６ａと電気的に連通している第２の金属膜２６ｂの平坦な部分にワイヤー２４を接続する構成になっているため、ワイヤーボンディングが簡単且つ確実となっている。
半導体素子２２を搭載する凹部３３ｂ上においても、平面領域を有する第２の金属膜２８ｂを形成しているが、これは例えば半導体装置２１を実装する際に凹部３３ｂの第１の金属膜２８ａが実装基板に電気的に接触しないような場合に凹部３３ａの第１の金属膜２６ａを介してグランドを取るために、第２の金属膜２６ｂ，２８ｂ間をワイヤーボンディングするためである。
【００３９】
図４には、このようにワイヤーボンディングした状態を示しており、特に図４（ｂ）からわかるように、平面領域２６’，２８’間をワイヤー２４ａに接続している。この場合、ワイヤー２４ａを接続する金属膜２６はもともとグランド用の端子として形成されているものを利用している。
図６は、金属膜の更に詳細な構造を説明するための半導体装置の部分拡大断面図である。
【００４０】
図６に示すとおり、実装用突起２５（図４参照）に対応する第１の金属膜２６ａはＡｕ膜２６ａ−１とＰｄ膜２６ａ−２からなり、第２の金属膜２６ｂはＮｉ膜２６ｂ−１とＰｄ膜２６ｂ−２から構成されている。尚、グランド用突起２７（図４参照）に対応する第１の金属膜２８ａと第２の金属膜２８ｂも同様な材料からなる多層構造になっている。
【００４１】
このような多層構造は、導電性や膜の強度、及び実装時に用いる材料との密着性等を考慮して採用している。つまり、第１の金属膜２６ａ，２８ａのＡｕ膜２６ａ−１，２８ａ−１は、実装基板３５に実装するための半田等の導電材３７との密着性を良好にするものであり、第２の金属膜２６ｂ，２８ｂにＮｉ膜２６ｂ−１，２８ｂ−１は、逆に導電材３７との密着性の悪い材料である。また、Ｐｄ膜２６ａ−２，２８ａ−２，２６ｂ−２，２８ｂ−２は、金属膜全体の導電性を調整すると共に膜の強度を確保する、更にワイヤーとの接合性を良好にするためのものである。
【００４２】
半導体装置を実装基板３５に実装する際に、接触面となる膜は、確実な実装を可能にするため、当然導電材３７との密着性が良いものでなくてはならず、Ａｕ膜２６ａ−１，２８ａ−１としている。
一方、平面領域を形成するための第２の金属膜２６ｂ，２８ｂの１層目の膜においても、図６にＡで示す部分が表面に露出することになるため、実装時に導電材３７と接触する可能性がある。この第２の金属膜２６ｂ，２８ｂのＡの部分に導電材３７との密着性の良い材料を使用すると、導電材３７が破線で示すように被着して、隣接する金属膜同士を短絡させることになる。これを防止するために、導電材３７との密着性の悪いＮｉ膜２６ｂ−１，２８ｂ−１としている。
【００４３】
尚、本実施形態における材料は一例であり、上述のような機能を有していることが重要であり、使用する導電材の種類等によって適宜選択するものである。
図７は本発明の第３の実施形態に係る半導体装置の断面図及び透視図である。
本発明の第３の実施形態に係る半導体装置４１は、図７（ａ）に示すように、実装用突起４５とグランド用突起４７とが形成されてなる樹脂パッケージ４３内のグランド用突起４７の部分に半導体素子４２が収容されてなるものであり、実装用突起４５とグランド用突起４７の表面には、それぞれ金属膜４６，４８が被着されている。
【００４４】
そして、半導体素子４２表面の信号端子と樹脂パッケージ４３の実装用突起４５表面の金属膜４６とがワイヤー４４により電気的に接続されている。
また、樹脂パッケージ４３のグランド用突起４７の部分に封止されている半導体素子４２の底面は、導電性接着剤４９によって金属膜４８に電気的に接触している。
【００４５】
半導体装置１における平面的な構成は、図７（ｂ）の透視図に示すように、中央部にグランド用突起４７に対応する金属膜４８が形成されており、その周辺部に複数の実装用突起４５に対応する金属膜４６が形成されている。そして、一部の金属膜４６と金属膜４８とは、連結部５０によって連結している。
この連結部５０は、半導体装置４１を実装基板に実装する際に、グランド用突起４７の金属膜４８が実装基板と電気的に接触しない構造となっている場合に、金属膜４６を介してグランドを取るために、ワイヤーボンディングを行なうことなく金属膜４６と金属膜４８とを直接接続するものである。
【００４６】
この構造は、凹部及び金属膜の形状を決めるレジストのパターンを変更することで、実現することができる。
図８は本発明の第４の実施形態に係る半導体装置の断面図及び透視図である。
本発明の第４の実施形態に係る半導体装置５１は、図８（ａ）に示すように、周辺部に実装用突起５５が形成されてなる樹脂パッケージ５３内の中央部に半導体素子５２が収容されてなるものであり、実装用突起５５と半導体素子５２が搭載される中央部裏面には、それぞれ金属膜５６，５８が被着されている。
【００４７】
そして、半導体素子５２表面の信号端子と樹脂パッケージ５３の実装用突起５５表面の金属膜５６とがワイヤー５４により電気的に接続されている。
また、樹脂パッケージ４３内に封止されている半導体素子５２の底面は、導電性接着剤５９によって金属膜５８に電気的に接触している。
半導体装置５１における平面的な構成は、図８（ｂ）の透視図に示すように、金属膜５８の外周部を除くように半導体素子５２が位置しており、その周辺部に複数の実装用突起５５に対応する金属膜５６が形成されている。そして、一部の金属膜５６（グランド用端子）と金属膜４８とがワイヤーによって電気的に接続されている。
【００４８】
本実施形態の半導体装置５１は、グランド用の金属膜５８が実装基板に接触しない構造であるため、半導体素子５２のノイズを吸収する金属膜５８を上記の如くグランド用端子を構成する金属膜５６にワイヤーによって接続することで、ノイズを金属膜５６を介して逃がすものである。
図９は本発明の第５の実施形態に係る半導体装置の断面図及び透視図である。
【００４９】
本発明の第５の実施形態は、第４の実施形態の変形例であり、本実施形態に係る半導体装置６１は、図９（ａ）に示すように、周辺部に実装用突起６５が形成されてなる樹脂パッケージ６３内の中央部に半導体素子６２が収容されてなるものであり、実装用突起６５と半導体素子６２が搭載される中央部裏面には、それぞれ金属膜６６，６８が被着されている。
【００５０】
そして、半導体素子６２表面の信号端子と樹脂パッケージ６３の実装用突起６５表面の金属膜６６とがワイヤー６４により電気的に接続されている。
また、樹脂パッケージ６３内に封止されている半導体素子６２の底面は、導電性接着剤６９によって金属膜６８に電気的に接触している。
半導体装置６１における平面的な構成は、図９（ｂ）の透視図に示すように、金属膜６８の外周部を除くように半導体素子６２が位置しており、その周辺部に複数の実装用突起６５に対応する金属膜５６が形成されている。そして、一部の金属膜６６と金属膜６８とは、連結部７０によって連結している
この連結部７０は、第４の実施形態に係るワイヤーでの接続に代わるものであり、製造段階で使用するレジストのパターンを変更することにより形成することができる。
【００５１】
図１０は、本発明の第６の実施形態に係る半導体装置の断面図及び透視図である。
本発明の第６の実施形態に係る半導体装置７１は、図１０（ａ）に示すように、周辺部に実装用突起７５が形成されてなる樹脂パッケージ７３内の中央部に半導体素子７２が収容されてなるものであり、実装用突起７５には、金属膜７６が被着されており、半導体素子７２の下部には金属板７８が埋設されている。
【００５２】
そして、半導体素子７２表面の信号端子と樹脂パッケージ７３の実装用突起７５表面の金属膜７６とがワイヤー７４により電気的に接続されている。
また、樹脂パッケージ７３内に封止されている半導体素子７２の底面は、導電性接着剤７９によって金属板７８に電気的に接触している。
半導体装置７１における平面的な構成は、図１０（ｂ）の透視図に示すように、金属板７８の外周部を除くように半導体素子７２が位置しており、その周辺部に複数の実装用突起７５に対応する金属膜７６が形成されている。一部の金属膜７６（グランド用端子）と金属板７８とがワイヤーによって電気的に接続されている。
【００５３】
本実施形態においては、半導体素子７２の下部に位置するグランド用の金属板７８が半導体装置７１の表面に露出せず、樹脂パッケージ７３内に埋設する構造となっている。これは、外部からのノイズの影響を受けないようにするための構造である。
【００５４】
【発明の効果】
本発明の半導体装置及びその製造方法によれば、半導体素子内部の不要な電気信号が金属膜により吸収され、外部に逃がされる。そのため、機能の異なる複数の動作領域間での干渉による誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置断面図及び底面図である。
【図２】 本発明の第１の実施形態に係る製造工程を説明するための断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の実装状態断面図である。
【図４】本発明の第２の実施形態に係る半導体装置断面図及び透視図である。
【図５】本発明の第２の実施形態に係る製造工程を説明するための断面図である。
【図６】本発明の第２の実施形態に係る半導体装置部分拡大断面図である。
【図７】本発明の第３の実施形態に係る半導体装置断面図及び透視図である。
【図８】本発明の第４の実施形態に係る半導体装置断面図及び透視図である。
【図９】本発明の第５の実施形態に係る半導体装置断面図及び透視図である。
【図１０】本発明の第６の実施形態に係る半導体装置断面図及び透視図である。
【図１１】従来技術を説明するための半導体装置断面図及び透視図である。
【図１２】従来技術を課題を説明するための半導体装置の断面模式図である。
【符号の説明】
１，２１，４１，５１，６１，７１ 半導体装置
２，２２，４２，５２，６２，７２ 半導体素子
３，２３，４３，５３，６３，７３ 樹脂パッケージ
４，２４，４４，５４，６４，７４ ワイヤー
５，２５，４５，５５，６５，７５ 実装用突起
６，２６，４６，５６，６６，７６ 金属膜
７，２７，４７ グランド用突起
８，２８，４８，５８，６８ 金属膜
９，２９，４９，５９，６９，７９ 導電性接着剤
７８ 金属板

Claims (2)

  1. 表面に信号用電極とグランド用電極を有する半導体装置の製造方法において、
    基体表面に前記信号用電極とグランド用電極に対応する位置に開口部を有するレジスト膜を形成する工程と、
    次いで前記開口部をエッチングし前記基体表面に凹部を形成する工程と、
    次いで前記凹部に金属膜を被着し、信号用電極とグランド用電極を形成する工程と、
    前記グランド用電極上に導電性接着剤を介して半導体素子を搭載する工程と、 前記半導体素子上の信号端子と前記信号用電極とを導電性ワイヤーによって電気的に接続する工程と、
    前記半導体素子及び前記導電性ワイヤーを樹脂にて封止する工程と、
    前記基体を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記信号用電極と前記グランド用電極の上に平坦部を有する第２の金属膜を被着する工程を含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP2001230345A (ja) * 2000-02-17 2001-08-24 Sumitomo Metal Mining Co Ltd 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP4395986B2 (ja) * 2000-04-24 2010-01-13 住友金属鉱山株式会社 Ｂｃｃ用リードフレームとその製造方法並びにそれを用いて得た半導体装置
JP2002016181A (ja) * 2000-04-25 2002-01-18 Torex Semiconductor Ltd 半導体装置、その製造方法、及び電着フレーム
JP2001320007A (ja) 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP3744771B2 (ja) * 2000-05-10 2006-02-15 三洋電機株式会社 半導体装置の製造方法
JP4840893B2 (ja) * 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
KR20020031881A (ko) * 2000-10-24 2002-05-03 최종언 반도체 패키지 및 그 제조방법
JP4354109B2 (ja) * 2000-11-15 2009-10-28 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US6864423B2 (en) * 2000-12-15 2005-03-08 Semiconductor Component Industries, L.L.C. Bump chip lead frame and package
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
KR100701402B1 (ko) * 2001-03-19 2007-03-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US6469398B1 (en) * 2001-03-29 2002-10-22 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6765801B1 (en) * 2001-06-25 2004-07-20 Amkor Technology, Inc. Optical track drain package
KR100445072B1 (ko) * 2001-07-19 2004-08-21 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
JP4457532B2 (ja) * 2001-07-23 2010-04-28 住友金属鉱山株式会社 リードフレームの製造方法
JP4427933B2 (ja) * 2001-07-23 2010-03-10 住友金属鉱山株式会社 リードフレームの製造方法
JP4507473B2 (ja) * 2001-08-07 2010-07-21 住友金属鉱山株式会社 リードフレームの製造方法
JP4461651B2 (ja) * 2001-07-23 2010-05-12 住友金属鉱山株式会社 リードフレームの製造方法
JP2003101204A (ja) * 2001-09-25 2003-04-04 Nec Kansai Ltd 配線基板及び配線基板の製造方法並びに電子部品
JP4054188B2 (ja) * 2001-11-30 2008-02-27 富士通株式会社 半導体装置
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
JP3897704B2 (ja) * 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
AU2003219633A1 (en) * 2003-02-27 2004-09-17 Infineon Technologies Ag Integrated circuit package and method for producing it
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
US7538415B1 (en) * 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
US7247937B2 (en) * 2005-01-06 2007-07-24 Via Technologies, Inc. Mounting pad structure for wire-bonding type lead frame packages
US8124460B2 (en) * 2006-07-17 2012-02-28 Stats Chippac Ltd. Integrated circuit package system employing an exposed thermally conductive coating
KR100979818B1 (ko) * 2007-12-13 2010-09-06 삼성전기주식회사 인쇄회로기판 제조방법
US20090230524A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Semiconductor chip package having ground and power regions and manufacturing methods thereof
US7964450B2 (en) * 2008-05-23 2011-06-21 Stats Chippac, Ltd. Wirebondless wafer level package with plated bumps and interconnects
US7977779B2 (en) * 2008-06-10 2011-07-12 Stats Chippac Ltd. Mountable integrated circuit package-in-package system
US8283209B2 (en) * 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
US9177898B2 (en) * 2008-06-25 2015-11-03 Stats Chippac Ltd. Integrated circuit package system with locking terminal
JP4489821B2 (ja) * 2008-07-02 2010-06-23 新光電気工業株式会社 半導体装置及びその製造方法
US8455988B2 (en) * 2008-07-07 2013-06-04 Stats Chippac Ltd. Integrated circuit package system with bumped lead and nonbumped lead
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8652881B2 (en) * 2008-09-22 2014-02-18 Stats Chippac Ltd. Integrated circuit package system with anti-peel contact pads
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
US20100123230A1 (en) * 2008-11-20 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system having bumped lead and method of manufacture thereof
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
EP2248161B1 (en) * 2009-03-06 2019-05-01 Kaixin Inc. Leadless integrated circuit package having high density contacts
WO2010111885A1 (en) 2009-04-03 2010-10-07 Kaixin, Inc. Leadframe for ic package and method of manufacture
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
CN101882609A (zh) * 2009-05-08 2010-11-10 飞思卡尔半导体公司 用于半导体封装体的引线框
US20100314728A1 (en) * 2009-06-16 2010-12-16 Tung Lok Li Ic package having an inductor etched into a leadframe thereof
US20100320591A1 (en) * 2009-06-19 2010-12-23 Zigmund Ramirez Camacho Integrated circuit packaging system with contact pads and method of manufacture thereof
WO2011026261A1 (en) 2009-09-02 2011-03-10 Tunglok Li Ic package and method for manufacturing the same
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US9059151B2 (en) 2010-07-20 2015-06-16 Stats Chippac Ltd. Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof
US8802501B2 (en) 2010-07-21 2014-08-12 Stats Chippac Ltd. Integrated circuit packaging system with island terminals and method of manufacture thereof
US8502387B2 (en) 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US20130249076A1 (en) 2012-03-20 2013-09-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Duplex Plated Bump-On-Lead Pad Over Substrate for Finer Pitch Between Adjacent Traces
US20160172275A1 (en) * 2014-12-10 2016-06-16 Stmicroelectronics S.R.L. Package for a surface-mount semiconductor device and manufacturing method thereof
JP6380805B2 (ja) * 2015-04-07 2018-08-29 大口マテリアル株式会社 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP6476494B2 (ja) * 2015-08-28 2019-03-06 Ｓｈマテリアル株式会社 リードフレーム及び半導体装置、並びにそれらの製造方法
JP6806436B2 (ja) * 2015-11-19 2021-01-06 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置
JP7339231B2 (ja) * 2015-11-19 2023-09-05 マクセル株式会社 半導体装置用基板、半導体装置
KR101747226B1 (ko) * 2016-03-16 2017-06-27 해성디에스 주식회사 반도체 패키지 기판 및 그 제조 방법
JP7075571B2 (ja) * 2017-03-30 2022-05-26 マクセル株式会社 半導体装置の製造方法および半導体装置用基板
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP6927634B2 (ja) * 2017-09-20 2021-09-01 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
JP7184429B2 (ja) * 2019-04-02 2022-12-06 大口マテリアル株式会社 半導体素子搭載用基板の製造方法
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
TWI819960B (zh) * 2023-02-03 2023-10-21 瑞昱半導體股份有限公司 能夠增加干擾源之間的隔離度的積體電路封裝結構

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPH07121633B2 (ja) * 1988-04-28 1995-12-25 松下電器産業株式会社 Ｉｃカード用モジュールとそれを用いたｉｃカード
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JP2921722B2 (ja) * 1992-06-10 1999-07-19 三菱マテリアル株式会社 チップ型サージアブソーバ
US5612576A (en) * 1992-10-13 1997-03-18 Motorola Self-opening vent hole in an overmolded semiconductor device
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
DE4326816A1 (de) * 1993-08-10 1995-02-16 Giesecke & Devrient Gmbh Elektronisches Modul für Karten und Herstellung eines solchen Moduls
US5521429A (en) * 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
US5894108A (en) * 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US5977630A (en) * 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
US5942796A (en) * 1997-11-17 1999-08-24 Advanced Packaging Concepts, Inc. Package structure for high-power surface-mounted electronic devices

Also Published As

Publication number Publication date
EP0977259A3 (en) 2003-01-29
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KR100541580B1 (ko) 2006-01-12
JP2000021919A (ja) 2000-01-21

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