JP3607048B2 - ディスク再生装置及びデータスライス回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 19
- 230000010355 oscillation Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
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- G11B7/005—Reproducing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンパクトディスク（ＣＤ）などの光学的なディスク再生装置に関するもので、とくに、再生速度を連続的に可変できる再生装置のデータスライス回路に関するものである。
【０００２】
【従来の技術】
音響機器の分野では、現在、デジタル記録再生システムが開発されている。このシステムは高密度で忠実度の高い記録再生を行うため、オーディオ信号をＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）技術によりデジタル信号に変換して、例えばディスクや磁気テープなどの記録媒体に記録し、これを再生する。特に、直径１２ｃｍのディスクにデジタルデータに対応したビット列を形成し、これを光学式に読み取るＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）は、現在最も普及している。
このＣＤには、アナログオーディオ信号を１６ビットでＰＣＭ化したたデジタルデータ（主情報データ）が記憶されている。このデジタルデータは８ビットを１シンボルとし、２４シンボルを１フレームとし、このフレームが繰り返されてデータが記憶される。このディスクでは、誤り訂正符号としてクロスインターリーブ・リードソロモン符号（ＣＩＲＣ：Ｃｒｏｓｓ Ｉｎｔｅｒｌｅａｖｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ） が用いられている。
【０００３】
即ち、２４シンボルのデジタルデータは、Ｃ２系列パリティ生成回路に供給されて４シンボルのＣ２系列誤り訂正用のパリティデータＱが生成される。前記デジタルデータとパリティデータＱは、インターリブ回路を経てＣ１系列パリティ生成回路に供給され、４シンボルのＣ１系列誤り訂正用パリティデータＰが生成される。２４シンボルのデジタルデータと４シンボルのパリティデータＰ、Ｑよりなる３２シンボルのデータは、８ビット（１シンボル）のサブコードデータが付加される。このサブコードデータ及び３２シンボルのＥＦＭ変調（Ｅｉｇｈｔ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）される。この変調された１４ビットの各シンボル間に３ビットのマージンビットが付加され、さらに先頭に２４ビットのフレーム同期信号が付加される。このようにして５８８ビットのデータが１フレームとしてディスクに記録される。この場合、ビットクロックが４．３２ＭＨｚであるため１フレームあたり１３６μｓｅｃ（７．３５ＫＨｚ）でディスクに記録される。サブコードデータは、９８フレームで１サブコードフレームが構成されており、１サブコードフレーム当り７５Ｈｚ（１０．３ｍｓｅｃ）でディスクに記録される。
【０００４】
前記ＣＤからデータを再生するディスク再生装置は、ＣＤをモータ制御回路及びモータによって線速度一定（ＣＬＶ：Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）で回転させる。図６は、従来のディスク再生装置の回路ブロック図である。半導体レーザや光電変換素子などを内臓した光学式ピックアップ素子９は、ディスクモータ１６で回転されているディスク１５の内周側から外周側に向けてリニアトラッキングすることにより、ＣＤ１５に記録されたデータを読み取る。この読み取ったデータ（電流信号）はアンプ１０に供給される。このアンプ１０は、電流信号を電圧信号としての広帯域の信号（以下、ＲＦ信号という）に変換して、データスライス回路１７に供給する。データスライス回路１７は、再生信号を２値化し、ＥＦＭ信号としてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路１８及びデータ処理回路１１に供給する。このデータ処理回路１１は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボルのデータ成分とサブコードデータ成分とに分離する。ついで、ＥＦＭ復調されたデータは、データ処理回路１１において、ＰＬＬ回路１８で生成されたクロック信号ＰＬＣＫにより、メモリ（図示せず）へ書き込まれる。このメモリに書き込まれたデータは、水晶振動子を用いて生成した水晶系のシステム基準クロック信号ＸＣＫによりメモリから読み出されることによって、モータによる時間軸変動が吸収される。このメモリから読み出されたデータは誤り訂正された後、１６ビットのデジタルデータとして出力される。
【０００５】
再生速度の可変は、システムコントローラ２０が行う。システムコントローラ２０は、再生速度コントロール信号（以下、ＨＳという）を生成する。このＨＳ信号は、例えば、通常の再生速度（１倍速と称する）又は基準速度の２倍の速度（２倍速と称する）を指定する。このＨＳ信号は、データ処理回路１１、モータ制御回路１９に供給され、処理速度及びディスク再生速度を目的の速度に切り換える。ＨＳ信号は、データスライス回路１７にも供給され、データスライス回路１７は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応するように変化させている。
【０００６】
【発明が解決しようとする課題】
データスライス回路は、比較器に入力されたＲＦ信号と基準電圧とを比較し、ＲＦ信号を２値データ、２値化された信号、例えば、ＥＦＭ信号に変換する。アップダウンカウンタは、この２値化されたデータ“０”の期間とデータ“１”の期間とをカウントし、その期間の差分データを出力する。
前記アップダウンカウンタのカウント用クロックは、前記ＥＦＭ信号に基づきＰＬＬ回路によって生成されたクロック信号である。このクロック信号はデータの再生速度に同期している。
前記アップダウンカウンタから出力される差分データは、デジタル／アナログ変換器に供給される。このデジタル／アナログ変換器は、前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器にフィードバックする。前記比較器は、このフィードバックされた基準電圧によって、ＲＦ信号を２値化することにより、データ“０”の期間とデータ“１”の期間が等しくなるように制御する。
【０００７】
このようにデータスライス回路は、データ“０”の期間とデータ“１”の期間が等しくなるようにカウント結果をフィードバックしている。このフィードバックループの帯域が低すぎると、ディスクにキズなどがあり、ＲＦ信号の振幅が変化した場合、スライスレベルが追従できないことになる。逆に帯域が高すぎるとスライスレベルが微小なＲＦ信号の振幅に追従して変化するため、スライス後のＥＦＭ信号のジッターが増加してしまう。
以上述べた理由により、データスライス回路の帯域設定を行わなくてはならない。従来のデータスライス回路においては、ＥＦＭ信号とアップダウンカウンタに入力するクロック信号は同期しているため、データスライス単体としての帯域設計をするのが困難であった。
本発明は、このような課題を解決するものであり、前記アップダウンカウンタに入力するクロック信号の周波数をＥＦＭ信号の再生レートに連続的に追従させ、かつ、位相は、ＥＦＭ信号に非同期とするディスク再生装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、ＥＦＭ信号などの２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給されるＥＦＭ信号に基づき、データの再生速度の変化に応じた第１のクロック信号を生成するＰＬＬ回路と、前記データスライス回路から供給される前記ＥＦＭ信号などの２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記ＰＬＬ回路から供給される信号に基づき、前記ＥＦＭ信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号に基づいて、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間の差分データを検出するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第１の特徴とする。
【０００９】
また、本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、固定周波数発振回路から生成された基準クロックに基づいて基準クロック信号を生成する基準クロック生成回路と、前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記周波数制御信号に基づき、前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記クロック信号生成回路から出力される前記第２のクロック信号を分周し、カウント用のクロック信号を生成する第１の分周器と、前記基準クロック生成回路から出力される前記基準クロックを分周し、カウント用のクロック信号を生成する第２の分周器と、前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記スイッチから供給されるクロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第２の特徴とする。
【００１０】
また、本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、基準電圧に基づいて基準周波数制御信号を生成する基準電圧生成回路と、前記ＰＬＬ回路から生成された周波数制御信号と前記基準電圧生成回路から生成された基準周波数制御信号のうち１つを選択するスイッチと、前記第２のクロック信号に応じて、前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記スイッチから供給される周波数制御信号に基づき、前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記増幅器から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号を分周し、カウント用のクロック信号を生成する分周器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記分周器から供給されるカウ、ント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第３の特徴とする。
【００１１】
本発明のデータスライス回路は、光電変換手段から供給される電気信号を増幅する増幅器から供給される電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロックを生成するクロック信号生成回路と、前記クロック信号生成回路の出力クロックを分周する分周器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記カウント用クロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを第１の特徴とする。
【００１２】
また、本発明のデータスライス回路は、前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロックを生成するクロック信号生成回路と、前記クロック信号生成回路の出力クロックを分周する第１の分周器と、基準クロック生成回路から生成される基準クロック信号を分周し、カウント用のクロック信号を生成する第２の分周器と、前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記スイッチから供給されるクロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを第２の特徴とする。
【００１３】
データスライス回路は、光電変換手段から供給される電気信号を２値化し、ＥＦＭ信号などの２値化された信号を生成する。ＰＬＬ回路でデータスライス回路から供給されるＥＦＭ信号に基づいて周波数制御信号が生成され、この周波数制御信号がクロック信号生成回路に供給され、アップダウンカウンタ用のクロック信号が生成される。この発明により、アップダウンカウンタ用のクロックの周波数は、ＥＦＭ信号の再生レートに連続的に追従し、かつ位相は、ＥＦＭ信号に非同期となる。したがって、このアップダウンカウンタから出力される差分データを用いて生成したＲＦ信号をスライスするための基準電圧の制御帯域は、再生速度に合わせて連続的に変化することが可能であり、かつデータスライス回路の帯域設計をＰＬＬ回路から切り離して単独で行うことが容易にできる。
【００１４】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１を参照して第１の実施例を説明する。図１は、データスライス回路を用いたディスク再生装置の回路ブロック図である。このＣＤからデータを再生するディスク再生装置は、ディスク１５をモータ制御回路（図示せず）及びモータ１６によって、例えば、線速度一定（ＣＬＶ）で回転させる。半導体レーザや光電変換素子などを内臓した光学式ピックアップ（ＰＵ）９によってディスク１５から読み出されたデータは、電波信号として広帯域のヘッドアンプ１０に供給される。このアンプ１０は、電流信号を増幅し、電圧信号としての広帯域の信号（ＲＦ）に変換し、ＲＦ信号をデータスライス回路１７に供給する。
データスライス回路１７は、前記アンプ１０から供給されるＲＦ信号と基準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器１と、クロック信号を分周し、カウント用のクロック信号を生成する分周器４と、比較器１から供給されるデータ“０”の期間とデータ“１”の期間に応じて、分周器４から供給されるカウント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタ２と、アップダウンカウンタ２から出力される差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として比較器１に供給するデジタル／アナログ変換器３とから構成されている。
【００１５】
このＲＦ信号は、比較器１の非反転入力端に供給され、基準電圧は、比較器の反転入力端に供給される。そして比較器１は、ＲＦ信号と基準電圧とを比較し、ＲＦ信号を“０”又は“１”の２値データに変換する。比較器１の出力端は、アップダウンカウンタ２に接続されている。アップダウンカウンタ２には、カウント用のクロック信号ＣＫが供給されている。このアップダウンカウンタ２は、比較器１から出力されるデータ“０”の期間とデータ“１”の期間に応じて、クロック信号ＣＫをカウントし、その期間の差分データを出力する。すなわち、アップダウンカウンタ２は、比較器１からデータ“０”が供給された場合、クロック信号ＣＫをダウンカウントし、比較器１からデータ“１”が供給された場合、クロック信号ＣＫをアップカウントする。したがって、このアップダウンカウンタ２からは、データ“０”の期間とデータ“１”の期間の差分データが出力される。この差分データはＤ／Ａ変換器３においてアナログ電圧に変換する。このアナログ電圧は、前記基準電圧として、比較器１にフィードバックされる。このフィードバックにより、比較器２から出力されるデータ“０”の期間とデータ“１”の期間が等しくなるように制御される。このデータ“０”及びデータ“１”はＥＦＭ信号を構成する。
【００１６】
データスライス回路１７は、ＲＦ信号を２値化し、ＥＦＭ信号などの２値化された信号をＰＬＬ回路１８及びデータ処理回路１１に供給する。
ＰＬＬ回路１８は、ＥＦＭ信号が供給される位相比較器（ＰＤ）５と、位相比較器５の出力が供給される低域通過フィルタ（ＬＰＦ）６と、低域通過フィルタ６の出力が入力され、出力が位相比較器５に供給される電圧制御発振器（ＶＣＯ）７で構成される。
ＰＬＬ回路１８は、ＥＦＭ信号に同期した第１のクロック信号ＰＬＣＫ１を生成する。この第１のクロック信号ＰＬＣＫ１がＲＦ信号に同期しているとき、このクロック信号の周波数は、再生速度に比例している。ＰＬＬ回路１８を構成する低域通過フィルタ（ＬＰＦ）６が出力する周波数制御信号は、電圧制御発振器（ＶＣＯ）８に入力され、この周波数制御信号に基づいて第２のクロック信号（ＰＬＣＫ２）が生成される。したがって、この電圧制御発振器８は、クロック信号発生回路として用いられ、データスライス回路を構成する。第２のクロック信号ＰＬＣＫ２は、再生速度には追従しているが、ＥＦＭ信号には非同期である。データスライス回路１７のアップダウンカウンタ２に供給されるクロック信号ＣＫは、第２のクロック信号ＰＬＣＫ２を分周器４で１／Ｎに分周して生成された信号である。
【００１７】
すなわち、再生速度が速くなると、ＰＬＬ回路が追従し、第１のクロック信号ＰＬＣＫ１の周波数は高くなる。それにともなって、第２のクロック信号ＰＬＣＫ２の周波数も高くなる。したがって、アップダウンカウンタ２のクロック信号ＣＫも高くなるため、カウント結果の変化が速くなり、アップダウンカウンタ２の伝導利得が大きくなる。したがってフィードバックループにおいて、開ループ利得が大きくなり、制御帯域は高くなる。逆に、再生速度が遅くなると、第２のクロック信号ＰＬＣＫ２の周波数は低くなり、制御帯域は低くなる。このように、再生速度に合わせた最適な制御帯域を確保できる。
また、比較器１とアップダウンカウンタ２とＤ／Ａ変換器３から構成されるデータスライス回路のフィードバックループと、第２のクロック信号とは同期していないのでデータスライス回路単体での帯域設計が容易にできる。
データ処理回路１１は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボルのデータ成分とサブコードデータ成分とに分離する。ついで、ＥＦＭ復調されたデータは、データ処理回路１１において、ＰＬＬ回路１８で生成された第２のクロック信号ＰＬＣＫ２により、メモリ（図示せず）へ書き込まれる。メモリから読み出されたデータは、誤り訂正された後１６ビットのデジタルデータとしてデータ処理回路１１から出力される。
【００１８】
再生速度の可変は、システムコントローラ（図示せず）が行う。システムコントローラは、再生速度コントロール信号を生成する。この再生速度コントロール信号は、例えば、通常の再生速度（１倍速）又は基準速度の２倍の速度（２倍速）、・・・３２倍の再生速度（３２倍速）を指定する。この再生速度コントロール信号は、データ処理回路１１、モータ制御回路（図示せず）に供給され、処理速度及びディスク再生速度を目的の速度に切り換える。再生速度コントロール信号は、データスライス回路１７にも供給され、データスライス回路１７は、この信号に応じて制御周波数帯域を再生速度に対応するように変化させている。
従来のディスク再生装置には、データ処理回路がメモリ（ＲＡＭ）にデータを書き込む時にＰＬＬ回路から生成されたＰＬＬ系クロック信号を用い、メモリから読み出す時に水晶系の基準クロック信号を用いるもの（従来例１）とメモリから読み出す時にもＰＬＬ系クロック信号を用いるもの（従来例２）がある。従来例１は、再生速度が可変の場合に、線速度が規定速度となるまでの期間は安定してデータを再生できないので再生が中断される。これに対して、従来例２は、従来例１を改良したものであり、ＰＬＬ系クロック信号が再生速度に同期している。このためピックアップが内周から外周に移動した時点で安定したデータを再生できるので、確実にデータを出力することができる。従ってアクセス後、データの出力を再開するまでの時間を従来例１より短縮できる。しかも従来例２のデータスライス回路は、ＰＬＬ系クロック信号に応じて基準電圧の制御帯域を制御しているため再生速度に合わせた最適な制御帯域を確保することができる。
【００１９】
前述のように従来例２ではクロック信号は再生速度に同期しており（同期クロック）、従来例１ではクロック信号は再生速度に同期していない（非同期クロック）。同期クロックの場合、クロック幅により分解能に制約が有り、クロック周波数がＥＦＭ信号より十分高い場合（クロック＞＞ＥＦＭ）は分解能の問題は出ないが、高速再生化が著しくなると、クロック＞＞ＥＦＭの関係は維持できなくなる。非同期クロックの場合、帯域が再生レートに追従しないが、前記分解能の問題は生じない。これは、図５に示すように、同期クロックの場合、ＥＦＭ信号の時間幅は、時間幅が大きくなるにしたがって、アップダウンカウンタのカウント結果の発生確率が段階的に大きくなる（特性線Ａ）が、非同期クロックの場合、カウント結果の発生確率は、実際の時間幅に比例している（特性線Ｂ）ように、非同期クロックの場合は、分解能による制約は無い。図５は、縦軸がカウント結果の発生確率であり、横軸がＥＦＭ信号の実際の時間幅を示している。
本発明は、カウント結果の発生確率が実際の時間幅と一致するようにＰＬＬ系クロック信号を用いながらカウント結果をＥＦＭ信号の実際の時間幅に一致させることに特徴がある。
【００２０】
次に、図２を参照して第２の実施例を説明する。
図２は、データスライス回路を用いたディスク再生装置の回路ブロック図である。図１に示すディスク再生装置では、分周器４から供給される出力信号をアップダウンカウンタ２のクロック信号ＣＫとして用いたが、この実施例では、分周器４に加えて、分周器１３、スイッチ１２をさらに有していることに特徴がある。すなわち、この実施例で用いるデータスライス回路１７′は、前記アンプ１０から供給されるＲＦ信号と基準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器１と、クロック信号を分周し、カウント用のクロック信号を生成する第１及び第２の分周器４、１３と、比較器１から供給されるデータ“０”の期間とデータ“１”の期間に応じて、第１及び第２の分周器４又は１３から供給されるカウント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタ２と、アップダウンカウンタ２から出力される差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として比較器１に供給するデジタル／アナログ変換器３とから構成されている。第１の分周器４は、前述したように、クロック信号生成回路から生成されるＰＬＬ系クロック信号ＰＬＣＫ２を１／Ｎに分周しクロック信号ＣＫを生成する。
【００２１】
そして、第２の分周器１３は、水晶振動子によって発生された基準クロックに基づき、基準クロック生成回路から生成されるシステム基準クロック信号ＸＣＫを１／Ｍに分周し、周波数が固定された水晶系のクロック信号ＣＫを生成する。スイッチ１２は、第１の分周器４から出力されるクロック信号ＣＫ及び第２の分周器１３から出力されるクロック信号ＣＫのいずれか一方を選択し、アップダウンカウンタ２に供給する。スイッチ１２を、ＰＬＬ回路１８のロック／アンロックに応じて、第１及び第２の分周器４、１３のいずれか一方を選択するとする。スイッチ１２は、ＰＬＬ回路がロックしている場合は、第１の分周器４から出力されるＰＬＬ系クロック信号ＣＫを選択し、ロックしていない場合は、第２の分周器１３から出力される水晶系のクロック信号ＣＫを選択する。水晶系クロック信号ＣＫの周波数は、再生速度がその変化範囲の中心のとき、制御帯域が最適となる周波数に設定されている。したがって、なんらかの要因でＰＬＬ回路１８引き込みが遅れた場合、データスライス回路の制御帯域が最適値から大きくずれることを防止できる。スイッチ１２の切換え条件は、ＰＬＬ回路１８が完全にロック状態またはアンロック状態から若干ずれた範囲で切換えても良い。
【００２２】
次ぎに、図３を参照して第３の実施例を説明する。
図３は、データスライス回路を用いたディスク再生装置の回路ブロック図である。図１に示すディスク再生装置は、ＰＬＬ回路１８から生成される周波数制御信号を電圧制御発振器（すなわち、クロック信号生成回路）８に供給しているが、この実施例のディスク再生装置は、ＰＬＬ回路１８と電圧制御発振器（クロック信号生成回路）８との間にスイッチ１４を有していることに特徴がある。スイッチ１４は、ＰＬＬ回路１８から出力される周波数制御信号及び基準電圧から出力される周波数制御信号のいずれか一方を選択して電圧制御発振器（クロック信号生成回路）８に供給する。なお、電圧制御発振器８は、データスライス回路を構成している。
【００２３】
スイッチ１４は、ＰＬＬ回路１８のロック／アンロックに応じて、ＰＬＬ回路から出力される周波数制御信号及び基準電圧から出力される周波数制御信号のいずれか一方を選択するとする。スイッチ１４は、ＰＬＬ回路１８がロックしている場合は、ＰＬＬ回路１８から出力される周波数制御信号を選択し、ロックしていない場合は、基準電圧から出力される周波数制御信号を選択する。したがって、なんらかの要因でＰＬＬ回路引き込みが遅れた場合、データスライス回路１７″の制御帯域が最適値から大きくずれることを防止できる。
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨を超えない範囲において、種々変形実施可能なことは勿論である。例えば、図４に示すように、図２に示すスイッチ１２及び図３に示すスイッチ１４を併用することができる。以上の様に構成すると、カウント用のクロック信号の選択の幅が広がるようになる。
【００２４】
【発明の効果】
本発明は、以上の構成により、データスライス回路で用いるクロック信号が周波数的にはＥＦＭ信号の再生速度に連続的に追従し、位相がＥＦＭ信号と非同期となる。したがって再生速度によって再生性能が変化することを防止でき、かつデータスライス回路の帯域設計を単独で容易に行うことができる。また、何らかの要因でＰＬＬ回路引き込みが遅れた場合、データスライス回路の制御帯域が最適値から大きくくずれることを防止できる。
【図面の簡単な説明】
【図１】第１の実施例のディスク再生装置の回路ブロック図。
【図２】第２の実施例のディスク再生装置の回路ブロック図。
【図３】第３の実施例のディスク再生装置の回路ブロック図。
【図４】本発明のディスク再生装置の回路ブロック図。
【図５】本発明のアップダウンカウンタのカウント結果の発生確率のＥＦＭ信号の実際の時間幅依存性を示す特性図。
【図６】従来のディスク再生装置の回路ブロック図。
【符号の説明】
１・・・比較器、 ２・・・アップダウンカウンタ、
３・・・Ｄ／Ａ変換器、 ４、１３・・・分周器、
５・・・位相比較器、 ６・・・低域通過フィルタ、
７、８・・・電圧制御発振器、 ９・・・光学式ピックアップ、
１０・・・ヘッドアンプ、 １１・・・データ処理回路、
１２、１４・・・スイッチ、 １５・・・ディスク、
１６・・・モータ、 １７、１７′、１７″・・・データスライス回路、
１８・・・ＰＬＬ回路。
【発明の属する技術分野】
本発明は、コンパクトディスク（ＣＤ）などの光学的なディスク再生装置に関するもので、とくに、再生速度を連続的に可変できる再生装置のデータスライス回路に関するものである。
【０００２】
【従来の技術】
音響機器の分野では、現在、デジタル記録再生システムが開発されている。このシステムは高密度で忠実度の高い記録再生を行うため、オーディオ信号をＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ）技術によりデジタル信号に変換して、例えばディスクや磁気テープなどの記録媒体に記録し、これを再生する。特に、直径１２ｃｍのディスクにデジタルデータに対応したビット列を形成し、これを光学式に読み取るＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）は、現在最も普及している。
このＣＤには、アナログオーディオ信号を１６ビットでＰＣＭ化したたデジタルデータ（主情報データ）が記憶されている。このデジタルデータは８ビットを１シンボルとし、２４シンボルを１フレームとし、このフレームが繰り返されてデータが記憶される。このディスクでは、誤り訂正符号としてクロスインターリーブ・リードソロモン符号（ＣＩＲＣ：Ｃｒｏｓｓ Ｉｎｔｅｒｌｅａｖｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ） が用いられている。
【０００３】
即ち、２４シンボルのデジタルデータは、Ｃ２系列パリティ生成回路に供給されて４シンボルのＣ２系列誤り訂正用のパリティデータＱが生成される。前記デジタルデータとパリティデータＱは、インターリブ回路を経てＣ１系列パリティ生成回路に供給され、４シンボルのＣ１系列誤り訂正用パリティデータＰが生成される。２４シンボルのデジタルデータと４シンボルのパリティデータＰ、Ｑよりなる３２シンボルのデータは、８ビット（１シンボル）のサブコードデータが付加される。このサブコードデータ及び３２シンボルのＥＦＭ変調（Ｅｉｇｈｔ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）される。この変調された１４ビットの各シンボル間に３ビットのマージンビットが付加され、さらに先頭に２４ビットのフレーム同期信号が付加される。このようにして５８８ビットのデータが１フレームとしてディスクに記録される。この場合、ビットクロックが４．３２ＭＨｚであるため１フレームあたり１３６μｓｅｃ（７．３５ＫＨｚ）でディスクに記録される。サブコードデータは、９８フレームで１サブコードフレームが構成されており、１サブコードフレーム当り７５Ｈｚ（１０．３ｍｓｅｃ）でディスクに記録される。
【０００４】
前記ＣＤからデータを再生するディスク再生装置は、ＣＤをモータ制御回路及びモータによって線速度一定（ＣＬＶ：Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）で回転させる。図６は、従来のディスク再生装置の回路ブロック図である。半導体レーザや光電変換素子などを内臓した光学式ピックアップ素子９は、ディスクモータ１６で回転されているディスク１５の内周側から外周側に向けてリニアトラッキングすることにより、ＣＤ１５に記録されたデータを読み取る。この読み取ったデータ（電流信号）はアンプ１０に供給される。このアンプ１０は、電流信号を電圧信号としての広帯域の信号（以下、ＲＦ信号という）に変換して、データスライス回路１７に供給する。データスライス回路１７は、再生信号を２値化し、ＥＦＭ信号としてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路１８及びデータ処理回路１１に供給する。このデータ処理回路１１は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボルのデータ成分とサブコードデータ成分とに分離する。ついで、ＥＦＭ復調されたデータは、データ処理回路１１において、ＰＬＬ回路１８で生成されたクロック信号ＰＬＣＫにより、メモリ（図示せず）へ書き込まれる。このメモリに書き込まれたデータは、水晶振動子を用いて生成した水晶系のシステム基準クロック信号ＸＣＫによりメモリから読み出されることによって、モータによる時間軸変動が吸収される。このメモリから読み出されたデータは誤り訂正された後、１６ビットのデジタルデータとして出力される。
【０００５】
再生速度の可変は、システムコントローラ２０が行う。システムコントローラ２０は、再生速度コントロール信号（以下、ＨＳという）を生成する。このＨＳ信号は、例えば、通常の再生速度（１倍速と称する）又は基準速度の２倍の速度（２倍速と称する）を指定する。このＨＳ信号は、データ処理回路１１、モータ制御回路１９に供給され、処理速度及びディスク再生速度を目的の速度に切り換える。ＨＳ信号は、データスライス回路１７にも供給され、データスライス回路１７は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応するように変化させている。
【０００６】
【発明が解決しようとする課題】
データスライス回路は、比較器に入力されたＲＦ信号と基準電圧とを比較し、ＲＦ信号を２値データ、２値化された信号、例えば、ＥＦＭ信号に変換する。アップダウンカウンタは、この２値化されたデータ“０”の期間とデータ“１”の期間とをカウントし、その期間の差分データを出力する。
前記アップダウンカウンタのカウント用クロックは、前記ＥＦＭ信号に基づきＰＬＬ回路によって生成されたクロック信号である。このクロック信号はデータの再生速度に同期している。
前記アップダウンカウンタから出力される差分データは、デジタル／アナログ変換器に供給される。このデジタル／アナログ変換器は、前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器にフィードバックする。前記比較器は、このフィードバックされた基準電圧によって、ＲＦ信号を２値化することにより、データ“０”の期間とデータ“１”の期間が等しくなるように制御する。
【０００７】
このようにデータスライス回路は、データ“０”の期間とデータ“１”の期間が等しくなるようにカウント結果をフィードバックしている。このフィードバックループの帯域が低すぎると、ディスクにキズなどがあり、ＲＦ信号の振幅が変化した場合、スライスレベルが追従できないことになる。逆に帯域が高すぎるとスライスレベルが微小なＲＦ信号の振幅に追従して変化するため、スライス後のＥＦＭ信号のジッターが増加してしまう。
以上述べた理由により、データスライス回路の帯域設定を行わなくてはならない。従来のデータスライス回路においては、ＥＦＭ信号とアップダウンカウンタに入力するクロック信号は同期しているため、データスライス単体としての帯域設計をするのが困難であった。
本発明は、このような課題を解決するものであり、前記アップダウンカウンタに入力するクロック信号の周波数をＥＦＭ信号の再生レートに連続的に追従させ、かつ、位相は、ＥＦＭ信号に非同期とするディスク再生装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、ＥＦＭ信号などの２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給されるＥＦＭ信号に基づき、データの再生速度の変化に応じた第１のクロック信号を生成するＰＬＬ回路と、前記データスライス回路から供給される前記ＥＦＭ信号などの２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記ＰＬＬ回路から供給される信号に基づき、前記ＥＦＭ信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号に基づいて、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間の差分データを検出するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第１の特徴とする。
【０００９】
また、本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、固定周波数発振回路から生成された基準クロックに基づいて基準クロック信号を生成する基準クロック生成回路と、前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記周波数制御信号に基づき、前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記クロック信号生成回路から出力される前記第２のクロック信号を分周し、カウント用のクロック信号を生成する第１の分周器と、前記基準クロック生成回路から出力される前記基準クロックを分周し、カウント用のクロック信号を生成する第２の分周器と、前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記スイッチから供給されるクロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第２の特徴とする。
【００１０】
また、本発明のディスク再生装置は、ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、前記光電変換手段から供給される電気信号を増幅する増幅器と、前記増幅器から供給される電気信号を２値化し、２値化された信号を生成するデータスライス回路と、前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、基準電圧に基づいて基準周波数制御信号を生成する基準電圧生成回路と、前記ＰＬＬ回路から生成された周波数制御信号と前記基準電圧生成回路から生成された基準周波数制御信号のうち１つを選択するスイッチと、前記第２のクロック信号に応じて、前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、前記データスライス回路は、前記スイッチから供給される周波数制御信号に基づき、前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記増幅器から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号を分周し、カウント用のクロック信号を生成する分周器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記分周器から供給されるカウ、ント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを第３の特徴とする。
【００１１】
本発明のデータスライス回路は、光電変換手段から供給される電気信号を増幅する増幅器から供給される電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロックを生成するクロック信号生成回路と、前記クロック信号生成回路の出力クロックを分周する分周器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記カウント用クロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを第１の特徴とする。
【００１２】
また、本発明のデータスライス回路は、前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロックを生成するクロック信号生成回路と、前記クロック信号生成回路の出力クロックを分周する第１の分周器と、基準クロック生成回路から生成される基準クロック信号を分周し、カウント用のクロック信号を生成する第２の分周器と、前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記スイッチから供給されるクロック信号をカウントし、これらの差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを第２の特徴とする。
【００１３】
データスライス回路は、光電変換手段から供給される電気信号を２値化し、ＥＦＭ信号などの２値化された信号を生成する。ＰＬＬ回路でデータスライス回路から供給されるＥＦＭ信号に基づいて周波数制御信号が生成され、この周波数制御信号がクロック信号生成回路に供給され、アップダウンカウンタ用のクロック信号が生成される。この発明により、アップダウンカウンタ用のクロックの周波数は、ＥＦＭ信号の再生レートに連続的に追従し、かつ位相は、ＥＦＭ信号に非同期となる。したがって、このアップダウンカウンタから出力される差分データを用いて生成したＲＦ信号をスライスするための基準電圧の制御帯域は、再生速度に合わせて連続的に変化することが可能であり、かつデータスライス回路の帯域設計をＰＬＬ回路から切り離して単独で行うことが容易にできる。
【００１４】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１を参照して第１の実施例を説明する。図１は、データスライス回路を用いたディスク再生装置の回路ブロック図である。このＣＤからデータを再生するディスク再生装置は、ディスク１５をモータ制御回路（図示せず）及びモータ１６によって、例えば、線速度一定（ＣＬＶ）で回転させる。半導体レーザや光電変換素子などを内臓した光学式ピックアップ（ＰＵ）９によってディスク１５から読み出されたデータは、電波信号として広帯域のヘッドアンプ１０に供給される。このアンプ１０は、電流信号を増幅し、電圧信号としての広帯域の信号（ＲＦ）に変換し、ＲＦ信号をデータスライス回路１７に供給する。
データスライス回路１７は、前記アンプ１０から供給されるＲＦ信号と基準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器１と、クロック信号を分周し、カウント用のクロック信号を生成する分周器４と、比較器１から供給されるデータ“０”の期間とデータ“１”の期間に応じて、分周器４から供給されるカウント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタ２と、アップダウンカウンタ２から出力される差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として比較器１に供給するデジタル／アナログ変換器３とから構成されている。
【００１５】
このＲＦ信号は、比較器１の非反転入力端に供給され、基準電圧は、比較器の反転入力端に供給される。そして比較器１は、ＲＦ信号と基準電圧とを比較し、ＲＦ信号を“０”又は“１”の２値データに変換する。比較器１の出力端は、アップダウンカウンタ２に接続されている。アップダウンカウンタ２には、カウント用のクロック信号ＣＫが供給されている。このアップダウンカウンタ２は、比較器１から出力されるデータ“０”の期間とデータ“１”の期間に応じて、クロック信号ＣＫをカウントし、その期間の差分データを出力する。すなわち、アップダウンカウンタ２は、比較器１からデータ“０”が供給された場合、クロック信号ＣＫをダウンカウントし、比較器１からデータ“１”が供給された場合、クロック信号ＣＫをアップカウントする。したがって、このアップダウンカウンタ２からは、データ“０”の期間とデータ“１”の期間の差分データが出力される。この差分データはＤ／Ａ変換器３においてアナログ電圧に変換する。このアナログ電圧は、前記基準電圧として、比較器１にフィードバックされる。このフィードバックにより、比較器２から出力されるデータ“０”の期間とデータ“１”の期間が等しくなるように制御される。このデータ“０”及びデータ“１”はＥＦＭ信号を構成する。
【００１６】
データスライス回路１７は、ＲＦ信号を２値化し、ＥＦＭ信号などの２値化された信号をＰＬＬ回路１８及びデータ処理回路１１に供給する。
ＰＬＬ回路１８は、ＥＦＭ信号が供給される位相比較器（ＰＤ）５と、位相比較器５の出力が供給される低域通過フィルタ（ＬＰＦ）６と、低域通過フィルタ６の出力が入力され、出力が位相比較器５に供給される電圧制御発振器（ＶＣＯ）７で構成される。
ＰＬＬ回路１８は、ＥＦＭ信号に同期した第１のクロック信号ＰＬＣＫ１を生成する。この第１のクロック信号ＰＬＣＫ１がＲＦ信号に同期しているとき、このクロック信号の周波数は、再生速度に比例している。ＰＬＬ回路１８を構成する低域通過フィルタ（ＬＰＦ）６が出力する周波数制御信号は、電圧制御発振器（ＶＣＯ）８に入力され、この周波数制御信号に基づいて第２のクロック信号（ＰＬＣＫ２）が生成される。したがって、この電圧制御発振器８は、クロック信号発生回路として用いられ、データスライス回路を構成する。第２のクロック信号ＰＬＣＫ２は、再生速度には追従しているが、ＥＦＭ信号には非同期である。データスライス回路１７のアップダウンカウンタ２に供給されるクロック信号ＣＫは、第２のクロック信号ＰＬＣＫ２を分周器４で１／Ｎに分周して生成された信号である。
【００１７】
すなわち、再生速度が速くなると、ＰＬＬ回路が追従し、第１のクロック信号ＰＬＣＫ１の周波数は高くなる。それにともなって、第２のクロック信号ＰＬＣＫ２の周波数も高くなる。したがって、アップダウンカウンタ２のクロック信号ＣＫも高くなるため、カウント結果の変化が速くなり、アップダウンカウンタ２の伝導利得が大きくなる。したがってフィードバックループにおいて、開ループ利得が大きくなり、制御帯域は高くなる。逆に、再生速度が遅くなると、第２のクロック信号ＰＬＣＫ２の周波数は低くなり、制御帯域は低くなる。このように、再生速度に合わせた最適な制御帯域を確保できる。
また、比較器１とアップダウンカウンタ２とＤ／Ａ変換器３から構成されるデータスライス回路のフィードバックループと、第２のクロック信号とは同期していないのでデータスライス回路単体での帯域設計が容易にできる。
データ処理回路１１は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボルのデータ成分とサブコードデータ成分とに分離する。ついで、ＥＦＭ復調されたデータは、データ処理回路１１において、ＰＬＬ回路１８で生成された第２のクロック信号ＰＬＣＫ２により、メモリ（図示せず）へ書き込まれる。メモリから読み出されたデータは、誤り訂正された後１６ビットのデジタルデータとしてデータ処理回路１１から出力される。
【００１８】
再生速度の可変は、システムコントローラ（図示せず）が行う。システムコントローラは、再生速度コントロール信号を生成する。この再生速度コントロール信号は、例えば、通常の再生速度（１倍速）又は基準速度の２倍の速度（２倍速）、・・・３２倍の再生速度（３２倍速）を指定する。この再生速度コントロール信号は、データ処理回路１１、モータ制御回路（図示せず）に供給され、処理速度及びディスク再生速度を目的の速度に切り換える。再生速度コントロール信号は、データスライス回路１７にも供給され、データスライス回路１７は、この信号に応じて制御周波数帯域を再生速度に対応するように変化させている。
従来のディスク再生装置には、データ処理回路がメモリ（ＲＡＭ）にデータを書き込む時にＰＬＬ回路から生成されたＰＬＬ系クロック信号を用い、メモリから読み出す時に水晶系の基準クロック信号を用いるもの（従来例１）とメモリから読み出す時にもＰＬＬ系クロック信号を用いるもの（従来例２）がある。従来例１は、再生速度が可変の場合に、線速度が規定速度となるまでの期間は安定してデータを再生できないので再生が中断される。これに対して、従来例２は、従来例１を改良したものであり、ＰＬＬ系クロック信号が再生速度に同期している。このためピックアップが内周から外周に移動した時点で安定したデータを再生できるので、確実にデータを出力することができる。従ってアクセス後、データの出力を再開するまでの時間を従来例１より短縮できる。しかも従来例２のデータスライス回路は、ＰＬＬ系クロック信号に応じて基準電圧の制御帯域を制御しているため再生速度に合わせた最適な制御帯域を確保することができる。
【００１９】
前述のように従来例２ではクロック信号は再生速度に同期しており（同期クロック）、従来例１ではクロック信号は再生速度に同期していない（非同期クロック）。同期クロックの場合、クロック幅により分解能に制約が有り、クロック周波数がＥＦＭ信号より十分高い場合（クロック＞＞ＥＦＭ）は分解能の問題は出ないが、高速再生化が著しくなると、クロック＞＞ＥＦＭの関係は維持できなくなる。非同期クロックの場合、帯域が再生レートに追従しないが、前記分解能の問題は生じない。これは、図５に示すように、同期クロックの場合、ＥＦＭ信号の時間幅は、時間幅が大きくなるにしたがって、アップダウンカウンタのカウント結果の発生確率が段階的に大きくなる（特性線Ａ）が、非同期クロックの場合、カウント結果の発生確率は、実際の時間幅に比例している（特性線Ｂ）ように、非同期クロックの場合は、分解能による制約は無い。図５は、縦軸がカウント結果の発生確率であり、横軸がＥＦＭ信号の実際の時間幅を示している。
本発明は、カウント結果の発生確率が実際の時間幅と一致するようにＰＬＬ系クロック信号を用いながらカウント結果をＥＦＭ信号の実際の時間幅に一致させることに特徴がある。
【００２０】
次に、図２を参照して第２の実施例を説明する。
図２は、データスライス回路を用いたディスク再生装置の回路ブロック図である。図１に示すディスク再生装置では、分周器４から供給される出力信号をアップダウンカウンタ２のクロック信号ＣＫとして用いたが、この実施例では、分周器４に加えて、分周器１３、スイッチ１２をさらに有していることに特徴がある。すなわち、この実施例で用いるデータスライス回路１７′は、前記アンプ１０から供給されるＲＦ信号と基準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器１と、クロック信号を分周し、カウント用のクロック信号を生成する第１及び第２の分周器４、１３と、比較器１から供給されるデータ“０”の期間とデータ“１”の期間に応じて、第１及び第２の分周器４又は１３から供給されるカウント用のクロック信号をカウントし、これらの差分データを出力するアップタウンカウンタ２と、アップダウンカウンタ２から出力される差分データが供給され、この差分データをアナログ電圧に変換し、前記基準電圧として比較器１に供給するデジタル／アナログ変換器３とから構成されている。第１の分周器４は、前述したように、クロック信号生成回路から生成されるＰＬＬ系クロック信号ＰＬＣＫ２を１／Ｎに分周しクロック信号ＣＫを生成する。
【００２１】
そして、第２の分周器１３は、水晶振動子によって発生された基準クロックに基づき、基準クロック生成回路から生成されるシステム基準クロック信号ＸＣＫを１／Ｍに分周し、周波数が固定された水晶系のクロック信号ＣＫを生成する。スイッチ１２は、第１の分周器４から出力されるクロック信号ＣＫ及び第２の分周器１３から出力されるクロック信号ＣＫのいずれか一方を選択し、アップダウンカウンタ２に供給する。スイッチ１２を、ＰＬＬ回路１８のロック／アンロックに応じて、第１及び第２の分周器４、１３のいずれか一方を選択するとする。スイッチ１２は、ＰＬＬ回路がロックしている場合は、第１の分周器４から出力されるＰＬＬ系クロック信号ＣＫを選択し、ロックしていない場合は、第２の分周器１３から出力される水晶系のクロック信号ＣＫを選択する。水晶系クロック信号ＣＫの周波数は、再生速度がその変化範囲の中心のとき、制御帯域が最適となる周波数に設定されている。したがって、なんらかの要因でＰＬＬ回路１８引き込みが遅れた場合、データスライス回路の制御帯域が最適値から大きくずれることを防止できる。スイッチ１２の切換え条件は、ＰＬＬ回路１８が完全にロック状態またはアンロック状態から若干ずれた範囲で切換えても良い。
【００２２】
次ぎに、図３を参照して第３の実施例を説明する。
図３は、データスライス回路を用いたディスク再生装置の回路ブロック図である。図１に示すディスク再生装置は、ＰＬＬ回路１８から生成される周波数制御信号を電圧制御発振器（すなわち、クロック信号生成回路）８に供給しているが、この実施例のディスク再生装置は、ＰＬＬ回路１８と電圧制御発振器（クロック信号生成回路）８との間にスイッチ１４を有していることに特徴がある。スイッチ１４は、ＰＬＬ回路１８から出力される周波数制御信号及び基準電圧から出力される周波数制御信号のいずれか一方を選択して電圧制御発振器（クロック信号生成回路）８に供給する。なお、電圧制御発振器８は、データスライス回路を構成している。
【００２３】
スイッチ１４は、ＰＬＬ回路１８のロック／アンロックに応じて、ＰＬＬ回路から出力される周波数制御信号及び基準電圧から出力される周波数制御信号のいずれか一方を選択するとする。スイッチ１４は、ＰＬＬ回路１８がロックしている場合は、ＰＬＬ回路１８から出力される周波数制御信号を選択し、ロックしていない場合は、基準電圧から出力される周波数制御信号を選択する。したがって、なんらかの要因でＰＬＬ回路引き込みが遅れた場合、データスライス回路１７″の制御帯域が最適値から大きくずれることを防止できる。
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨を超えない範囲において、種々変形実施可能なことは勿論である。例えば、図４に示すように、図２に示すスイッチ１２及び図３に示すスイッチ１４を併用することができる。以上の様に構成すると、カウント用のクロック信号の選択の幅が広がるようになる。
【００２４】
【発明の効果】
本発明は、以上の構成により、データスライス回路で用いるクロック信号が周波数的にはＥＦＭ信号の再生速度に連続的に追従し、位相がＥＦＭ信号と非同期となる。したがって再生速度によって再生性能が変化することを防止でき、かつデータスライス回路の帯域設計を単独で容易に行うことができる。また、何らかの要因でＰＬＬ回路引き込みが遅れた場合、データスライス回路の制御帯域が最適値から大きくくずれることを防止できる。
【図面の簡単な説明】
【図１】第１の実施例のディスク再生装置の回路ブロック図。
【図２】第２の実施例のディスク再生装置の回路ブロック図。
【図３】第３の実施例のディスク再生装置の回路ブロック図。
【図４】本発明のディスク再生装置の回路ブロック図。
【図５】本発明のアップダウンカウンタのカウント結果の発生確率のＥＦＭ信号の実際の時間幅依存性を示す特性図。
【図６】従来のディスク再生装置の回路ブロック図。
【符号の説明】
１・・・比較器、 ２・・・アップダウンカウンタ、
３・・・Ｄ／Ａ変換器、 ４、１３・・・分周器、
５・・・位相比較器、 ６・・・低域通過フィルタ、
７、８・・・電圧制御発振器、 ９・・・光学式ピックアップ、
１０・・・ヘッドアンプ、 １１・・・データ処理回路、
１２、１４・・・スイッチ、 １５・・・ディスク、
１６・・・モータ、 １７、１７′、１７″・・・データスライス回路、
１８・・・ＰＬＬ回路。
Claims (5)
- ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、
前記光電変換手段から供給される電気信号を増幅する増幅器と、
前記増幅器から供給される電気信号から２値化された信号を生成するデータスライス回路と、
前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、
前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、
前記データスライス回路は、前記周波数制御信号に基づいて前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記増幅器から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号を分周し、カウント用のクロック信号を生成する分周器と、前記比較器から供給されるデータ“０”の期間とデータ “１”の期間に応じて、前記分周器から供給されるカウント用のクロック信号をカウントし、データ“０”の期間とデータ“１”の期間の差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを特徴とするディスク再生装置。 - ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、
前記光電変換手段から供給される電気信号を増幅する増幅器と、
前記増幅器から供給される電気信号から２値化された信号を生成するデータスライス回路と、
前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、
固定周波数発振回路から生成された基準クロックに基づいて基準クロック信号を生成する基準クロック生成回路と、
前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、
前記データスライス回路は、前記周波数制御信号に基づいて前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記クロック信号生成回路から出力される前記第２のクロック信号を分周し、カウント用のクロック信号を生成する第１の分周器と、前記基準クロック生成回路から出力される前記基準クロック信号を分周し、カウント用のクロック信号を生成する第２の分周器と、前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記スイッチから供給されるクロック信号をカウントし、データ“０”の期間とデータ “１”の期間の差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを特徴とするディスク再生装置。 - ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段と、
前記光電変換手段から供給される電気信号を増幅する増幅器と、
前記増幅器から供給される電気信号から２値化された信号を生成するデータスライス回路と、
前記データスライス回路から供給される２値化された信号に基づき、データの再生速度の変化に応じた第１のクロック信号及び周波数制御信号を生成するＰＬＬ回路と、
基準電圧に基づいて基準周波数制御信号を生成する基準電圧生成回路と、
前記ＰＬＬ回路から生成された周波数制御信号と前記基準電圧生成回路から生成された基準周波数制御信号のうち１つを選択するスイッチと、
前記データスライス回路から供給される前記２値化された信号を復調し、データを再生するデータ処理回路とを備え、
前記データスライス回路は、前記スイッチから供給される周波数制御信号に基づいて前記２値化された信号とは非同期である第２のクロック信号を生成するクロック信号生成回路を有し、前記増幅器から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、前記第２のクロック信号を分周し、カウント用のクロック信号を生成する分周器と、前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて、前記分周器から供給されるカウント用のクロック信号をカウントし、データ“０”の期間とデータ“１”の期間の差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この前記差分データをアナログ電圧に変換し前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを有することを特徴とするディスク再生装置。 - ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段から供給される電気信号を増幅する増幅器から供給される電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、
前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロック信号を生成するクロック信号生成回路と、
前記クロック信号生成回路の出力クロックを分周する分周器と、
前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて前記カウント用クロック信号をカウントし、データ“０”の期間とデータ“１”の期間の差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを特徴とするデータスライス回路。 - ディスクに記録されたデータを光学的に読み出し、電気信号に変換する光電変換手段から供給される電気信号を増幅する増幅器から供給される電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、
前記比較器の出力の周波数との周波数比が一定になるように連続的に追従し、かつ位相が非同期のクロックを生成するクロック信号生成回路と、
前記クロック信号生成回路の出力クロックを分周する第１の分周器と、
基準クロック信号生成回路から生成される基準クロック信号を分周し、カウント用のクロック信号を生成する第２の分周器と、
前記第１及び第２の分周器から出力されるカウント用のクロック信号のうち１つを選択するスイッチと、
前記光電変換手段から供給される前記電気信号と基準電圧とを比較し、前記電気信号と基準電圧とに応じてデータ“０”とデータ“１”のうちの１つのデータを出力する比較器と、
前記比較器から供給されるデータ“０”の期間とデータ“１”の期間に応じて前記スイッチから供給されるクロック信号をカウントし、データ“０”の期間とデータ“１”の期間の差分データを出力するアップダウンカウンタと、前記アップダウンカウンタから出力される前記差分データが供給され、この前記差分データをアナログ電圧に変換し、前記基準電圧として前記比較器に供給するデジタル／アナログ変換器とを備えたことを特徴とするデータスライス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573297A JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
| TW087110256A TW393763B (en) | 1997-06-26 | 1998-06-25 | Disk reproduction device and data slicing circuit |
| KR1019980024361A KR100276199B1 (ko) | 1997-06-26 | 1998-06-26 | 디스크 재생 장치 및 데이타 슬라이스 회로 |
| US09/105,170 US6157603A (en) | 1997-06-26 | 1998-06-26 | Disk reproduction apparatus capable of continuously varying a reproduction speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573297A JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116280A JPH1116280A (ja) | 1999-01-22 |
| JP3607048B2 true JP3607048B2 (ja) | 2005-01-05 |
Family
ID=16175899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18573297A Expired - Fee Related JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6157603A (ja) |
| JP (1) | JP3607048B2 (ja) |
| KR (1) | KR100276199B1 (ja) |
| TW (1) | TW393763B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4395956B2 (ja) * | 1999-03-18 | 2010-01-13 | アイシン精機株式会社 | 直流モータのモータ回転パルス生成回路 |
| WO2001022412A1 (fr) * | 1999-09-20 | 2001-03-29 | Hitachi, Ltd. | Appareil d'enregistrement/reproduction d'information |
| US6954410B2 (en) * | 2000-01-20 | 2005-10-11 | Hitachi, Ltd. | Information recording and reproducing apparatus for updating the waveform of a laser based on position information |
| TW465194B (en) | 2000-10-17 | 2001-11-21 | Mediatek Inc | Data dividing circuit and method for diving data |
| DE10061530A1 (de) * | 2000-12-11 | 2002-04-04 | Infineon Technologies Ag | Vorrichtung zur Ermittlung der Frequenz eines periodischen Signals |
| JP3993818B2 (ja) * | 2002-12-16 | 2007-10-17 | 松下電器産業株式会社 | 再生信号処理装置 |
| KR100614344B1 (ko) * | 2004-08-18 | 2006-08-21 | 주식회사 히타치엘지 데이터 스토리지 코리아 | 기록매체 탐색시의 에러 개선 방법 및 장치 |
| TWI276065B (en) * | 2004-11-01 | 2007-03-11 | Lite On It Corp | CD reading method |
| JP2006279849A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 電圧保持回路及びクロック同期回路 |
| US8355302B1 (en) * | 2006-05-11 | 2013-01-15 | Marvell International Ltd. | Offset loop for wobble |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756730B2 (ja) * | 1989-12-28 | 1995-06-14 | パイオニア株式会社 | スピンドルサーボ回路 |
| EP0638900B1 (en) * | 1993-08-14 | 2001-01-31 | Kabushiki Kaisha Toshiba | Disc data reproducing apparatus and signal processing circuit |
| JP2885650B2 (ja) * | 1993-11-11 | 1999-04-26 | 株式会社東芝 | ディスク再生装置 |
| JP4319259B2 (ja) * | 1996-07-02 | 2009-08-26 | 株式会社東芝 | アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置 |
| TW341415U (en) * | 1997-04-08 | 1998-09-21 | United Microelectronics Corp | A digital data cutting circuit |
-
1997
- 1997-06-26 JP JP18573297A patent/JP3607048B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 TW TW087110256A patent/TW393763B/zh not_active IP Right Cessation
- 1998-06-26 KR KR1019980024361A patent/KR100276199B1/ko not_active IP Right Cessation
- 1998-06-26 US US09/105,170 patent/US6157603A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6157603A (en) | 2000-12-05 |
| KR100276199B1 (ko) | 2000-12-15 |
| KR19990007375A (ko) | 1999-01-25 |
| JPH1116280A (ja) | 1999-01-22 |
| TW393763B (en) | 2000-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041001 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 9 |
|
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