JPS59152513A

JPS59152513A - デジタルデ−タ生成装置

Info

Publication number: JPS59152513A
Application number: JP2722783A
Authority: JP
Inventors: Tadashi Kojima; 正小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-02-21
Filing date: 1983-02-21
Publication date: 1984-08-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えばＣＤ（光学式コンパクトディスク）
方式のＤＡＤ　（ディジタルオーディオディスク）再生
装置等に使用して好適するデジタルデータ生成装置に関
する。

〔発明の技術的背景〕

近時、音響機器の分野では、可及的に高忠実度再生化を
図るために、ＰＣＭ　（ｚ？ルスコードモジュレーショ
ン）技術を利用したデジタル記録再生方式を採用しつつ
ある。つまシ、これはデジタルオーディオ化と称されて
いるもので、オーディオ特性が記録媒体の特性に依存す
ることなく、在来のアナログ記録再生方式によるものに
比して格段に優れたものとすることが原理的に確立され
ているからである。

この場合、記録媒体としてディスク（円盤）を対象とす
るものは、ＤＡＤシステムと称されておシ、その記録再
生方式としても光学式、静電式及び機械式といつたもの
が提案されているが、いずれの方式を採用する場合であ
ってもそれを具現する再生装置としては、やはシ在来の
それにみられない種々の高度のコントロール機能や性能
等を満足し得るものであることが要求されている。

すなわち、これはＣ’　Ｄ方式のものを例にとってみる
と、直径°１２〔副〕、厚さ１．２〔霧〕の透−明樹脂
円盤に、所定のＥＦＭ　（Ｅｉｇｈｔ　ｔ。

Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ　）変調及び
インターリーブを伴なった形二の再生すべきオーディオ
倍電のＰＣＭ化されたデジタル化データに対応した＜フ
ット（反射率の異なる凹凸）を形成する金属薄膜を被着
してなるディスクを、ＣＬ■（線速度一定）方式によシ
約５００〜２００　（ｒ、ｐ６ｍ　）の可変回転速度で
回転駆動せしめ、それを半導体レーザ及び光電変換素子
を内蔵した光学式ピックアップで内周側から外周側に向
けてリニアト□ラッキング方式に再生せしめｇものであ
るが、該ディスクはトラックピッチが１．６〔μｍ〕で
あって片面でも約１時間のステレオ再生をなし得る膨大
な情報量がグロダラムエリア（半径２５〜５８　（ｍｍ
）　）に収録されているとともに、それらのインデック
スデータ等がリードインエリア（半径２３〜２５［ｍ］
）に収録されているといったことからも容易に窺い知れ
るところである。

ところで、と記のようなりＡＤ再生装置にあっては、ま
ず光学式ピックアップから得られた信号（以下ＲＦ傷信
号いう）をデータスライス回路によって不要なアナログ
成分と必要とするデータ成分（以下ＥＦＭ信号という）
とに分離し、このＥＦＭ信号を同期クロック再生用ＰＬ
Ｌ、　（位相同期ルーｆ）回路に導いて、該ＥＦＭ信号
に同期した同期クロック信号を生成して、この同期クロ
ック信号に前記ＥＦＭ信号の位相を合わせることによｐ
１復調再生処理に供し得るデジタルデータを生成するよ
うにしている。

第１図は、このような従来のデジタルデータ生成装置を
示すものである。すなわち、入力端子１ノに供給された
上記ＲＦ信号は、レベル比較器１２及びローパスフィル
タ１３よシなるデータスライス回路１４に導かれ、ロー
・ぐスフィルタ１３の出力電圧（これはレベル比較器１
２の出力周波数に対応）をスライスレベルとしてレベル
比較されることによシ、矩形状のＥＦＭ信号に波形整形
されるものである。そして、このＥＦＭ信号は、エツジ
検出器１５を介した後、位相比較器１６．ローパスフィ
ルタ１７及び電圧制御発振器（以下ＶＣＯという）１８
よりなる同期クロック再生用ＰＬＬ回路１９に導かれる
。この同期クロック再生用ＰＬＬ回路１９は、上記ＥＦ
Ｍ信号とＶＣＯＪ　８の出力信号とを位相比較し該位相
差成分に対応した電圧をローパスフィルタ１７で生成し
て上記ＶＣＯｌ　８の発振周波数を制御することによシ
、上記ＥＦＭ信号にＶＣｏ　１　Ｂの出力信号の位相を
合わせ、データ読み取υ用の同期クロック信号を生成す
るものである。

そして、上記ＥＦＭ信号及び同期クロック信号は、ノッ
ト回路２０及びＤタイプフリップフロップ回路（以下Ｄ
−ＦＦ回路という）２１よ如なるデータ生成回路２２に
導かれる。このデータ生成回路２２は、上記ＥＦＭ信号
を同期クロック信号に同期させることによシ、復調再生
処理に供し得るデジタルデータを生成するものである。

そして、このデジタルデータ及び上記同期クロック信号
が、出力端子２３．２４をそれぞれ介して図示しない復
調再生系に供給されるものである。

〔背景技術の問題点〕

ところで、前記ディスクに記録されたデジタル化データ
は、先にも述べたようにＥＦＭ変調が施されている。こ
れは周知のように、前記同期クロック信号の１周期分を
１ビツトとすると、その極性反転間隔が最小３ビツトか
ら最大１トビットまで変化するものである。そして、上
記データスライスレベルれたデジタル化データの直流成分（低域成分）が極めて
小さい場合、その直流成分がレベル比較器１２の出力を
ローパスフィルタ１３で積分することにより「０」とな
るので、正確なスライスレベルでＥＦＭ信号全生成する
ことができる。

しかしながら、ガイスフの傷やＲＦ倍信号ノイズが混入
されることによ、９、ＥＦＭ信号にレベル変動が生じた
場合、そのレベル変動がローパスフィルタ１３の時定数
よシも早くなると、ローパスフィルタ１３の出力電圧が
不正確になシ、正確なスライスレベルでＥＦＭ信号を生
成することができなくなり、ひいてはデジタルデータを
良好に生成することができなくなるという問題を生じる
。

〔発明の目的〕

この発明は上記事情を考慮してなされたもので、データ
スライスレベルの変動を修正し常に正確なスライスレベ
ルに基づいてデータ生成を行ない得る極めて良好なデジ
タルデータ生成装置を提供することを目的とする。

〔発明の概要〕

すなわち、この発明は、入力データとローパスフィルタ
の出力信号とをレベル比較するレベル比較器からの出力
に基づいて前記ローパスフィルタの出力信号レベルを制
御するデータスライス回路と、このデータスライス回路
からの出力データと電圧制御発振器から出力されるクロ
ック信号とを位相比較し該位相差成分に対応した第１及
び第２の位相差信号を生成する位相比較器を有し該位相
比較器から出力される第１及び第２の位相差信号を電圧
信号に変換して前記電圧制御発振器の発振周波数を制御
することによりデータ読み取シ用クロック信号を生成す
る位相同期ループ回路と、この位相同期ループ回路から
出力されるデータ読与取υ用クロック信号に前記データ
スライス回路からの出力データの位相を合わせるデータ
生成回路とを備えたデジタルデータ生成装置において、
前記データスライス回路からの出力データに基づいて前
記位相比較器から出力される第１及び第２の位相差信号
をそれぞれ逆の関係で導く第１及び第２の切換手段と、
この第１及び第２の切換手段で導かれた前記第１及び第
２の位相差信号または第２及び第１の位相差信号をそれ
ぞれ電圧信号に変換して演算し前記データスライス回路
のローパスフィルタの出力信号に加算するデータスライ
スレベル補正手段とを具備してなることを特徴とするも
のである。

〔発明の芙施例〕

以下、この発明の一実施例について図面を参照して詳細
に説明する。第２図において、第１図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
説明する。第２図にトいて、前記データスライス回路１
４の出力端は、排他的論理和回路（以下ＥＸオア回路と
（便。

いう）２５の一方の入力端に接続されている。

このＥＸオア回路２５の出力端は、Ｄ−ＦＦ回路２６の
クロック入力端Ｃに接続されている。そして、上記Ｄ−
ＦＦ回路２６の入力端りは、直流電圧（十Ｂ）の印加さ
れた電源端子２７に接続され、出力端Ｑは他のＤ−ＦＦ
’回路２８の入力端りに接続されている。このＤ−ＦＦ
回路２８の出力端Ｑは、他のＤ−ＦＦ回路２９の入力端
りに接続され、反転出力端間は上記Ｄ−ＦＦ回路２６の
クリアー入力端ＣＬ。

に接続されている。また、上記［）−ＦＦ回路２９の出
力端Ｑは開放され、反転出力端Ｑは上記Ｄ−η回路２８
のクリアー入力端ＣＬに接続されている。

ここで、前記ＶＣ０１Ｂの出力端は、上記Ｄ−ＦＦ回路
２８のクロック入力端Ｃに接続されるとともに、ノット
回路３０を介して上記Ｄ−ＦＦ回路２９のクロック入力
端Ｃに接続されている。

そして、上記Ｄ−ＦＦ回路２６．２８．２９及びノット
回路３０よシなる回路が、位相比較器３１を構成するも
のである。この位相比較器３１は、そのＤ−ＦＦ回路２
６．２８の各出力端Ｑからそれぞれ後述する位相差信号
を出力するもので、この両位相差信号は２つ合わせるこ
とにょシ、データスライス回路１４とＶＣｏ　１８とか
らそれぞれ出力される信号の位相差を表わしているもの
である。

また、上記Ｄ−ＦＦ回路２６の出力端Ｑは、増幅器３２
及び抵抗Ｒ１を介した後、コンデンサＣ１を介して接地
されるとともに、差動回路３３の反転入力端（−）に接
続されている。一方、上記Ｄ−ＦＦ回路２８の出力端Ｑ
は、増幅器３４及び抵抗Ｒ２を介した後、コンデンサＣ
２を介して接地されるとともに、上記差動回路３３の非
反転入力端（＋）に接続されている。

そして、上記増幅器３２．３４．抵抗Ｒ１＋Ｒ２、コン
デンサＣ１、Ｃ２及び差動回路３３よシする回路が、ロ
ーパスフィルタ３５を構成するものである。この場合、
′上記Ｄ−ＦＦ回路２６の出力信号は、増幅器３２．抵
抗Ｒ１、コンデンサＣ１によシミ圧信号に変換される。

また、上記Ｄ−ＦＦ回路２８の出力信号は、増幅器３４
゜抵抗Ｒ２＋コンデンサＣ２によシミ圧信号に変換され
る。そして、これら両電圧信号は、差動回路３３によっ
てその差電圧成分が得られ、該差電圧によって前記ＶＣ
Ｏｌ　Ｂの発振周波数が制御されるものである。このた
め、上記位相比較器３１．ローフ千スフィルタ３５及び
ＶＣｏ　１　Ｂが、同期クロ、り再生用ＰＬＬ回路３６
を構成するものである。

ここで、前記ＥＸオア回路２５の他方の入力端は、前記
Ｄ−ＦＦ回路２１の出力端Ｑに接続されている。

また、前記Ｄ−ＦＦ回路２６の出力端Ｑは、切換スイッ
チ３７の第２の固定接点３７ｂ及び切換スイッチ３８の
第１の固定接点３８ａにそれぞれ接続されている。一方
、上記Ｄ−ＦＦ回路２８の出力端Ｑは、上記切換スイッ
チ３７の第１の固定接点３７ａ及び切換スイッチ３８の
第２の固定接点３８ｂにそれぞれ接続されている。そし
て、この切換スイッチ３７の可動接点３７ｃは、抵抗Ｒ
３を介した後、コンデンサｃ３を介して接地されるとと
もに、差動回路３９の非反転入力端（＋）に接続されて
いる。また、上記切換スイッチ３８の可動接点３８ｃは
、抵抗Ｒ４を介した後、コンデンサｃ４を介して接地さ
れるとともに、上記差動回路３９０反転入方入力端）に
接続されている。

そして、上記抵抗Ｒ３＋　Ｒ４ｒコンデンサＣ３＋Ｃ４
及び差動回路３９が、データスライスレベル補正回路４
ｏを構成するもので、差動回路３９の出方信号が、前記
データスライス回路１４のローフ９スフイルタ１３の出
方信号と加算されて、レベル比較器１２０反転入カ端（
−）に接続されるものである。

上記のような構成において、第３図乃至第５図、を参照
して、以下その動作を説明する。ただし、第３図乃至第
５図は、それぞれデータスライスレベルが高くなった場
合、低くなった・場合、低くなシかつＲＦ倍信号位相が
ずれた場合を示しておシ、第３図（、）乃至（ｊ）、第
４図（、）乃至（ｊ）。

第５図（、）乃至（ｊ）は、それぞれ第２図中（、）乃
至（ｊ）点のタイミングを示している。

まず、入力端子１１に第３図（、）に示すようにＲＦ倍
信号供給され、ＶＣｏ　１　Ｂから第３図（ｂ）に示す
ような同期クロック信号が発生されているとする。この
とき、ローパスフィルタ１３から出力される電圧信号（
データスライスレベル）が第３図（ａ）中実線で示す正
規のスライスレベルｖ１　よυも、一点鎖線で示すよう
に高くなったとする。すると、データスライス回路１４
から出力されるＥＦＭ伯号信号第３図（ｃ）に示すよう
に、正規のスライスレベルｖｌで生成されたときに比し
て、位相が変化される。

そして、上記第３図（ｂ）　、　（Ｃ）に示す信号から
、Ｄ−ＦＦ回路２１の出力端Ｑには、第３図（ｄ）に示
すデジタルデータが出力される。このため、ＥＸオア回
路２５の出力端には、第３図（ｃ）　、　（ｄ）に示す
信号から、第３図（、）に示す信号が発生される。

そして、この第３図（ｂ）、’（、）に示す信号に基づ
いて、Ｄ−ＦＦ回路２６．２８．２９の各出力端Ｑから
は、第３図（ｆ）　、　（ｇ）　、　（ｈ）に示す信号
がそれぞれ出力される。

ここで、第３図（ｆ）　、　（ｇ）に示す信号（前記位
相差信号）について説明すると、まず、第３図（ｆ）に
示す信号は、第３図（Ｃ）に示すＥＦＭ信号と第３図（
ｂ）に示す同期クロック信号との立上りの位相差分に対
応したＨレベル期間を有するものとなされている。また
、第３図（ｇ）に示す信号は、第３図（ｆ）に示す信号
の立下シ毎に、上記同期クロック信号の半周期分だけＨ
レベルとなっているものである。このため、第３図（ｆ
）に示す信号と第３図（ｇ）に示す信号とのＨレベル期
間の差分は、第３図（ｂ）　、　（ｃ）に示す信号の位
相差分に対応していることになる。また、第３図（Ｃ）
に示す信号のＨレベル期間においては、第３図（ｆ）に
示す信号のＨレベル期間よシも第３１優）に゛示す信号
のＨレベル期間の方が長くなっておシ、第３図（Ｃ）に
示す信号のＬレベル期間においては、第３図（ｇ）に示
す信号のＨレベル期間よりも第３図（ｆ）に示す信号の
Ｈレベル期間の方が長くなっている。

このため、第３図（ｆ）に示す信号を、増幅器３２を介
して、抵抗Ｒ１、コンデンサＣ１によシミ圧信号に変換
したものと、第３図（ｇ）に示す信号を増幅器３４を介
して抵抗Ｒ２＋コンデンサＣ２によシミ圧信号に変換し
たものとを、差動回路３３で差分をとをと、その出力は
「０」となシ、結局スライスレベルが高くなってもｖＣ
Ｏ１８の発振周波数は影響されないものである。

一方、前記切換スイッチ３７．３８は、データスライス
回路１４の出力に応じて、互いに連動して同時に切換え
られるものである。すなわち、切換スイッチ３７　＊　
３８の可動接点３７Ｃ２３８ｃは、データスライス回路
１４の出力（第３図（Ｃ））がＨレベルのとき第２の固
定接点３７ｂ。

３８ｂに接続され、データスライス回路１４の出力がＬ
レベルのとき第１の固定接点３７ａ。

３８ａにそれぞれ接続されるようになされている。この
ため、切換スイッチ３７．３８の可動接点３７ｃ、３８
ｅには、第３図（ｉ）　、　ＪＫ　ｋれぞれ示すように
、第３図（ｃ）に示す信号のＨレベル時には第３図（ｆ
）　、（ｇ）に示す信号が導かれ、第３図（ｃ）に示す
信号のＬレベル時には第３１伝）。

（ｆ）に示す信号が導かれることになる。すなわち、切
換スイッチ３７．３８の可動接点３７ｃ。

３８ｃには、第３図（ｃ）に示す信号がＨレベルかＬレ
ベルかに応じて、第３図（ｆ）　、　（ｇ）に示す信号
が逆の関係で導かれるものである。

この場合、第３図（ｉ）　、　（ｊ）から明らかなよう
に、切換スイッチ３７の可動接点３７ｃには、第３図（
ｆ）　、　（ｇ）、に示す（ｉ号のうちのＲレベル期間
の短いものが導かれ、切換スイッチ３８の可動接点３８
ｃには、第３図（ｆ）　ｔ　（ｇ）に示す信号のうちの
Ｈレベル期間の長いものが導かれている。このため、第
３図（ｉ）に示す信号を抵抗Ｒ３＋コンデンサＣ３によ
シミ圧信号に変換したものと、第３図（ｊ）に示す信号
を抵抗Ｒ４ｙコンデンサＣ４によシミ圧信号に変換した
ものとを、差動回路３９で差分をとると、その出力電圧
は負極性となシ、かつその電圧レベルは前述したスライ
スレベルの高くなった分に等しくなっている。

したがって、差動回路３９の出力電圧を、ローパスフィ
ルタ１３の出力電圧（第３図（ａ）中一点鎖線で示すス
ライスレベル）に加算することによシ、スライスレベル
が正規の値ｖｌに引き下げられ、ここにデータスライス
レベルが補正されるものである。

次に、ローパスフィルタ１３から出力される電圧信号（
データスライスレベル）が第４図（ａ）中実線で示す正
規のスライスレベルｖ１よシも、一点鎖線で示すように
低くなったとする。すると、データスライス回路１４か
ら出力されるＥＦＭ信号は、第３図（ｃ）に示すように
、正規のスライスレベルＶ１で生成されたときに比して
、位相が変化される。

この場合、第４図（ｆ）　、　（ｇ）に示す信号（前記
位相差信号）について説明すると、まず、第４図（ｆ）
に示す信号は、第４図（Ｃ）に示すＥＦ’Ｍ信号と第３
図（ｂ）に示す同期クロック信号との立上シの位相差分
に対応したＨレベル期間を有するものとなされている。

また、第４図値）に示す信号は、第４図（ｆ）に示す信
号の立下り毎に、上記同期クロック信号の半周期分だけ
Ｈレベルとなっているものである。このため、第４図（
ｆ）に示す信号と第４図（ｇ）に示す信号とのＨレベル
期間の差分け、第４図（ｂ）　、　（Ｃ）に示す信号の
位相差分に対応していることになる。まだ、第４図（Ｃ
）に示す信号のＨレベル期間においては、第４図（ｇ）
に示す信号のＨレベル期間よりも第４図（ｆ）に示す信
号のＨレベル期間の方が長くなっておシ、第４図（ｃ）
に示す信号のＬレベル期間においては、第４図（ｆ）に
示す信号のＨレベル期間よシも第４図（ｇ）に示す信号
のＨレベル期間の方が長くなっている。

このため、第４図（ｆ）に示す信号を、増幅器３２を介
して、抵抗Ｒ１ｌコンデンサＣ１によシミ圧、信号に変
換したものと、第４図（ｇ）に示す信号を増幅器３４を
介して抵抗Ｒ２、コンデンサＣ２によシミ圧信号に変換
したものとを、差動回路３３で差分をとると、その出力
は「０」となり、結局前述したのと同様にスライスレベ
ルが低くなってもＶＣｏ　１　Ｂの発振周波数は影響さ
れないものである。

また、第４図（ｉ）　、　（ｊ）から明らかなように、
切換スイッチ３７の可動接点３７ｃには、第４図（ｆ）
　、　（、ｇ）に示す信号のうちのＨレベル期間の長い
ものが導かれ、切換スイッチ３８の可動接点３８ｃには
、第４図（ｆ）　、　（ｇ）に示す信号のうちのＨレベ
ル期間の短いものが導かれている。このため、第４図（
ｉ）に示す信号を抵抗Ｒ３＋コンデンサＣ３によシミ圧
信号に変換したものと、第４図（ｊ）に示す信号を抵抗
Ｒ４＋コンデンサＣ４によυ電圧信号に変換したものと
を、差動回路３９で差分をとると、その出力′電圧は正
極性となシ、かつその電圧レベルは前述したスライスレ
ベルの低くなった分に等しくなっている。

したがって、差動回路３９の出力電圧を、ローパスフィ
ルタ１３の出力電圧（第４図（ａ）中一点鎖線で示すス
ライスレベル）に加算子ることによシ、スライスレベル
が正規の値ｖｌに引き上げられ、ここにデータスライス
レベルが補正されるものである。

また、第５図（、）に一点鎖線で示すようにスジ１イス
レベルが正ＭのスライスレベルＶｘ３．！ｌ）４＋低く
なシ、かつ同期クロック信号（第５図（ｂ））の位相が
ＲＦ倍信号第５図（ａ））を正規のスライスレベルＶ１
でスライスしてなるＥｌｌ’Ｍ　（ｇ号の位相に対して
ずれている場合、第５図（ｆ）に示す信号のＨレベル期
間には、上記スライスレベルが低くなったことによる位
相差成分と、同期クロック信号がずれたことによる位相
差成分とが両方台まれることになる。

ところが、前述したように、スライスレベルが低くなっ
たことによる位相差成分は、差動回路３３の出力として
は「０」となるため、結局差動回路３３からは同期クロ
ック信号の位相ずれに対応した電圧信号のみが発生され
て、■Ｃ０１８が制御されることになる。また、逆にク
ロック信号の位相ずれによる位相差成分は、差動回路３
９の出力としては「０」となるだめ、結局差動回路３９
からはスライスレベルが低くなったことによる位相ずれ
に対応した電圧信号のみが発生されて、スライスレベル
が引き上げられることになる。このため、上記２種類の
位相ずれがそれぞれ補正されるものである。

したがっｌて、上記実施例のような構成によれば、スラ
イスレベルの変動を確実に補正することができ、常に正
確なスライスレベルでＥＦＭ信号を生成することができ
る。また、同期クロック再生用ＰＬＬ回路３６の位相比
較器３１の出力を用いているため、データスライス回路
１４から出力されるＥＦＭ信号を受ける際の立上シ及び
立下シエッジにおける遅延部分も含まれて補正されるの
で、わずかな位相ずれも補正することができる。さらに
、ＲＦ倍信号低域カット周波数に比して、ＥＦＭ信号の
反転エツジのキャリア周波数は極めて高いため、抵抗Ｒ
３１コンデンサＣ３及び抵抗Ｒ４、コンデンサＣ４の時
定数を短かく設定することができるので、ディスク上の
傷等によるＲＦ倍信号低域変動も吸収して正しいスライ
スレベルを得ることができる。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、デ
ータスライスレベルの変動を修正し常に正確なスライス
レベルに基づいてデータ生成を行ない得る極めて良好な
デジタルデータ生成装置を提供することができる。

【図面の簡単な説明】

第１図は従来のデジタルデータ生成装置を示すブロック
構成図、第２図はこの発明に係るデジタルデータ生成装
置の一実施例を示すブロック回路構成図、第３図乃至第
５図はそれぞれ同実施例の動作を説明するためのタイミ
ング図であるヵ１１・・・入力端子、１２・・・レベル比較器、１３・
・・ｆｙ−ｉＲスフィルタ、１４・・・データスライス
回路、１５・・・エツジ検出器、１６・・・位相比較器
、１７・・・ローノぐスフィルタ、１８・・・ＶＣｏ、
１９・・・同期クロック再生用ＰＬＬ回路、２０・・・
ノット回路、２１・・・Ｄ−ＦＦ回路、２２・・・デー
タ生成回路、２３゜２４・・・出力端子、２５・・・Ｅ
Ｘオア回路、２６１゜Ｄ−ＦＦ回路、２７・・・電源端
子、２８．２９・・・Ｄ−ＦＦ回路、３０・・・ノット
回路、３１・・・位相比較器、３２・・・増幅器、３３
・・・差動回路、３４・・・増幅器、３５・・・ローパ
スフィルタ、３６・・・同期クロック再生用ＰＬＬ回路
、３７．３８・・・切換スイッチ、３９・・・差動回路
、４０・・・データスライスレベル補正回路。

Claims

【特許請求の範囲】

入力データとローパスフィルタの出力信号とをレベル比
較するレベル比較器からの出力に基づいて前記ローパス
フィルタの出力信号レベルを制御するデータスライス回
路と、このデータスライス回路からの出力データと電圧
制御発振器から出力されるクロック信号とを位相比較し
該位相差成分に対応した第１及び第２の位相差信号を生
成する位相比較器を有し該位相比較器から出力される第
１及び第２の位相差信号を電圧信号に変換して前記電圧
制御発振器の発振周波数を制御することによシデータ読
み取シ用クロック信号を生成する位相同期ループ回路と
、この位相同期ループ回路から出力されるデータ読み取
シ用クロック信号に前記データスライス回路からの出力
データの位相を合わせるデータ生成回路とを備えたデジ
タルデータ生成装置において、前記データスライス回路
からの出力データに基づいて前記位相比較器から出力さ
れる第１及び第２の位相差信号をそれぞれ逆の関係で導
く第１及び第２の切換手段と、この第１及び第２の切換
手段で導かれた前記第１及び第２の位相差信号または第
２及び第１の位相差信号をそれぞれ電圧信号に変換して
演算し前記データスライス回路のローパスフィルタの出
力信号に加算するデータスライスレベル補正手段とを具
備してなることを特徴とするデジタルデータ生成装置。