JP3563768B2 - Ｒｏｍプログラム変更装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明はマイクロコンピュータ等に内臓されたＲＯＭのプログラムにバグが生じた場合において、ＲＯＭのデータを修正せずに正常にプログラムを実行するＲＯＭプログラム変更装置に関するものである。
【０００２】
【従来の技術】
図１０は従来のマイクロコンピュータの構成を示すブロック図である。図において、１はプログラムの実行を行うＣＰＵ、２はプログラムが格納されたマスクＲＯＭ（Raed Only Memory）、３は演算データ等が格納されたＲＡＭ（Randam Access Memory）、４はアドレスバス、５はデータバスである。
【０００３】
上記構成のマイクロコンピュータにおいて、マスクＲＯＭ２内のプログラムは集積回路の製造工程時に設定され、ＣＰＵ１はこのマスクＲＯＭ２のデータにアクセスし、命令を読み出し、それに従ってＲＡＭ３から演算データを読み、演算処理等の実行を繰り返す。通常、このようなマイクロコンピュータはマスクＲＯＭ２とともに数十工程からなるウエハプロセスを経てワンチップの形で製造される。
【０００４】
【発明が解決しようとする課題】
上記のようにマスクＲＯＭ２のプログラムはその製造工程においてすでに設定されるので、このプログラムにバグ（欠陥）の発生したことが製造後に判明した場合、すなわちプログラムを修正する必要がある場合、もう一度マイクロコンピュータを製造し直してマスクＲＯＭ全体を修正、変更を行わなければならず、生産性が大幅に低下するという問題点が生じていた。
【０００５】
この発明は上記の問題点を解決するためになされたもので、製造後にＲＯＭのプログラムに修正の必要が生じた場合、製造をやり直すことなくプログラムの変更ができ、また複数のアドレスにバグが存在した場合も対応できるマイクロコンピュータのＲＯＭプログラム変更装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明による請求項１のＲＯＭプログラム変更装置は、プログラムの記録されたＲＯＭ、プログラムを読み出して実行するＣＰＵ、アドレスバス、データバスを備えたマイクロコンピュータで、ＲＯＭ内のプログラムの修正すべき部分が生じた場合にその修正部分からジャンプして修正プログラムを実行させるＲＯＭプログラム変更装置において、プログラムの第一の修正部分を変更して実行される第一の修正プログラムと第二の修正部分を変更して実行される第二の修正プログラム、さらにフラグリード命令コードが格納されたＲＡＭ、第一と第二の修正部分のアドレスである第一の変更アドレスと第二の変更アドレスが格納された変更アドレスレジスタ、アドレスバス上のアドレスと、変更アドレスレジスタの出力する第一の変更アドレスおよび第二の変更アドレスを比較し、いずれかが一致した場合に一致信号を出力する一致回路（以下、第一と第二の変更アドレスでアドレスと一致した方の変更アドレスを一致変更アドレスと称す）、一致信号により一致変更アドレスを決定するフラグを形成する要因フラグ、ＲＡＭ内に格納されたフラグリード命令コードの開始アドレスが格納された開始アドレス格納手段、プログラムからＲＡＭ内のプログラムへの実行変更を命令するジャンプ命令コードが格納されたコード格納手段、一致信号を入力することにより、コード格納手段と開始アドレス格納手段をデータバスに接続し、ジャンプ命令コード及び開始アドレスをデータバスに出力するようにした接続手段を備え、ＣＰＵはデータバスに出力されたジャンプ命令コードと開始アドレスを読み取ることにより、開始アドレスのＲＡＭのフラグリード命令コードを実行して要因フラグのフラグを読み、このフラグに応じて一致変更アドレスの修正部分を変更するＲＡＭ内の修正プログラムを実行するようにしたものである。
【０００７】
また、請求項２のＲＯＭプログラム変更装置は、開始アドレス格納手段およびコード格納手段はＲＯＭのメモリにより構成するようにしたものである。
【０００８】
【作用】
この発明の請求項１のＲＯＭプログラム変更装置は、一致信号により一致変更アドレスを決定するフラグを形成する要因フラグ、ＲＡＭに格納されたフラグリード命令コードのアドレスを格納する開始アドレス格納手段を備え、ＣＰＵはデータバスに出力されたジャンプ命令コードと開始アドレスから、ＲＡＭのフラグリード命令コードを実行して要因フラグのフラグを読み、このフラグに応じて一致変更アドレスの修正部分を変更する修正プログラムまで分岐して実行するようにしたので、開始アドレス格納手段における開始アドレスの設定が唯一で済み、その構成が簡単になる。
【０００９】
この発明の請求項２のＲＯＭプログラム変更装置は、開始アドレス格納手段およびコード格納手段はＲＯＭのメモリにより構成するようにしたので、装置の構成がコンパクトになる。
【００１０】
【実施例】
実施例１．
以下、この発明の一実施例を示す。図１は本実施例に示すＲＯＭプログラム変更装置であり、１〜５は図１０と同一の符号を付し、６ａ、６ｂ、６ｃはＲＯＭ２内のバグが存在するプログラムのアドレス、すなわち修正を要するプログラムのアドレス（以下、変更アドレスを称す）を格納する変更アドレスレジスタで、ＣＰＵ１によりアドレスの読み書きが可能なメモリからなる。７はジャンプ命令の命令コードが格納された命令コード出力回路で、通常のプルアップ・プルダウントランジスタの組み合わせで構成されている。８ａ、８ｂ、８ｃはジャンプ命令のオペランドで、ＲＯＭ２のプログラムの修正すべき部分からジャンプして実行する修正プログラムの開始アドレスを格納した開始アドレス出力回路で、それぞれ変更アドレスレジスタ６ａ、６ｂ、６ｃのアドレスのバグ部分に対応した修正プログラムの開始アドレスが格納されている。なおこの修正プログラムはＲＡＭ３に収納され、ＣＰＵ１によりその読み書きが可能である。９ａ、９ｂ、９ｃはそれぞれ変更アドレスレジスタ６ａ、６ｂ、６ｃの各変更アドレスとアドレスバス４上のアドレスとを、ＣＰＵ１の出力する出力フェッチ信号のタイミングで比較し、一致したときに一致信号を出力する一致回路、１０は一致回路９ａ、９ｂ、９ｃの各一致信号に対応して、データバス５とＲＯＭ２の接続と、及びデータバス５と命令コード出力回路７、開始アドレス出力回路８の接続との切り替え制御する接続制御手段、１１はＣＰＵによってリード・ライトが可能なメモリからなる３ビットの許可フラグである。許可フラグ１１は１ビットずつ一致回路９ａ、９ｂ、９ｃに接続し、この許可フラグの出力が「０」のときは各一致回路はディスイネーブル状態で、いかなる場合も一致信号を出力させない。一方「１」のときは一致回路はイネーブル状態で、一致信号の出力を許可する。１２は入力ポート、１３は入力ポート１２を入力端子にもつシリアル通信回路であり、入力されたシリアルデータはシリアル通信回路１３に蓄えられ、ＣＰＵ１によりリード可能である。
【００１１】
次に、上記構成のＲＯＭプログラム変更装置の動作について説明する。図２（ａ）は本実施例のマスクＲＯＭ２内のプログラム構成図である。図の斜線部分にバグが生じたとする。すなわちアドレスＸ１番地とアドレスＹ１番地の間にバグ１、アドレスＸ２番地とアドレスＹ２番地の間にバグ２、アドレスＸ３番地とアドレスＹ３番地の間にバグ３がそれぞれ存在するとする。
【００１２】
図１において、マイクロコンピュータは、リセット解除後に外部メモリ（例えば、ＥＥＰＲＯＭやＥＰＲＯＭ）から入力ポート１２、シリアル通信回路１３を介して以下のデータをＣＰＵ１によって各メモリにライトする。
（１）ＲＯＭ修正の要否を示すビットを許可フラグ１１に書き込む。
（２）ＲＯＭプログラムのバグ１が存在する先頭アドレスＸ１を変更アドレスレジスタ６ａに書き込む。同様にして、バグ２の先頭アドレスＸ２を変更アドレスレジスタ６ｂ、バグ３の先頭アドレスＸ３を変更アドレスレジスタ６ｃにそれぞれ書き込む。
（３）バグ１、２、３に対応する修正プログラム１、２、３をＲＡＭ３に書き込む。
【００１３】
図２（ｂ）は上記（３）で修正プログラム１、２、３が書き込まれたＲＡＭ３の構成図を示す。図のように修正プログラム１はＲＡＭ３のアドレスＺ１番地に格納され、同様に修正プログラム２、３はそれぞれＺ２番地、Ｚ３番地に格納される。
【００１４】
このようにして各メモリにデータがセットされ、許可フラグ１１よりすべての一致回路に「１」が入力された場合の装置動作を図３のタイムチャートを用いて説明する。
図３のアドレスバス４上のアドレスはＣＰＵ１より出力され、その各アドレスにあるデータがデータバス５を介してＣＰＵ１により読み取られ、実行される。本実施例ではＣＰＵ１はその動作サイクルに対して３サイクルを一単位として命令を各メモリより読みとり、実行する。例えば図３でアドレスバス４上のアドレスＸ１番地、Ｘ１＋１番地、Ｘ１＋２番地にあるプログラムデータが一つの命令としてメモリに記録され、ＣＰＵ１はＣＰＵ命令フェッチ信号ａのタイミングでこの命令を取り出し、実行する。
【００１５】
ＣＰＵ１内のプログラムカウンタ（図示せず）により出力されるアドレスに従い、ＣＰＵ１はＲＯＭ２のプログラムのデータを順次読み取り、実行する。一致回路９ａ、９ｂ、９ｃは、図３のようにＣＰＵ１の出力する命令フェッチ信号ａのタイミングで常にアドレスバス４のアドレスと変更アドレスレジスタ６ａ、６ｂ、６ｃに格納された変更アドレスＸ１、Ｘ２、Ｘ３とそれぞれ比較する。図の命令フェッチ信号ａの信号１でアドレスＸ１が変更アドレスレジスタ６ａの変更アドレスと一致するので，一致回路９ａは信号１と同期して「１」の一致信号を次の命令サイクルである信号２まで出力する。それ以外の場合は「０」を出力する。一致回路９ｂ、９ｃもそれぞれ同一の動作を行い、図３のタイミングの間には「０」を出力する。
【００１６】
一致回路９ａ、９ｂ、９ｃの各出力は３入力ＯＲ回路１４に入力され、このＯＲ回路の出力に応じて接続制御手段１０を制御する。出力が「０」のときはＲＯＭ２とデータバス５を接続し、プログラムデータを出力する。上記のように一致回路９ａの一致信号「１」によりＯＲ回路１４は「１」を出力し、このときＲＯＭ２はデータバス５と遮断され、アドレスＸ１以降のＲＯＭプログラムはデータバス５には出力されない。一方、命令コード出力回路７がデータバス５と接続される。同時に、一致回路９ａ、９ｂ、９ｃの各出力はそれぞれ開始アドレス出力回路８ａ、８ｂ、８ｃに入力され、一致信号が入力された開始アドレス出力回路が選択されて（この場合８ａ）データバス５と接続し、図３のように命令コード出力回路７からジャンプ命令オペコード１、開始アドレス出力回路８ａから開始アドレスＺ１が、遮断されたＲＯＭプログラムデータの次にデータバス５へ順次出力される。
【００１７】
ＣＰＵ１がこのジャンプ命令オペコード１とオペランドであるＺ１をフェッチすると、ジャンプ命令のシーケンスを実行し、次の命令サイクルすなわち図３の命令フェッチ信号ａの信号２でアドレスバス４上にジャンプ先のアドレスであるＲＡＭ３のＺ１番地が出力される。以降、図３のようにＲＡＭ３上の修正プログラム１を指定するアドレスＺ１〜Ｗ１が順次出力され、この修正プログラム１のデータがＲＡＭ３よりデータバス５に出力され、ＣＰＵ１に取り込まれ、実行される。
【００１８】
図２（ｂ）のように修正プログラム１の後には、Ｗ１番地にジャンプ命令オペコード２、Ｗ１＋１番地にＲＯＭのバグ１の終了アドレスであるＹ１番地が記録され、図３の命令フェッチ信号の信号３で出力されたアドレスバス４上のアドレスＷ１、Ｗ１＋１に従い、ＲＡＭ３はデータバス５に修正プログラム１の後にジャンプ命令オペコード２と、オペランドＹ１を出力する。ＣＰＵ１はこのジャンプ命令オペコード２により、前述と同様にジャンプ命令のシーケンスを実行し、次の命令サイクルの信号４からジャンプ先であるアドレスＹ１をアドレスバス４に出力する。アドレスＹ１に従い、図のタイミングでＲＯＭのアドレスＹ１以降の正常プログラムがデータバスに出力され、ＣＰＵ１はこのＲＯＭプログラムを実行する。
【００１９】
以上はＲＯＭ２のプログラムのバグ１の箇所のプログラム変更につぃて述べたが、バグ２、３の場合もそれぞれに対応した変更アドレスレジスタ６ｂ、６ｃ、開始アドレス出力回路８ｂ、８ｃ、一致回路９ｂ、９ｃが上記と同一の動作を行い、バグ２の代わりに修正プログラム２、バグ３の代わりに修正プログラム３をそれぞれ実行する。
【００２０】
なお、許可フラグ１１の一致回路への入力が「０」のときは、一致回路はディスイネーブル状態で、ＣＰＵ１は常にＲＯＭプログラムを実行する。この許可フラグ１１はバグのない正常なＲＯＭプログラムが製造された場合にプログラム実行時のＲＡＭへのジャンプ動作を禁止する役目を果たす。
【００２１】
以上の動作により、ＲＯＭのプログラムにバグが存在した場合、マスクＲＯＭを製造し直す必要がなく、ＲＡＭ上で修正プログラムを記憶させ、実行することにより、バグを修正することができるので、ＲＯＭ製造のコストを低減し、製造工期の短縮の効果がある。
また、ＲＯＭ上の複数のバグが生じた場合でも、それぞれをＲＡＭ上のプログラムで修正可能となる効果がある。
【００２２】
図４は、ＲＯＭ２上のプログラムに単一のバグが生じた場合のＲＯＭプログラム変更装置の一例を示すものである。符号は図１と同一で、それぞれ同じ機能をもつ。図４に示すように、変更アドレスレジスタ６、開始アドレス出力回路８、一致回路９を単一にして、さらに一致回路９からの一致信号を接続制御手段１０に直接入力するように構成されている。開始アドレス出力回路８は一致回路９の一致回路が入力されなくとも、接続制御手段１０により命令コード出力回路７と開始アドレス出力回路８とがデータバス５に接続されたときに、図３のタイミングでジャンプ命令コードの次に開始アドレスが出力されるように構成されている。その他の各構成の動作は図１の場合と全く同一であり省略する。
【００２３】
実施例２．
図５は本実施例の示すＲＯＭプログラム変更装置である。１５ａ、１５ｂ、１５ｃはＣＰＵ１によってライト可能なメモリで構成された開始アドレスレジスタである。その他の符号は図１と同一であり、同様の機能を果たす。
開始アドレスレジスタ１５ａ、１５ｂ、１５ｃには、ＣＰＵ１に従い、外部メモリより入力ポート１２、シリアル通信回路１３を介して開始アドレスＺ１、Ｚ２、Ｚ３が入力され、記録される。さらにこれらはそれぞれ一致回路９ａ、９ｂ、９ｃと接続され、一致回路からの入力動作、および開始アドレスの出力動作は図１と同様である。
このように開始アドレス出力回路をレジスタで構成することで、修正プログラムをＲＡＭ上の任意のアドレスに設定しても、ＣＰＵによりその開始アドレスをライトすることでプログラム変更動作に対応でき、従ってＲＡＭメモリの有効利用が図れる。
【００２４】
実施例３．
図６は本実施例に示すＲＯＭプログラム変更装置である。１７はプログラムが格納されたＲＯＭメモリ、１８はＲＯＭメモリ１７のアドレス領域を指定する第一アドレスデコーダ、１９はジャンプ命令コードの格納されたＲＯＭメモリ、２０ａ、２０ｂ、２０ｃは開始アドレスが格納されたＲＯＭメモリで、それぞれ図１の開始アドレス出力回路８ａ、８ｂ、８ｃの開始アドレスを出力する。２１はＲＯＭメモリ１９、２０ａ、２０ｂ、２０ｃのアドレス領域を指定する第二アドレスデコーダ、２２はジャンプ命令コードおよび開始アドレスのデータバス５への出力のタイミングを制御するタイミング制御回路であり、その他の符号は図１と同一である。
【００２５】
次いで、動作について説明する。ＯＲ回路１４の出力が「０」のときは第一アドレスデコーダ１８がイネーブル状態で、一方、第二アドレスデコーダ１８がディスイネーブル状態になる。このときアドレスバス４上のアドレスによって指定されるＲＯＭプログラムが実行される。通常はこの状態にある。
ＲＯＭプログラムを変更する場合、プログラムのバグ箇所のアドレスに対して、一致回路９ａ、９ｂ、９ｃのうちいずれかが「１」の一致信号を出力し、ＯＲ回路１４は「１」を出力する。このとき逆に第一アドレスデコーダ１８がディスイネーブル状態、第二アドレスデコーダ１８がイネーブル状態になる。また一致回路９ａ、９ｂ、９ｃの出力はタイミング制御回路２２を介して、第二アドレスデコーダに入力され、この入力と同時にジャンプ命令コードと一致信号を出力した一致回路に対応した開始アドレスをデータバス５に出力する。これらのデータがデータバス５へ出力されるタイミングは、タイミング制御回路２２が一致回路から第二アドレスデコーダ２１への一致信号の出力タイミングを制御ことにより図３と同一のタイミングをとる。その他の動作は図１のものと同一であるので説明を省略する。
【００２６】
以上のように、ジャンプ命令コード、開始アドレスの生成を実行プログラムと同一のＲＯＭを用いておこなっているので、例えば図１のような命令コード出力回路や開始アドレス出力回路のような回路をコンパクトに設計できる。
【００２７】
実施例４．
図７は本実施例に示すＲＯＭプログラム変更装置である。図において２３は一致回路９ａ、９ｂ、９ｃが出力する各一致信号に従って３ビットのフラグがセットされる要因フラグで、このフラグはＣＰＵ１によってリード可能で、１ビット単位でクリア可能なメモリで構成される。その他の符号は図１と同一である。
【００２８】
図８は図７の装置におけるＲＡＭの構成図で、以下図８を用いて上記構成の装置の動作を説明する。
一致回路９ａ、９ｂ、９ｃの一致信号は要因フラグ２３に入力される。要因フラグ２３には、例えば一致回路９ａから一致信号が出力された場合「１００」が書き込まれる。同時に一致信号は３入力ＯＲ回路１４を介して接続制御手段１０に入力される。また開始アドレス８にはＲＡＭ３上のアドレスＺ０番地が格納されている。命令コード出力回路７、開始アドレス出力回路８、接続制御手段１０の実施例１と同一の動作により、図３のタイミングでジャンプ命令コードと開始アドレスがデータバス５に出力される。ＣＰＵ１はジャンプ先であるＲＡＭ３のＺ０番地の要因フラグリードの命令を実行し、要因フラグ２３にセットされた内容をリードする。この内容をリードすることで、どの変更アドレスの一致によってジャンプが発生したのか要因を判断し、この場合「１００」から変更アドレスのＸ１番地が一致したと判断する。図８の要因フラグリード命令の次には順にＺ１番地、Ｚ２番地、Ｚ３番地に分岐する命令が設定されており、ＣＰＵ１はこれらの分岐命令を読むとともに上記の「１００」の判断からアドレスＺ１に分岐する命令のみを実行し、命令フェッチ信号のタイミングでアドレスバス４上にアドレスＺ１を出力し、修正プログラム１を実行する。この修正プログラム１を実行し終わった後にＲＯＭプログラムに戻る動作は実施例１と同一である。
同じようにして、バグ２、３に対して修正プログラム２、３を実行する。そのジャンプ実行する際には、要因フラグは上記の「１００」をリセットして、それぞれ修正プログラムを実行するためのフラグをセットする（例えば修正プログラム２に対しては「０１０」、修正プログラム３に対して「００１」を一致信号の結果よりセットする）。
【００２９】
以上のように、この装置ではアドレス一致の要因をソフトウェアで判断し、プログラム分岐する構成としたので、開始アドレスを生成する回路を一つにすることができ、ハードウェアがシンプルになる。また、ＲＡＭ内のプログラムにより（ソフトウェアにより）分岐先アドレスを任意に選択できるので、修正プログラムを記録するＲＡＭのフレキシビリティが向上する効果ガある。
【００３０】
実施例５．
上記実施例では許可フラグ１１を一致回路と接続し、一致回路の一致信号出力の禁止・許可を切り替ていた。この許可フラグ１１は図９のように、ＯＲ回路１４と接続制御手段１０の間に許可フラグ１１ａを設けてもよい。同様にＣＰＵ１によって外部よりＲＯＭ修正の要否を示すビットを許可フラグ１１ａにライトする。例えば「０」が書き込まれたらＯＲ回路１４の出力信号いかんにかかわらず常にＲＯＭ２をデータバス５に接続しておく「０」を出力し、「１」が書き込まれたらＯＲ回路１４の出力をそのまま出力し、装置は上記実施例のように修正プログラムへのジャンプ動作を行う。
【００３１】
このように構成することにより、ＲＯＭからＲＡＭへの修正プログラムへの実行変更を禁止・許可の制御することができる。従ってＲＯＭにバグが存在しない場合はプログラム変更のジャンプを行わないようにシステムを構成しなおす必要もなく、この１ビットのフラグを設けるだけでプログラム変更の動作を禁止でき、バグの存在する存在しないに応じて、装置の初期設定が簡単になる。またこのプログラム変更の禁止・許可をソフトウェアで簡単に制御することができる。
【００３２】
【発明の効果】
以上、説明したように、この発明の請求項１に係るＲＯＭプログラム変更装置によると、一致信号により一致変更アドレスを決定するフラグを形成する要因フラグ、ＲＡＭに格納されたフラグリード命令コードのアドレスを格納する開始アドレス格納手段を備え、ＣＰＵはデータバスに出力されたジャンプ命令コードと開始アドレスを読み取ることにより、開始アドレスのＲＡＭのフラグリード命令コードを実行して要因フラグのフラグを読み、このフラグに応じてＲＡＭ内の一致変更アドレスの修正部分を変更する修正プログラムを実行するようにしたので、複数バグがＲＯＭプログラムに存在しても、容易にＲＡＭ内の修正プログラムに変更でき、また開始アドレス格納手段においてＲＡＭ上の唯一のアドレスを設定すればよく、開始アドレス格納手段の構成が簡単にすることができるという効果を奏する。
【００３３】
また、この発明の請求項２に係るＲＯＭプログラム変更装置によると、開始アドレス格納手段およびコード格納手段はＲＯＭのメモリにより構成するようにしたので、装置をコンパクトに設計できるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施例１に示すＲＯＭプログラム変更装置の構成図である。
【図２】実施例１におけるＲＯＭおよびＲＡＭの構成図である。
【図３】実例１におけるアドレスおよびデータのタイミングチャート図である。
【図４】実施例１における別のＲＯＭプログラム変更装置の構成図である。
【図５】この発明の実施例２に示すＲＯＭプログラム変更装置の構成図である。
【図６】この発明の実施例３に示すＲＯＭプログラム変更装置の構成図である。
【図７】この発明の実施例４に示すＲＯＭプログラム変更装置の構成図である。
【図８】実施例４におけるＲＡＭの構成図である。
【図９】この発明の実施例５に示すＲＯＭプログラム変更装置の構成図である。
【図１０】従来技術によるＲＯＭプログラムを実行するマイクロコンピュータの構成図である。
【符号の説明】
１ ＣＰＵ、２ ＲＯＭ、３ ＲＡＭ、４ アドレスバス、５ データバス、６ａ、６ｂ、６ｃ 変更アドレスレジスタ、７ 命令コード出力回路、８ａ、８ｂ、８ｃ 開始アドレス出力回路、９ａ、９ｂ、９ｃ 一致回路、１０ 接続制御手段、１１ 許可フラグ、１２ 入力ポート、１３ シリアル通信回路、１４ ３入力ＯＲ回路、１５ａ、１５ｂ、１５ｃ 開始アドレスレジスタ、２２ タイミング制御回路、２３ 要因フラグ

Claims (2)

1. プログラムの記録されたＲＯＭ、上記プログラムを読み出して実行するＣＰＵ、アドレスバス、データバスを備えたマイクロコンピュータで、上記ＲＯＭ内のプログラムの修正すべき部分が生じた場合にその修正部分からジャンプして修正プログラムを実行させるＲＯＭプログラム変更装置において、上記プログラムの第一の修正部分を変更して実行される第一の修正プログラムと第二の修正部分を変更して実行される第二の修正プログラム、さらにフラグリード命令コードが格納されたＲＡＭ、上記第一と第二の修正部分のアドレスである第一の変更アドレスと第二の変更アドレスが格納された変更アドレスレジスタ、上記アドレスバス上のアドレスと、上記変更アドレスレジスタの出力する第一の変更アドレスおよび第二の変更アドレスを比較し、いずれかが一致した場合に一致信号を出力する一致回路（以下、第一と第二の変更アドレスで上記アドレスと一致した方の変更アドレスを一致変更アドレスと称す）、上記一致信号により上記一致変更アドレスを決定するフラグを形成する要因フラグ、上記ＲＡＭ内に格納されたフラグリード命令コードの開始アドレスが格納された開始アドレス格納手段、上記プログラムから上記ＲＡＭ内のプログラムへの実行変更を命令するジャンプ命令コードが格納されたコード格納手段、上記一致信号を入力することにより、上記コード格納手段と開始アドレス格納手段をデータバスに接続し、上記ジャンプ命令コード及び開始アドレスをデータバスに出力するようにした接続手段を備え、上記ＣＰＵはデータバスに出力されたジャンプ命令コードと開始アドレスを読み取ることにより、上記開始アドレスの上記ＲＡＭのフラグリード命令コードを実行して上記要因フラグのフラグを読み、このフラグに応じて上記一致変更アドレスの修正部分を変更するＲＡＭ内の修正プログラムを実行するようにしたことを特徴とするＲＯＭプログラム変更装置。
2. 開始アドレス格納手段およびコード格納手段はＲＯＭのメモリにより構成するようにしたことを特徴とする請求項１記載のＲＯＭプログラム変更装置。

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