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JPH06318261A - 電子装置 - Google Patents

電子装置

Info

Publication number
JPH06318261A
JPH06318261A JP4275197A JP27519792A JPH06318261A JP H06318261 A JPH06318261 A JP H06318261A JP 4275197 A JP4275197 A JP 4275197A JP 27519792 A JP27519792 A JP 27519792A JP H06318261 A JPH06318261 A JP H06318261A
Authority
JP
Japan
Prior art keywords
correction
address
electronic device
stored
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4275197A
Other languages
English (en)
Inventor
Tomonari Aine
智成 相根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP4275197A priority Critical patent/JPH06318261A/ja
Priority to KR1019930018511A priority patent/KR100324834B1/ko
Priority to DE4331703A priority patent/DE4331703C2/de
Publication of JPH06318261A publication Critical patent/JPH06318261A/ja
Priority to US08/399,165 priority patent/US5454100A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/78Architectures of general purpose stored program computers comprising a single central processing unit
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/60Software deployment
    • G06F8/65Updates
    • G06F8/66Updates of program code stored in read-only memory [ROM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/328Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Stored Programmes (AREA)
  • Debugging And Monitoring (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【目的】 量産した電子装置に内蔵されたファームウェ
アを外部から修正可能にする。 【構成】 EEPROM13に記憶されているROM3
の修正情報はROM3に格納されているIPLにより割
込発生アドレスレジスタ21、RAM4に記憶される。
コンパレータ8はアドレスバス中の実行アドレスと割込
発生アドレスレジスタ21に記憶されている修正アドレ
スを比較し、一致した時に割込制御回路7dによりCP
U2に割込みをかける。この結果、ROM3の修正部分
に代わってRAM4に記憶された修正内容が実行され
る。外部のコマンダ15によりEEPROM13の記憶
内容を書換えるコマンドを入力した時は、IPLによる
修正情報の記憶が禁止される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、専用のマイクロコント
ローラ等の電子装置、特にセントラルプロセッシングユ
ニット(以下、CPUという)と、プログラムやデータ
を固定的に格納したリードオンリメモリ(以下、ROM
という)、ランダムアクセスメモリ(以下、RAMとい
う)等を1チップに集積した電子装置に関する。
【0002】
【従来の技術】従来、カメラ一体型ビデオテープレコー
ダ(以下、カムコーダという)等の電子機器にはその全
体または一部を制御する制御手段としてワンチップ化さ
れたカスタムLSIの電子装置、いわゆるマイクロコン
トローラが搭載されている。このようなマイクロコント
ローラは一般に、CPUと、ROMやRAM等のメモリ
と、入出力ポート等の周辺回路等から構成される専用マ
イクロコンピュータである。ここで、CPUはアドレス
コントローラとしてメモリ等へのアクセスを制御し、あ
るいはプロセッサとしてプログラムを実行する。また、
ROMにはプログラムやデータ等、搭載される電子機器
を制御するための情報がファームウェアの形で固定的に
格納され、RAMはCPUにプログラム実行時にワーキ
ングエリア等を提供し、周辺回路は外部との通信に用い
られる。
【0003】このROMを例えばマスクROMで形成す
ることにより、このような電子装置は、量産化により価
格を低廉にすることができる。
【0004】
【発明が解決しようとする課題】近年における電子機器
の高性能化や差別化のため、マイクロコントローラのR
OMに格納されるファームウェアの容量は年々増加して
いる。ファームウェアの品質については、プログラムの
構造や種々の検査により、マイクロコントローラの量産
後にバグが発生しないように最大限の努力が払われてい
る。万一、量産バグが発見された場合、従来、外付け回
路の追加等による修正や、バグを訂正したマイクロコン
トローラを再度量産して交換する等の費用と時間と人材
とを必要とする対策を採っていた。ただし、カムコーダ
のような部品の実装密度の高い電子機器の場合、外付け
回路の追加による修正は殆ど不可能になってきている。
【0005】本発明はこのような問題点を解決するため
になされたもので、マイクロコントローラ等の電子装置
のアーキテクチャをあらかじめ量産バグに対応できるも
のとすることにより、万一、量産バグが発見された場合
でも、外部から修正情報を一度与えるだけでバグの回避
が可能となるようにし、かつ修正情報に誤りがあった場
合にはその書換えが可能となるようにした電子装置を提
供することを目的とする。
【0006】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、情報を固定的に記憶する固定記憶手段
と、この固定記憶手段に記憶された情報に基づいて処理
を行う処理手段と、外部に対して情報を入出力する入出
力手段とを一体に集積した電子装置において、固定記憶
手段に記憶された情報の修正アドレスを記憶する修正ア
ドレス記憶手段と、固定記憶手段に記憶された情報の修
正内容を記憶する修正内容記憶手段と、処理手段の実行
アドレスと修正アドレスとを比較し、一致した時に一致
信号を出力する比較手段と、比較手段が一致信号を出力
した時に、処理手段によるアクセスを固定記憶手段から
修正内容記憶手段へ切換えるアクセス切換手段と、修正
アドレス記憶手段もしくは修正内容記憶手段に対する情
報の記憶又はアクセス切換手段によるアクセスの切換え
を許可又は禁止する制御手段とを備え、外部記憶手段に
記憶されている修正アドレス及び修正内容を修正アドレ
ス記憶手段及び修正内容記憶手段に記憶すると共に、制
御手段が修正アドレスもしくは修正内容の記憶又はアク
セスの切換えを禁止している時に、外部記憶手段に対し
て修正アドレス及び修正内容の書込み又は書換えを行う
ように構成した。
【0007】制御手段は、電子装置の外部に設けられた
修正アドレス及び修正内容の書込み又は書換えのコマン
ドを入力する手段と電子装置との間の通信手段の状態に
応じて、情報の記憶又はアクセスの切換えを許可又は禁
止するように構成する。また、電子装置外部に操作手段
を設け、この操作手段を操作することにより、切換手段
の内部に設けられたアクセスの切換えを禁止する手段を
動作させるように構成してもよい。さらに、電子装置の
外部に操作手段を設け、この操作手段を操作することに
より、比較手段の出力が切換手段に入力されないように
構成してもよい。
【0008】
【作用】本発明は、電子装置の固定記憶手段に量産バグ
が発見された場合に、修正アドレスと修正内容を入力す
るだけでバグの回避が可能となる。また、修正内容記憶
手段に誤った修正内容を記憶した為にプログラムが暴走
し、修正内容の書換えを行うプログラムに制御が移らな
くなった場合でも、制御手段によって、修正内容の書換
えを行うプログラムが動作する状態に戻すことができ
る。
【0009】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。 (第1実施例)図1は本発明の第1実施例による電子装
置の構成を示すブロック図である。まず、本実施例の構
成を説明する。本実施例による電子装置1はCPU2、
ROM3、RAM4、データバス5、アドレスバス6、
アクセス切換部7、コンパレータ8、割込発生アドレス
レジスタ9及び通信回路10,11を備えている。通信
回路10は通信回線12によりEEPROM13に接続
され、通信回路11は通信回線14によりコマンダ15
に接続されている。
【0010】EEPROM13はROM3における修正
アドレス、すなわち修正部分のアドレス又はスタートア
ドレスと、修正内容、すなわち修正部分にパッチしたい
内容やパッチ後に復帰するROM3上のアドレス等を格
納している外部記憶手段である。以下、修正アドレスと
修正内容をまとめて修正情報という。EEPROM13
に格納された修正アドレスは、通信回線12、通信回路
10及び8ビットのデータバス5を介して16ビットの
割込発生アドレスレジスタ9に書込まれる。同様にし
て、EEPROM13に格納された修正内容はRAM4
に書込まれる。この書込みはROM3に格納されている
IPL(InitialPatch Loader)に
より実行される。
【0011】16ビットのコンパレータ8はアドレスバ
ス6の実行アドレスをモニタし、修正アドレスに一致す
ると一致信号Eを出力する。このコンパレータ8はハー
ドウェアで構成してもソフトウェアで構成してもよい。
アクセス切換部7を構成する制御フラグラッチ7aはR
OM3の修正部分の有無を示すラッチであり、修正情報
が入力すると「1」にセットされ、入力がない場合には
「0」にリセットされる。制御フラグラッチ7aが
「0」の場合、スイッチ7cは「開」であり、「1」に
なると「閉」に制御されるので、一致信号Eは割込要求
信号として割込制御回路7dに入力し、割込制御回路7
dによる割込処理により割込ベクトルレジスタ7bに示
すアドレスに制御が移る。ここで、この割込ベクトルレ
ジスタ7bにはRAM4に格納した修正内容の先頭のア
ドレスが修正情報の書込み時にラッチされている。
【0012】RAM4に格納された修正内容の末尾は、
例えばROM3の修正部分をスキップしたアドレスへの
ジャンプ命令等とされるので、制御はRAM4からRO
M3に戻される。ここで、割込処理からの復帰にリター
ン命令でなくジャンプ命令を用いるのは、RAM4中の
修正部分をスキップするためである。また、これに伴っ
て割込み時にスタック等に退避したデータの廃棄等が必
要になる。
【0013】コマンダ15は修正情報の書込みや書換え
を行うための操作手段であり、各種操作キーやディスプ
レイが設けられている。コマンダ15により修正情報の
書込み又は書換えのコマンドを入力すると、通信回線1
4、通信回路11及び8ビットのデータバス5を介して
CPU2に入力される。
【0014】CPU2はこのコマンドを受信すると、E
EPROM13に格納されている修正アドレスを割込発
生アドレスレジスタに書込むこと及びRAM4に格納し
た修正内容の先頭のアドレスを割込ベクトルレジスタ7
bに書込むことを禁止し、かつ制御フラグラッチ7aを
「0」にリセットする。この処理を行う理由は以下の通
りである。
【0015】すなわち、EEPROM13に格納されて
いる修正情報に誤りがあった場合、パッチ処理に入った
後にプログラムが暴走し、アドレス制御がROM3に復
帰しなくなる可能性がある。この場合、EEPROM1
3に記憶されている修正情報を書換えれば、正しい処理
を行うようにすることは可能であるが、修正情報の書込
みや書換えを電子装置1のROM3に格納されたIPL
を用いて行っているので、前述したようにプログラムが
暴走した場合には、このIPLに制御が移らなくなって
しまうため、修正情報の書換えができなくなってしま
う。これに対して、前記処理を行えば、パッチ処理に入
らなくなるため、IPLによる制御が可能になる。
【0016】図2は本発明の第1実施例の動作を示すフ
ローチャートである。以下、図1及び図2を参照しなが
ら、第1実施例の動作を説明する。まず、電源投入後の
初期化時、ROM3に格納されたIPLによりコマンダ
15、通信回線14及び通信回路11間の状態が安定に
なるのを待つ(図2のS1)。この処理はタイマにより
時間を測定するようにしてもよいし、コマンダ15と通
信回路11との間で信号の送受を行って安定状態を検知
するようにしてもよい。
【0017】次に、通信回線14が所定の状態かどうか
を判断する(S2)。ここで、通信手段が所定の状態で
あるとは、例えばコマンダ15から修正情報の書込み又
は書換えのコマンドが入力されていない状態、電子装置
1にコマンダ15が接続されていない状態等がある。通
信手段が所定の状態でない時は、IPLによる処理を終
了する(S6)。そして、例えばコマンダ15から修正
情報の書込み又は書換えのコマンドが入力されていれ
ば、ROM3内のパッチデータ変更用プログラムに処理
が移る。また、電子装置1にコマンダ15が接続されて
いない時は、例えば電子装置1を内蔵している電子機器
の制御対象(カムコーダのサーボ系等)を制御するプロ
グラム等に制御が移る。
【0018】通信手段が所定の状態である時は、IPL
によりEEPROM13に格納された修正情報のうち修
正アドレスを割込発生アドレスレジスタ9にラッチする
(S3)。また、修正内容の先頭アドレスを割込ベクト
ルレジスタ7bにラッチする(S4)。さらに、修正内
容をRAM4の所定のアドレスに書込み、制御フラグラ
ッチ7aを「1」にセットする(S5)。これでIPL
による処理が終了する。
【0019】次に、16ビットのコンパレータ8はアド
レスバス6に出力される実行アドレスと割込発生アドレ
スレジスタ9にラッチされた修正アドレスを比較し(S
7)、不一致の場合割込みは発生せず、アクセスはRO
M3に対して行われる(S13)。一方、一致した場合
にはコンパレータ8から一致信号Eがスイッチ7cを介
して割込制御回路7dに与えられ、割込みが発生する
(S8)。割込みが発生すると、割込ベクトルレジスタ
7bにラッチされたアドレス、つまりRAM4の修正内
容の先頭アドレスに制御は移り(S9)、RAM4に格
納された修正内容(プログラム)が実行される(S1
0)。
【0020】割込みからの復帰をジャンプ命令で行うの
で、修正内容の後尾にはスタック等に待避したリターン
アドレス等を廃棄する命令が置かれており、これを実行
する(S11)。最後に修正プログラムに記されたジャ
ンプ命令を実行し、制御はROM3の修正部分をスキッ
プしたアドレスに戻される(S12)。この修正部分へ
の再度のアクセスに備えるため、コンパレータ8による
アドレス比較は継続して行われる(S7)。なお、図1
において外部のスイッチ等を操作することにより制御フ
ラグラッチ7aをリセットしたり、割込発生アドレスレ
ジスタ9に無効アドレスをラッチするように構成しても
よい。また、制御フラグラッチ7a、コンパレータ8、
割込制御回路7dの出力をオン・オフ制御するゲート回
路やスイッチング回路を設け、外部からオン・オフ制御
が行えるように構成してもよい。このように構成すれ
ば、図2のステップS1,S2 及びS6の処理が不要に
なる。
【0021】また、図1においてステップS1の前にE
EPROM13に格納されている修正情報をRAM4に
書込み、ステップS2で通信手段が所定の状態である時
に、RAM4に書込んだ修正アドレスを割込発生アドレ
スレジスタ9にラッチし、修正内容の先頭アドレスを割
込ベクトルレジスタ7bにラッチするように構成しても
よい。
【0022】さらに、ROM3に複数箇所の修正部分が
ある場合には、上述のフローチャート中、ステップS1
0に引き続いて割込み発生アドレスレジスタ9と割込ベ
クトルレジスタ7bをそれぞれ次の修正アドレスと次の
修正内容の先頭アドレスに更新すればよい。また、図1
においてスイッチ7cを廃し、制御フラグラッチ7aに
よってコンパレータ8の動作をオン・オフ制御するよう
にしてもよい。さらに、制御フラグラッチ7aとスイッ
チ7cを廃し、ROM3に修正部分が存在しない場合に
は割込発生アドレスレジスタ9に無効アドレスをラッチ
するようにしてもよい。また、図1においてEEPRO
M13を電子装置1の内部に設け通信回線12にEEP
ROM書込器を接続して、修正情報をEEPROM13
に書込むことにより、修正情報が電子装置1の内部に書
換え可能な状態で常駐するようにしてもよい。 (第2実施例)図3は本発明の第2実施例を示すブロッ
ク図である。ここで、図1と共通の部分には同一符号を
付してその説明を省略する。21はROM3上の修正し
たい1ワードのアドレス、つまり修正アドレスを一時記
憶するための修正アドレスレジスタであり、22は1ワ
ードの修正データを一時記憶するための修正データレジ
スタである。また、23はデータバス5にROM3から
のデータを出力するか又は修正データレジスタ22から
の修正データを出力するかを選択するスイッチである。
【0023】図4は本発明の第2実施例の動作を示すフ
ローチャートである。以下、図3及び図4を参照しなが
ら、第2実施例の動作を説明する。まず、電源投入後の
初期化時、ROM3に格納されたIPLによりコマンダ
15、通信回線14及び通信回路11間の状態が安定に
なるのを待つ(図4のS21)。次に、通信回線14が
所定の状態かどうかを判断する(S22)。そして、所
定の状態でない時はIPLによる処理を終了する(S2
6)。以上の処理は図2に示した第1実施例の動作と同
じである。
【0024】通信手段が所定の状態である時は、IPL
によりEEPROM13に格納された修正情報のうち修
正アドレスを修正アドレスレジスタ21にラッチし(S
23)、修正データを修正データレジスタ22にラッチ
する(S24)。さらに、修正内容をRAM4に読込む
(S25)。これでIPLによる処理が終了する。次
に、コンパレータ8はアドレスバス6に出される実行ア
ドレスを修正アドレスレジスタ21に記憶された修正ア
ドレスと比較する(S27)。そして、実行アドレスと
修正アドレスが不一致の場合、スイッチ23はROM3
側に切換えられ(S34)、CPU2のROM3へのア
クセス結果としてROM3中に格納されているデータが
データバス5に出力される(S35)。
【0025】一方、実行アドレスと修正アドレスが一致
した場合、スイッチ23は修正データレジスタ22側に
切換えられるので(S28)、修正データレジスタ22
にラッチされた修正データがデータバス5に出力される
(ステップS29)。ここで、修正データはROM3上
のテーブルを参照する1バイトのテーブルコール命令で
ある。このテーブルを参照してROM3上の所定のアド
レスに格納されている修正プログラム起動処理プログラ
ムを実行し、RAM4上の修正プログラムのアドレスの
算出等を行う(S30)。そして、RAM4上の修正プ
ログラムを実行する(S31)。テーブルコールからの
復帰をジャンプ命令で行うので、修正内容の後尾にはス
タック等に待避したリターンアドレス等を廃棄する命令
が置かれており、これを実行する(S32)。最後に修
正プログラムに書かれたジャンプ命令を実行してROM
3の修正部分をスキップしたアドレスに戻る(S3
3)。この修正部分への再度のアクセスに備えるため、
コンパレータ8によるアドレス比較は継続して行われる
(S27)。
【0026】なお、ROM3に複数箇所の修正部分があ
る場合には、上述のフローチャート中、ステップS31
に引き続いて修正アドレスレジスタ21と修正データレ
ジスタ22をそれぞれ次の修正アドレスと次の修正デー
タに更新すればよい。また、コンパレータ8、修正アド
レスレジスタ21及び修正データレジスタ22を複数備
えることにより、複数の修正箇所に対応するようにして
もよい。
【0027】また、図3においてコンパレータ8とスイ
ッチ23との間に、図1の制御フラグラッチ7aやスイ
ッチ7cを設けてもよい。
【0028】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、外部から修正情報を一度与えるだけでバグの回
避が可能となり、かつ修正情報に誤りがあった場合には
その書換えが可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施例による電子装置の構成を示
すブロック図である。
【図2】本発明の第1実施例の動作を示すフローチャー
トである。
【図3】本発明の第2実施例による電子装置の構成を示
すブロック図である。
【図4】本発明の第2実施例の動作を示すフローチャー
トである。
【符号の説明】
1 電子装置 2 CPU 3 ROM 4 RAM 7 アクセス切換部 8 コンパレータ 9 割込発生アドレスレジスタ 10,11 通信回路 12,14 通信回線 13 EEPROM 15 コマンダ 21 修正アドレスレジスタ 22 修正データレジスタ 23 スイッチ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 情報を固定的に記憶する固定記憶手段
    と、この固定記憶手段に記憶された情報に基づいて処理
    を行う処理手段と、外部に対して情報を入出力する入出
    力手段とを一体に集積した電子装置において、 前記固定記憶手段に記憶された情報の修正アドレスを記
    憶する修正アドレス記憶手段と、 前記固定記憶手段に記憶された情報の修正内容を記憶す
    る修正内容記憶手段と、 前記処理手段の実行アドレスと前記修正アドレスとを比
    較し、一致した時に一致信号を出力する比較手段と、 該比較手段が一致信号を出力した時に、前記処理手段に
    よるアクセスを前記固定記憶手段から前記修正内容記憶
    手段へ切換えるアクセス切換手段と、 前記修正アドレス記憶手段もしくは前記修正内容記憶手
    段に対する情報の記憶又は前記アクセス切換手段による
    アクセスの切換えを許可又は禁止する制御手段とを備
    え、 外部記憶手段に記憶されている前記修正アドレス及び修
    正内容を前記修正アドレス記憶手段及び修正内容記憶手
    段に記憶すると共に、前記制御手段が前記修正アドレス
    もしくは修正内容の記憶又はアクセスの切換えを禁止し
    ている時に、前記外部記憶手段に対して前記修正アドレ
    ス及び修正内容の書込み又は書換えを行うことを特徴と
    する電子装置。
  2. 【請求項2】 電子装置の外部に設けられた修正アドレ
    ス及び修正内容の書込み又は書換えのコマンドを入力す
    る手段と電子装置との間の通信手段の状態に応じて、情
    報の記憶又はアクセスの切換えを許可又は禁止すること
    を特徴とする請求項1記載の電子装置。
  3. 【請求項3】 電子装置の外部に操作手段を設け、該手
    段を操作することにより、切換手段の内部に設けられた
    アクセスの切換えを禁止する手段を動作させることを特
    徴とする請求項1記載の電子装置。
  4. 【請求項4】 電子装置の外部に操作手段を設け、該操
    作手段を操作することにより、比較手段の出力が切換手
    段に入力されないようにすることを特徴とする請求項1
    記載の電子装置。
JP4275197A 1992-09-18 1992-09-18 電子装置 Pending JPH06318261A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4275197A JPH06318261A (ja) 1992-09-18 1992-09-18 電子装置
KR1019930018511A KR100324834B1 (ko) 1992-09-18 1993-09-15 전자장치
DE4331703A DE4331703C2 (de) 1992-09-18 1993-09-17 Elektronische Einrichtung
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Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4275197A JPH06318261A (ja) 1992-09-18 1992-09-18 電子装置

Publications (1)

Publication Number Publication Date
JPH06318261A true JPH06318261A (ja) 1994-11-15

Family

ID=17552039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4275197A Pending JPH06318261A (ja) 1992-09-18 1992-09-18 電子装置

Country Status (4)

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US (1) US5454100A (ja)
JP (1) JPH06318261A (ja)
KR (1) KR100324834B1 (ja)
DE (1) DE4331703C2 (ja)

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