JP3311632B2

JP3311632B2 - 信号波形整形回路

Info

Publication number: JP3311632B2
Application number: JP08147897A
Authority: JP
Inventors: 雄介筒井; 貢小林; 久夫上原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 2002-08-05
Anticipated expiration: 2017-03-31
Also published as: JPH10274968A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号波形整形回
路、および、信号波形整形回路を有した表示装置の駆動
回路に関する。

【０００２】

【従来の技術】近年、テレビジョン、ＶＴＲ（video ta
pe recorder）、コンピュータ、カーナビゲーションな
どの普及により、ディスプレイ装置の開発が活発に行わ
れている。特に、光変調部材として液晶を用いた液晶表
示装置即ちＬＣＤは、小型、薄型、低消費電力等の点で
有利で、ＡＶ機器、ＯＡ機器に多く用いられている。以
下、表示装置としてＬＣＤを挙げて説明する。

【０００３】図１１は従来のＬＣＤモジュールの構成を
示すブロック図である。図の左側のマトリクス回路はＬ
ＣＤパネル部であり、走査線であるゲートライン（Ｇ
Ｌ）と信号線であるドレインライン（ＤＬ）が縦横に配
置されて交差しており、その各交点には、電界効果薄膜
トランジスタ即ちＴＦＴ（ＳＥ）が形成されている。各
ＴＦＴ（ＳＥ）には液晶容量（ＬＣ）及び補助容量（Ｓ
Ｃ）が互いに並列に接続形成されている。これらＴＦＴ
（ＳＥ）、ゲートライン（ＧＬ）、ドレインライン（Ｄ
Ｌ）、補助容量（ＳＣ）、及び、液晶容量（ＬＣ）の一
方の電極は１枚の基板上に形成され、液晶容量の他方の
電極は他方の基板に一体的に形成されている。これら２
枚の基板間には液晶が介在され、液晶容量（ＬＣ）の誘
電層となっている。ゲートライン（ＧＬ）は、主にシフ
トレジスタからなるゲートドライバー（ＧＤ）により駆
動され、ドレインライン（ＤＬ）は、主にシフトレジス
タ、サンプリング回路、必要によりホールド回路からな
るドレインドライバー（ＤＤ）により駆動される。

【０００４】図の右側は、コントローラ部である。外部
から受信された複合映像信号は、色復調、輝度補正など
を行うビデオインタフェース回路（ＶＤＩＮＴ）に入力
され、ここで原画信号が作成されてドレインドライバー
（ＤＤ）に供給される。複合映像信号はまた、同期分離
回路（ＳＹＮ）に入力されて、垂直及び水平同期信号が
取り出される。同期分離回路（ＳＹＮ）では、水平同期
パルス及び垂直同期パルスが作成され、水平同期パルス
は、更に位相比較器（ＰＤ）に入力される。位相比較器
（ＰＤ）は、電圧制御発振器（ＶＣＯ）、ローパスフィ
ルター（ＬＰＦ）とともに閉ループを成し、周知のＰＬ
Ｌ（phase locked loop）回路を構成している。同期パ
ルスにより位相が調整されて安定した発信周波数に制御
されたＶＣＯ発信クロックは、水平カウンタ及び水平デ
コーダからなる水平タイミング制御部（ＨＣＤ）に入力
される。ここでＶＣＯ発振クロックは分周および計数が
行われ、水平クロックパルス、水平スタートパルスが作
成されて、ドレインドライバー（ＤＤ）に供給されると
ともに、垂直クロックパルスが作成されてゲートドライ
バー（ＧＤ）に供給される。水平タイミング制御部（Ｈ
ＣＤ）のクロックパルスは、更に、垂直カウンタ及び垂
直デコーダからなる垂直タイミング制御部（ＶＣＤ）に
供給されて分周され、垂直スタートパルス、極性反転信
号などが作成される。また、垂直同期パルスは垂直タイ
ミング制御部（ＶＣＤ）に供給され、カウンターをリセ
ットすることにより原画信号との同期を取っており、垂
直スタートパルスはゲートドライバー（ＧＤ）に供給さ
れる。

【０００５】このように、同期信号により位相制御され
たＰＬＬ発信クロックは、水平カウンタ及び垂直カウン
タにより分周されて、１水平期間または１垂直期間に同
期したクロックパルス及び各スタートパルスが作成され
る。ゲートドライバーは、１垂直期間を更に走査線数で
割って得られる１水平期間毎に、ゲートライン（ＧＬ）
を順次選択走査してＨレベルを印加していく。一方、ド
レインドライバー（ＤＤ）においては、ビデオインタフ
ェース（ＶＤＩＮＴ）より各画素に割り当てられる画素
信号電圧がシリーズに配列された原画信号が供給されて
いる。そして、１水平期間を更に信号線数で割って得ら
れる期間毎に原画信号より画素信号電圧をサンプリング
して、場合によっては１ライン分の全データが揃うまで
ホールドキャパシタに一時保持された後に各ドレインラ
イン（ＤＬ）に供給していく。この時、１水平期間に同
期して選択されたゲートライン（ＧＬ）上のＴＦＴ（Ｓ
Ｅ）が全てＯＮされ、各液晶容量（ＬＣ）に電圧が印加
される。１垂直期間について行われるこのような作業を
全走査線についても順次行うことにより、１フレーム分
の画面が作成され、更にこのような作業が繰り返し行わ
れることにより、全画素について書き換えが続けられ、
動画の表示が行われる。

【０００６】最近では、透明な基板上に、移動度が数百
ｃｍ2／Ｖ・ｓに達する多結晶シリコン（ｐ−Ｓｉ）を
作成する技術を用いることにより、画素のスイッチング
用のＴＦＴ（ＳＥ）のみならず、Ｎ−ｃｈとＰ−ｃｈの
ＴＦＴを作成してＣＭＯＳを構成することにより、ゲー
トドライバー（ＧＤ）およびドレインドライバー（Ｄ
Ｄ）をも同一の基板上に作り込み、ドライバー（ＧＤ，
ＤＤ）部をＬＣＤパネル内に内蔵した駆動回路内蔵型Ｌ
ＣＤが開発されている。

【０００７】駆動回路内蔵型では、全てのＬＣＤパネル
内の全てのトランジスタ素子が、ｐ−ＳｉＴＦＴにより
形成されている。ｐ−ＳｉＴＦＴの動作速度は、画素部
のスイッチングには十分であるが、ドライバー（ＧＤ，
ＤＤ）部を構成するにはやや不十分である。即ち、ｐ−
ＳｉＴＦＴによりドライバー回路の作成は可能となる
が、動作速度の点で十分とは言えない。従って、原画信
号を複数に分割してできるだけ低い周波数で供給すると
いった工夫が成されている。

【０００８】図１２は、ｐ−ＳｉＴＦＴＬＣＤのドレイ
ンドライバー（ＤＤ）の構成例である。上段部にシフト
レジスタ（Ｓ／Ｈ）、中段部に原画信号が供給されたビ
デオデータライン（ＶＬ１，２，３，４）、下段部にサ
ンプリング用トランスファゲート（ＳＷ）がある。ここ
では、点順次駆動を挙げている。即ち、サンプリングゲ
ート（ＳＷ）は、シフトレジスタ（Ｓ／Ｒ）からの各段
出力によりオンオフが制御され、各々のビデオデータラ
イン（ＶＬ１、２、３、４）に供給された原画データか
ら各列に割り当てるべき画素データを選択し、各ドレイ
ンライン（ＤＬ）へと送出する。

【０００９】図１３は、原画データＶＤＬ１，２，３，
４と、画素データＰＸＤとの関係を示すタイミング図で
ある。ここでの例は４分割であり、各ビデオデータライ
ン（ＶＬ１、２、３、４）には、４画素毎の画素データ
が、１／４周波数のアナログ信号としてシリアルに供給
されている。即ち、４ドット期間同一の画素データが供
給される。サンプリング期間は、これら４ドット期間の
最後の１ドット期間であるので、サンプリング時には原
画信号の遅延分が回復され、正確な画素信号電圧がサン
プリングされる。

【００１０】

【発明が解決しようとする課題】原画信号は、ドレイン
ドライバー（ＤＤ）内での寄生抵抗および寄生容量から
なる積分回路により波形の歪みが生じるが、このような
歪みは、画素信号電圧の振幅が減少し、輝度あるいはコ
ントラスト比が低下する問題を招いていた。特に、原画
信号の供給端から遠い側の端部、あるいは、画面の中央
部、更に、基板の大型化に伴って顕著になっている。

【００１１】このような問題は、図１２および図１３に
示すように、原画信号を複数に分割し、周波数を低くす
ることにより、ある程度は解消される。更に、前の画素
信号電圧と後の画素信号電圧との差が大きい場合には、
前の画素信号電圧と後の画素信号電圧との差が小さい場
合よりも、前の画素信号電圧が後の画素信号電圧に及ぼ
す影響が大きくなるといった問題がある。即ち、前の画
素信号電圧と後の画素信号電圧との差が大きいと、原画
信号電圧の変化に長時間を要するため、前の画素信号電
圧のレベルに従って、後の画素信号電圧が変化してしま
う。

【００１２】４分割の場合、ある列の表示が４列後の列
に影響を及ぼすが、更に、点順次駆動では、サンプリン
グ以降、即ち、ドレインライン（ＤＬ）の寄生抵抗と寄
生容量、および、ＴＦＴ（ＳＥ）と液晶容量（ＬＣ）お
よび補助容量（ＳＣ）からなる積分回路によっても信号
が歪まされるので、最終的に画素に書き込まれるデータ
の歪みは無視できないものとなる。このようにある位置
の表示情報が遠くの表示位置にも影響を及ぼすと、表示
画面全体として見れば、ゴーストとして視認され、表示
品位を悪化させることとなっていた。

【００１３】このようなゴーストは、分割数を増加する
ことで解消されるが、原画信号の処理、および、ドレイ
ンドライバー（ＤＤ）の複雑化を招き、コスト的に好ま
しくない。

【００１４】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、入力信号の波形の立ち上がりまたは／およ
び立ち下がりエッジを強調することにより、出力信号の
波形を整形する信号波形整形回路において、前記入力信
号の基準クロックのｎ（ｎは自然数）周期期間遅延させ
る遅延手段と、前記遅延手段から出力された遅延信号と
前記入力信号との差分を取る減算手段と、前記減算手段
から出力された差分信号が入力され、前記差分信号の振
幅に合わせて前記差分信号の振幅を所望幅増幅する振幅
増幅手段と、前記入力信号および前記振幅増幅手段から
出力された補正信号を各々前記基準クロックのｎ周期毎
の情報を含んだｎ倍の周期のｎ個の信号に分割する分割
手段と、分割された各々のｎ個の分割入力信号と分割補
正信号とを切換える切換手段と、を有し、前記分割入力
信号の各周期期間内の所定位置期間の振幅を前記所望幅
増幅したｎ個の整形信号を作成する構成である。

【００１５】これにより、立ち上がりあるいは立ち下が
りの前後の振幅差の大きさに合わせて最適な補正が行わ
れるので、信号の遅延による歪みが解消され、より原信
号に近い波形の信号が得られる。また、複数周期毎の情
報を含んで複数に分割された低周波情報信号に対して波
形整形が行われるので、低周波分割による信号遅延の回
復余地の拡大と、信号処理自体の簡易化が達成された。

【００１６】

【発明の実施の形態】図１は本発明の実施形態に係る信
号波形整形回路の構成図である。整形すべきデータ信号
ＶＤを例えば４周期期間遅延する遅延回路（１）と、遅
延回路（１）から出力された遅延信号ＤＬとデータ信号
ＶＤとの減算を行う減算回路（２）と、減算回路（２）
から出力された差分信号ＤＦの振幅に応じた増幅率で遅
延信号ＤＬを振幅増幅する振幅増幅回路（３）と、デー
タ信号ＶＤを４周期毎の情報を有した１／４周波数の４
つの信号ｖｄ１、２、３、４に分割するデータ信号分割
回路（４）と、振幅増幅回路（３）から出力された補正
信号ＲＤをデータ信号分割回路（３）と同様に４つに分
割する補正信号分割回路（５）と、データ信号分割回路
（４）および補正信号分割回路（５）から出力された、
各々同位相の分割データ信号ｖｄ１、２、３、４と分割
補正信号ｒｄ１、２、３、４とを、データ信号ＶＤと同
じ周波数のクロックまたはその分周クロックに基づい
て、切り換え選択することにより、各々、データ信号の
１周期中の一部で振幅が増幅された４つの分割整形信号
ＶＤＬ１、２、３、４を出力する切換回路（６）とから
なる。

【００１７】この信号波形整形回路は、例えば、複数分
割・点順次駆動のｐ−ＳｉＴＦＴＬＣＤにて採用され、
図１１のビデインタフェース（ＶＤＩＮＴ）内で、Ｒ、
Ｇ、Ｂ毎に各ビデオデータ信号を４分割するとともに波
形整形を行うものである。図２は、ドレインドライバー
（ＤＤ）に供給される同一のビデオデータ信号ＶＤで立
ち上がり（あるいは立ち下がり）の前と後の振幅差が比
較的小さい場合、ドライバー内のビデオデータライン
（ＶＬ）での実際の信号波形を比較したものである。

【００１８】図２（ａ）はデータ信号分割回路（４）に
て４分割された１つの分割ビデオデータ信号ｖｄの波
形、図２（ｂ）は切換回路（６）から出力された各ビデ
オデータ信号ＶＤＬ、即ち、本発明により整形された信
号波形、図２（ｃ）はその信号波形がドレインドライバ
ー（ＤＤ）にて遅延された実際の出力波形である。ま
た、図２（ｄ）はビデオデータ信号ＶＤの波形の整形を
行わない従来の場合、図２（ｅ）はその時の出力波形、
そして、図２（ｆ）はビデオデータ信号の波形整形を一
定の補正量で行った比較例、図２（ｇ）はその時の出力
波形である。

【００１９】図２（ｂ）（ｃ）より、立ち上がり（立ち
下がり）部のエッジを最適に強調した波形に整形されて
いるので、信号の遅延があっても、歪みは小さいものに
抑えられている。また図２（ｄ）（ｅ）では、波形整形
を行っていないが、立ち上がり（立ち下がり）前後の変
化幅が小さいので、複数分割構成により各ビデオデータ
ラインの周波数が小さくされているので、信号の遅延が
回復する余地があるのでサンプリング時には影響は出な
い。

【００２０】ところが、図２（ｆ）（ｇ）より、立ち上
がり（立ち下がり）前後の差分が小さいにも関わらず、
一定の補正、この場合、大きすぎる補正のために、強調
されたエッジの影響がサンプリング時にまで残ってしま
い、結局、前の画素信号電圧が後の画素信号電圧に影響
を及ぼしていることが分かる。図３は、ドレインドライ
バー（ＤＤ）に供給される同一のビデオデータ信号で立
ち上がり（あるいは立ち下がり）の前と後の振幅差が比
較的大きい場合、ドライバー内のビデオデーアライン
（ＶＬ）での実際の信号波形を比較したものである。

【００２１】図３の各波形に関する信号処理は、図２と
同じである。但し、図２（ａ）でビデオデータ信号の振
幅は大きく、また、それに伴って、図３（ｂ）の補正量
は図２の場合のよりも大きくなっている。このため、図
３（ｃ）からわかるように、ビデオデータ信号の変化幅
が大きくなっても、その変化量に合わせて補正量も十分
に大きくされているので、信号遅延の影響がサンプリン
グ時には消えている。

【００２２】図３（ｄ）（ｅ）では、ビデオデータ信号
の変化量が大きいので、周波数を低下させただけでは信
号遅延の回復が間に合わず、サンプリング時に影響が出
ている。図３（ｆ）（ｇ）は、立ち上がり（立ち下が
り）前後の差分が大きいので、一定の補正、この場合、
小さすぎる補正のために、強調されたエッジの効果が不
足し、やはりサンプリング時に前の画素信号電圧が後の
画素信号電圧に影響を及ぼしている。

【００２３】

【実施例】以下、本発明をｐ−ＳｉＴＦＴＬＣＤに適用
した例を詳細に説明する。図４は、図１１のビデオイン
タフェース回路（ＶＤＩＮＴ）内の一部ブロック図であ
る。色復調されたＲ、Ｇ、Ｂのデータ信号Ｒ、Ｇ、Ｂ
は、各々、コントラスト調整回路（５０）およびガンマ
補正回路（５１）を介して、本発明のデータ信号分割・
波形整形回路（５２）に送られる。データ信号分割・波
形整形回路（５２）にて、４周期毎の情報を含んだ１／
４周波数の分割ビデオデータ信号ＶＤＬ１、２、３、４
が作成される。これら分割ビデオデータ信号ＶＤＬ１、
２、３、４は、Ｄ／Ａ変換器（５３）、アナログスイッ
チ回路（５４）により、ドット反転のための所定の極性
整列が行われ、バッファ回路（５５）にて、所定の電流
を有したＲ、Ｇ、Ｂのビデオデータ信号ＶＲ、ＶＧ、Ｖ
Ｂとして、ドレインドライバー（ＤＤ）に供給される。

【００２４】図５は、図４に示された本発明のデータ信
号分割・波形整形回路（５２）の詳細なブロック図であ
る。データ信号ＶＤは、４つのフリップフロップ（１
９）からなる遅延回路（１１）にて、４ドット期間遅延
され、減算回路（１２）に送られる。減算回路（１２）
では、当該のデータ信号ＶＤと遅延回路（１１）から送
られた４ドット期間前のデータ信号ＤＬとの差分を取
り、フロップフロップ（１９）を介して補正量調整回路
（１３）に送られる。この補正量調整回路（１３）に
は、ＲＯＭに補正用データが保持され、減算回路（１
２）から出された差分データＤＦによりアドレスが制御
されて、差分に応じた補正用データが出力される。この
補正用データは、加減算回路（１４）に送られ、当該の
データ信号に、その極性に基づいて加算または減算が行
われ、データ信号の振幅が増幅された補正データ信号Ｒ
Ｄが作成される。

【００２５】これら、当該のデータ信号ＶＤ、および、
振幅が増幅された補正データ信号ＲＤは、各々、分割回
路（１６）（１７）および切換回路（１８）からなる４
つの分割データ信号作成回路（１５）に送られ、４ドッ
ト毎のデータを有した、４つのビデオデータ信号ＶＤＬ
１、２、３、４が作成される。これらのビデオデータ信
号ＶＤＬ１、２、３、４は同位相で、同時にドレインド
ライバー（ＤＤ）の各ビデオデータライン（ＶＬ１、
２、３、４）に供給される。

【００２６】図６は、図５に示された分割データ信号作
成回路（１５）の更に詳細なブロック図である。データ
信号ＶＤ用の分割回路（１６）を構成する２つのＤ−Ｆ
Ｆ（２１）（２２）と、補正データ信号用の分割回路
（１７）を構成する２つのＤ−ＦＦ（２３）（２４）、
および、切換回路（１８）を構成する２つのＡＮＤゲー
ト（２５）（２６）とＯＲゲート（２７）からなる。

【００２７】また、クロック分周回路（２８）には水平
同期パルスＨＳＹＮＣとドットクロックＤＣＫが供給さ
れて、ドットクロックの周波数が１／４に分周されると
ともに、位相が９０°づつ異なる１／４デューティの分
割クロックＣＫ１、２、３、４が作成されている。４つ
の分割データ信号作成回路（１５）のうち３つは図６と
同じ構成で、そのうち、第１の分割データ信号作成回路
（１５）には、クロック分周回路（２８）よりクロック
ＣＫ１とクロックＣＫ４が供給されている。即ち、クロ
ックＣＫ１がＤ−ＦＦ（２１）（２３）のクロック入力
に、クロックＣＫ４がＤ−ＦＦ（２２）（２４）に供給
されている。

【００２８】データ信号ＶＤは、Ｄ−ＦＦ（２１）にＤ
入力され、そのＱ出力（ＬＴ１）は次のＤ−ＦＦ（２
２）にＤ入力され、そのＱ出力（ｖｄ１）はＡＮＤゲー
ト（２５）の一方の入力端に供給される。補正データ信
号ＲＤは、Ｄ−ＦＦ（２３）にＤ入力され、そのＱ出力
（ＬＴ１）は次のＤ−ＦＦ（２４）にＤ入力され、その
Ｑ出力（ｒｄ１）はＡＮＤゲート（２６）の一方の入力
端に供給される。

【００２９】ＡＮＤゲート（２５）（２６）の他方の入
力端には、クロックＣＫ４に基づいた選択クロックＳＥ
Ｌ、例えばクロックＣＫ４の反転クロックおよび非反転
クロックが各々供給されている。これらＡＮＤゲート
（２５）（２６）の出力は、ＯＲゲート（２７）に供給
され、分割整形されたビデオデータ信号ＶＤＬ１として
出力される。

【００３０】第２および第３の分割データ信号作成回路
（１５）にはクロックＣＫ１の替わりに、位相が異なる
クロックＣＫ２、ＣＫ３が供給され、各々、分割整形さ
れたビデオデータ信号ＶＤＬ２、ＶＤＬ３が作成され
る。図７は、分割データ信号作成回路（１５）の残りの
１つのブロック図である。データ信号ＶＤ用の分割回路
（１６）を構成するＤ−ＦＦ（２１）と、補正データ信
号用の分割回路（１７）を構成するＤ−ＦＦ、および、
切換回路（１８）を構成する２つのＡＮＤゲート（２
５）（２６）とＯＡゲート（２７）からなる。Ｄ−ＦＦ
（２１）（２３）のクロック入力はクロックＣＫ４が供
給されている。

【００３１】図８および図９は、各々、このような分割
回路（１６）（１７）にて、データ信号ＶＤおよび補正
データ信号ＲＤが分割・分周される様子を示すタイミン
グ図である。また、図１０は、これら分割データ信号ｖ
ｄ１、２、３、４と分割補正データ信号ｒｄ１、２、
３、４より、分割整形された４つのビデオデータ信号Ｖ
ＤＬ１、２、３、４が作成される様子を示したタイミン
グ図である。

【００３２】分割される前のデータ信号ＶＤの所定位置
のデータを比較して、その結果、最適に補正された補正
データ信号ＲＤを作成し、これら、データ信号ＶＤと補
正データ信号ＲＤとをパラレルに同様の４分割を行う。
そして、各々、分割されたデータを対応させて切換を行
い、１周期期間中の初めの１／４周期期間で補正データ
ＲＤnに切り換え出力し、残りの３／４周期期間で原デ
ータＶＤnに切換え出力することにより、分割されたデ
ータ信号ｖｄの立ち上がり（立ち下がり）直後の振幅を
増幅した形で波形整形が行われる。

【００３３】また、この時、１周期期間は４ドット期間
であるので、分割クロックＣＫ４をそのまま利用するこ
とで、１：３のデータ補正ができる。他に、例えば１：
１の補正を行う際には、クロック分周回路（２８）に
て、１／２デューティの選択クロックを作成し、クロッ
ク選択回路（２９）にてこれに切り換えることにより実
現される。

【００３４】

【発明の効果】以上の説明より明らかな如く、表示装置
等に供給すべき原画信号を、複数周期毎の情報を含んだ
複数個に分割するとともに、これら分割された原画信号
の立ち上がり、および、立ち下がりの前後の変化量に合
わせた補正が行われ、表示装置に最適な信号波形整形が
可能となった。即ち、表示装置の駆動回路の速度に合わ
せるために、供給する原画信号を分割して周波数を低下
すると同時に、分割された原画信号の立ち上がりおよび
立ち下がり部のエッジを強調することで、いっそう効果
的な波形整形が実現された。

【００３５】また、分割数を多くすることによる信号処
理の複雑化、コストの増大、十分な整形効果を得るため
の補正量を多くすることに伴う信号誤差発生等の問題が
際緒言に抑えられた。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる信号波形整形回路
の構成図である。

【図２】本発明の作用効果を示す波形図である。

【図３】本発明の作用効果を示す波形図である。

【図４】本発明の実施例にかかるＬＣＤのコントローラ
部の構成図である。

【図５】本発明の実施例にかかる信号波形整形回路の構
成図である。

【図６】本発明の実施例にかかる分割信号作成回路の構
成図である。

【図７】本発明の実施例にかかる分割信号作成回路の構
成図である。

【図８】分割信号作成回路のタイミング図である。

【図９】分割信号作成回路のタイミング図である。

【図１０】切換回路のタイミング図である。

【図１１】従来のＬＣＤモジュールの構成図である。

【図１２】ドレインドライバーの構成図である。

【図１３】ドレインドライバーの波形図である。

【符号の説明】

１，１１遅延回路２，１２減算回路３振幅増幅回路４，５分割回路６切換回路１３補正量調整回路１４加減算回路１５分割信号作成回路１６，１７分割回路１８切換回路１９フロップフロップ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平10−274967（ＪＰ，Ａ) 特開平３−110520（ＪＰ，Ａ) 特開平７−98575（ＪＰ，Ａ) 特公昭43−1899（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133

Claims

(57)【特許請求の範囲】

【請求項１】入力信号の波形の立ち上がりまたは／お
よび立ち下がりエッジを強調することにより、出力信号
の波形を整形する信号波形整形回路において、前記入力信号の基準クロックのｎ（ｎは自然数）周期期
間遅延させる遅延手段と、前記遅延手段から出力された
遅延信号と前記入力信号との差分を取る減算手段と、前
記減算手段から出力された差分信号が入力され、前記差
分信号の振幅に合わせて前記差分信号の振幅を所望幅増
幅する振幅増幅手段と、前記入力信号および前記振幅増
幅手段から出力された補正信号を各々前記基準クロック
のｎ周期毎の情報を含んだｎ倍の周期のｎ個の信号に分
割する信号分割手段と、分割された各々のｎ個の分割入
力信号と分割補正信号とを切換える切換手段とを有し、
前記分割入力信号の各周期期間内の所定位置期間の振幅
を前記所望幅増幅したｎ個の整形信号を作成することを
特徴とする信号波形整形回路。
【請求項２】前記信号分割手段はｎ個の分割信号作成
回路を含み、前記入力信号の基準クロックをｎ分周し、
順次基準クロックの１周期ずつずらした第１から第ｎの
分割クロックを受け、第ｋ（ｋはｎよりも小さい自然数）の前記分割信号作成
回路は、前記入力信号をデータラッチし、第ｋの分割ク
ロックをクロック入力とする第１のデータ信号ラッチ回
路と、この第１のデータ信号ラッチ回路のＱ出力をデー
タラッチし、第ｎの分割クロックをクロック入力とする
第２のデータ信号ラッチ回路とを有し、第ｋの前記分割
入力信号を出力する第ｋの入力信号分割回路と、前記補
正信号をデータラッチし、第ｋの分割クロックをクロッ
ク入力とする第１の補正データ信号ラッチ回路と、この
第１の補正データ信号ラッチ回路のＱ出力をデータラッ
チし、第ｎの分割クロックをクロック入力とする第２の
補正データ信号ラッチ回路とを有し、第ｋの前記分割補
正信号を出力する第ｋの補正信号分割回路とからなり、第ｎの前記分割信号作成回路は、前記入力信号をデータ
ラッチし、前記第ｎの分割クロックをクロック入力とす
るデータ信号ラッチ回路を有し、第ｎの前記分割入力信
号を出力する第ｎの入力信号分割回路と、前記補正信号
をデータラッチし、前記第ｎの分割クロックをクロック
入力とする補正データ信号ラッチ回路を有し、第ｎの前
記分割補正信号を出力する第ｎの補正信号分割回路とか
らなることを特徴とする請求項１記載の信号波形整形回
路。