JPH10133629A

JPH10133629A - 液晶表示装置

Info

Publication number: JPH10133629A
Application number: JP28689296A
Authority: JP
Inventors: Hideo Sato; 秀夫佐藤; Makoto Tsumura; 津村　　誠; Shoichi Hirota; 昇一廣田; Kayao Takemoto; 一八男竹本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-29
Filing date: 1996-10-29
Publication date: 1998-05-22
Anticipated expiration: 2016-10-29
Also published as: JP3641769B2

Abstract

(57)【要約】【課題】高精細で良好な表示画像を得ることのできる
液晶表示装置を提供すること。【解決手段】少なくとも、信号電極の電圧をクロック
信号により制御する信号制御手段と、クロック信号を制
御するクロック信号制御手段とを、走査電極、信号電
極、画素回路と共に第１の基板上に形成し、透明電極を
形成した第２の基板と対向せしめ、両基板の間に液晶を
挟持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックス方式の液晶表示装置に係り、特に液晶表示パネル
上に駆動回路を一体的に形成した駆動回路一体型の液晶
表示装置に関するものである。

【０００２】

【従来の技術】従来の駆動回路一体型のアクティブマト
リックス方式の液晶表示装置は、例えば、１９９０年出
版の小林駿介著、「カラー液晶ディスプレイ」（産業図
書刊）や、「エスアイディ９３ダイジェスト」（１９９
３年刊）の第３８３頁から第３８６頁に記載されてい
る。これらの図書に記載された従来の液晶表示装置は、
第１の基板と第２の基板との間に液晶を挟持し、第１の
基板上に、複数の走査電極と、これらの走査電極と交差
した複数の信号電極と、走査電極の電圧及び信号電極の
電圧により制御される画素回路とを設け、この画素回路
に、走査電極及び信号電極の交点に設けたＭＯＳトラン
ジスタや薄膜トランジスタにより形成されるスイッチン
グ素子と、これらのスイッチング素子によりその電圧を
制御される表示電極とを設け、第２の基板の一方の面上
に透明電極を形成し、表示電極と透明電極との間に印加
される電圧により液晶を駆動するものである。液晶を駆
動する駆動回路は、走査電極の電圧を制御する走査回路
と、信号電極の電圧を制御する信号回路とにより構成さ
れる。

【０００３】スイッチング素子であるトランジスタは、
ゲートを走査電極に、ドレインを信号電極に、ソースを
液晶容量に接続されている。また、通常、液晶容量と並
列に保持容量が接続されている。ある画素のトランジス
タのゲート電極が選択状態になるとそのトランジスタは
導通し、信号電極上の映像信号をその画素の液晶容量及
び保持容量に書き込む。ゲート電極が非選択状態となる
とそのトランジスタはハイインピーダンス状態となり、
その画素の液晶容量に書き込まれた映像信号を保持す
る。

【０００４】走査回路は、各走査電極に１フレーム期間
毎に１回走査パルスを印加する。通常、この走査パルス
の印加タイミングには、液晶表示パネルの上側から下側
に向かって順に一定のずれを設けている。１フレーム期
間としては１／６０秒がよく用いられる。代表的な画素
構成である６４０×４８０ドットの液晶表示パネルで
は、１フレーム期間に４８０回の走査が行われるので、
走査パルスの時間幅は約３５μｓとなる。走査回路とし
ては通常シフトレジスタが用いられ、このシフトレジス
タの動作速度は約２８ＫＨｚである。

【０００５】信号回路は、走査パルスが印加される１行
分の画素に対応する液晶駆動電圧を各信号電極に印加す
る。走査パルスが印加された選択画素においては、走査
電極に接続されたトランジスタのゲート電極の電圧が高
くなり、このトランジスタはオン状態となる。このと
き、液晶駆動電圧は、信号電極からトランジスタのドレ
イン、ソース間を経由して液晶に印加され、液晶容量と
保持容量とを合わせた画素容量を充電する。この動作を
繰り返すことにより、液晶表示パネル全面の画素容量に
映像信号に対応した電圧がフレーム期間毎に繰返し印加
され、液晶が駆動される。

【０００６】駆動回路一体型の液晶表示装置の場合は、
信号電極を駆動するこの信号回路は、シフトレジスタと
サンプル・ホールド回路とで構成される。シフトレジス
タは、各画素に対応するサンプル・ホールド回路のタイ
ミング信号を発生する。サンプル・ホールド回路では、
このタイミング信号に基づいて各画素に対応する映像信
号をサンプリングし、各信号電極に液晶駆動電圧を供給
する。

【０００７】上記画素構成の場合、信号回路のシフトレ
ジスタは、走査回路の走査パルスの時間幅で６４０個の
タイミング信号を発生する。このため、このシフトレジ
スタのタイミング信号の時間間隔は５０ｎｓ以下とな
り、２０ＭＨｚ以上の動作速度が必要となる。すなわ
ち、サンプル・ホールド回路はこのように短い時間タイ
ミングで映像信号をサンプリングすることが要求される
こととなる。

【０００８】もし映像信号とシフトレジスタで発生する
サンプリング信号のタイミングがずれた場合には、その
映像信号は、隣接する画素の映像信号の影響を受け、振
幅が小さくなってしまう。具体的には、例えば１画素の
幅で描画した縦線と横線とを表示した場合、縦線のコン
トラストが横線のコントラストより弱くなってしまうと
いう問題が生じる。すなわち、信号回路のシフトレジス
タは、サンプリング信号と映像信号とのタイミングが一
致するように制御するよう要求される。この要求は、表
示画像の高精細化にともなって画素数が増大すると、更
に厳しいものとなる。

【０００９】この問題に対しては、従来は、サンプル信
号をシフトレジスタに入力するクロック信号の位相でタ
イミング調整する方法や、映像信号を分割して複数の映
像信号として入力することによりサンプル・ホールド回
路の動作速度を低くする方法等が取られていた。

【００１０】しかし、前者の方法では、シフトレジスタ
で発生するサンプリング信号が内部回路の遅延によって
入力クロックよりも遅れてしまい、この遅延時間が温度
や電源電圧により変動するので、精密なタイミング制御
は困難であった。また、後者の方法では、シリアルデー
タである映像信号をパラレルデータに変換するデータ変
換回路を設けなければならず、さらに分割した映像信号
間の特性のバラツキによって表示むらが出易いという難
点があった。

【００１１】

【発明が解決しようとする課題】上述の如く、従来の駆
動回路一体型の液晶表示装置においては、サンプリング
信号と映像信号との精密なタイミング制御が難しく、高
精細で良質な表示画像を得ることが困難であった。本発
明は、このような従来の液晶表示装置の欠点を解消する
ためになされたものであり、高精細で良好な表示画像を
得ることのできる液晶表示装置を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明による液晶表示装
置は、少なくとも、信号電極の電圧をクロック信号によ
り制御する信号制御手段と、クロック信号を制御するク
ロック信号制御手段とを、走査電極、信号電極、画素回
路と共に第１の基板上に形成したものである。これによ
り、信号線の引き回し等による影響が除去され、映像信
号とクロック信号とのタイミングの精密な制御が可能と
なり、高精細で良好な表示画像を得ることができる。

【００１３】また、クロック信号制御手段が、クロック
信号の位相を制御する位相同期手段を備えたものであ
る。これにより、クロック信号の精密なタイミング制御
が可能となる。

【００１４】また、位相同期手段が、信号制御回路から
入力信号を取り出すものである。これにより、映像信号
とクロック信号とのより精密なタイミング制御が可能と
なる。

【００１５】また、位相同期手段が、入力信号間の位相
を比較する位相比較回路と、この位相比較回路の出力信
号を低域瀘波する低域瀘波回路と、この低域瀘波回路の
出力に応じて出力信号の周波数を変化させる電圧制御発
振回路と、信号制御回路から取り出した入力信号を分周
する分周手段とを備えたものである。これにより、クロ
ック信号の精密なタイミング制御が可能となる。

【００１６】また、分周手段が、信号制御回路から取り
出した入力信号を信号制御回路中でのクロック信号の遅
延時間と等しくなるように遅延せしめる遅延回路と、こ
の遅延回路により遅延された入力信号を計数するカウン
タとを備えたものである。これにより、更に精密に映像
信号とクロック信号とをタイミング制御することが可能
となる。

【００１７】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態につき説明する。図１は、本発明の一実
施の形態の液晶表示装置の構成を示すブロック図であ
る。図において、本液晶表示装置は、画素回路１０を縦
Ｎ行、横Ｍ列（Ｍ，Ｎは正の整数）のマトリックス状に
配置した表示部１と、表示部１の各画素にそれぞれ供給
されるＮ本の走査線ＧＶ１〜ＧＶＮを駆動する垂直走査
回路８００と、表示部１の各画素にそれぞれ供給される
Ｍ個の輝度信号Ｖｄ１〜ＶｄＭを出力する信号回路７０
０と、信号回路７００に供給するクロック信号を発生す
るタイミング回路９００と、信号回路７００、垂直走査
回路８００及びタイミング回路９００にそれぞれの動作
を制御する制御信号を供給する制御回路６００とを備え
ている。

【００１８】走査線ＧＶ１〜ＧＶＮ、輝度信号Ｖｄ１〜
ＶｄＭをそれぞれ伝達する複数本の信号線、画素回路１
０、信号回路７００、垂直走査回路８００及びタイミン
グ回路９００は、各画素回路毎に設けられた表示電極を
有する図示しない第１の基板上に形成され、この第１の
基板と透明電極を形成した図示しない第２の基板との間
には図示しない液晶が挟持され、表示電極と透明電極と
の間に印加される電圧によりこの液晶が駆動される。

【００１９】画素回路１０は、ＭＯＳトランジスタ１
ａ、保持容量１ｂ及び液晶容量１ｃにより構成され、Ｍ
ＯＳトランジスタ１ａのゲート端子は各走査線ＧＶ１〜
ＧＶＮにそれぞれ接続され、ドレイン端子は輝度信号Ｖ
ｄ１〜ＶｄＭをそれぞれ伝達する各信号線にそれぞれ接
続され、ソース端子は各画素毎の保持容量１ｂ及び液晶
容量１ｃに接続されている。

【００２０】信号回路７００は、クロック信号ＣＬＫを
分配するクロック分配回路４００と、クロック分配回路
４００により分配されたクロック信号ＣＬＫ’の入力を
受けてタイミング信号ＰＨ１〜ＰＨＭを発生するシフト
レジスタにより構成される水平走査回路７１０と、水平
走査回路７１０から出力されるタイミング信号ＰＨ１〜
ＰＨＭにより輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホー
ルドして各画素回路１０に供給するサンプル・ホールド
回路７２０とにより構成される。サンプル・ホールド回
路７２０は、輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホー
ルドするＭ個のＭＯＳトランジスタＭＳ１〜ＭＳＭと一
端を接地点に接続したコンデンサＣＳ１〜ＣＳＭで構成
され、各ＭＯＳトランジスタＭＳ１〜ＭＳＭのドレイン
端子は各コンデンサＣＳ１〜ＣＳＭの他端と、輝度信号
Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線とに、ソー
ス端子は映像信号ＶＩ１の入力端子に、ゲート端子は水
平走査回路７１０の各出力端子に接続されている。

【００２１】タイミング回路９００は、入力信号間の位
相を比較する位相比較回路１００と、位相比較回路１０
０から出力される位相差信号ＰＵ，ＰＤを低域瀘波する
低域瀘波回路２００と、低域瀘波回路２００から出力さ
れる電圧信号ＶＦＣの電圧値に応じて出力するクロック
信号ＣＬＫの周波数を変化させる電圧制御発振回路３０
０と、クロック分配回路４００から取り出した入力信号
を制御回路６００で設定された分周比に応じて分周する
分周回路５００とにより構成され、分周回路５００は、
クロック分配回路４００中でのクロック信号ＣＬＫの遅
延時間と等しくなるように入力されたクロック信号ＣＬ
Ｋ’を遅延せしめる遅延回路５１０と、遅延回路５１０
により遅延されたクロック信号ＣＬＫ’を計数するカウ
ンタ５２０とにより構成される。カウンタ５１０の出力
信号ＣＯは、水平同期信号Ｈｓと共に位相比較回路１０
０のそれぞれの入力端子に入力される。カウンタ５２０
は、動作するのに要する遅延時間が水平走査回路７１０
と等しくなるように構成してある。さらに、遅延回路５
１０は、クロック分配回路４００の最終インバータと遅
延時間が等しくなるように構成してある。

【００２２】制御回路６００は、水平同期信号Ｈｓ、垂
直同期信号Ｖｓ、シリアルデータＳＤの入力をそれぞれ
の入力端子から受け、水平走査回路７１０の動作を制御
するスタート信号ＳＴＡ、垂直走査回路８００を制御す
るスタート信号ＦＳＴ及びクロック信号ＣＫＶ、カウン
タ５２０の動作を制御するクロック信号ＣＫＣをそれぞ
れの回路に出力する。

【００２３】次に、本実施の形態の動作を図２のタイミ
ングチャートを参照しながら説明する。制御回路６００
から垂直走査回路８００に入力されるスタート信号ＦＳ
Ｔは表示部１に表示する映像の各フレームの先頭を示し
ており、クロック信号ＣＫＶは走査線の切り替えタイミ
ングを示している。垂直走査回路８００は、クロック信
号ＣＫＶの立上りのタイミングでスタート信号ＦＳＴを
取り込み、各走査線ＧＶ１〜ＧＶＮ上にそれぞれ走査信
号ＰＶ１〜ＰＶＮを出力する。走査信号ＰＶ１〜ＰＶＮ
により、表示部１のマトリックス状に配置された画素回
路１０が走査線毎に垂直方向に順次選択される。映像信
号ＶＩ１は、第２の基板上の透明電極の電圧ＣＯＭを基
準に変化し、フレーム毎に極性が反転する。

【００２４】信号回路７００の水平走査回路７１０のス
タート信号ＳＴＡは、表示部１に表示する映像の各走査
線の先頭を示している。水平走査回路７１０は、垂直走
査回路８００と同様に、クロック信号ＣＬＫ’の立上り
でスタート信号ＳＴＡを取り込み、タイミング信号ＰＨ
１〜ＰＨＭをサンプル・ホールド回路７２０の各ＭＯＳ
トランジスタＭＳ１〜ＭＳＭに順次出力する。サンプル
・ホールド回路７２０は、映像信号ＶＩ１をタイミング
信号ＰＨ１〜ＰＨＭのタイミングで順次サンプリング
し、輝度信号Ｖｄ１〜ＶｄＭを表示部１の各画素回路１
０に出力する。輝度信号Ｖｄ１〜ＶｄＭは、マトリック
ス状に配置された各画素回路１０に列毎に入力される。
このとき、画素回路１０は走査信号ＰＶ１〜ＰＶＮによ
り選択された画素回路１０のＭＯＳトランジスタ１ａの
みがオン状態なので、選択された行の画素回路１０の保
持容量１ｂに輝度信号Ｖｄ１〜ＶｄＭが書き込まれ、ホ
ールドされる。保持容量１ｂにホールドされた電圧は液
晶容量１ｃに印加されるので、画素回路１０により映像
信号ＶＩ１に応じた映像が表示部１上に表示される。

【００２５】ここで、垂直走査回路８００に入力される
スタート信号ＦＳＴと垂直同期信号Ｖｓ、及び水平走査
回路７１０に入力されるスタート信号ＳＴＡと水平同期
信号Ｈｓとの関係については図示しなかったが、各スタ
ート信号は各同期信号に対してある期間遅れて出力され
ている。

【００２６】タイミング回路９００の位相比較回路１０
０には、水平同期信号Ｈｓと分周回路５００の出力信号
ＣＯとが入力され、それらの位相差信号ＰＵ，ＰＤが位
相比較回路１００から出力される。位相差信号ＰＵ，Ｐ
Ｄは、水平同期信号Ｈｓと出力信号ＣＯとの位相差の極
性によって、位相差信号ＰＵ，ＰＤを出力する出力端子
のいずれか一方に、水平同期信号Ｈｓと出力信号ＣＯと
の位相差に応じたパルス幅の信号が出力される。低域瀘
波回路２００は、このような位相差信号ＰＵ，ＰＤの入
力を受け、入力された位相差信号ＰＵ，ＰＤのパルス幅
に応じた電圧値の電圧信号ＶＦＣを出力する。この電圧
信号ＶＦＣは電圧制御発振回路３００に入力され、電圧
制御発振回路３００から電圧信号ＶＦＣの電圧値に応じ
た周波数のクロック信号ＣＬＫが出力される。

【００２７】タイミング回路９００から出力されたクロ
ック信号ＣＬＫは、信号回路７００のクロック分配回路
４００に入力され、所定の個数のクロック信号ＣＬＫ’
に分配された後、水平走査回路７１０及び分周回路５０
０の遅延回路５１０に入力される。遅延回路５１０でク
ロック分配回路４００の最終段のバッファの遅延時間と
同じだけ遅延させられたクロック信号ＣＬＫ’はカウン
タ５２０に入力される。カウンタ５２０では、制御回路
６００から入力されるクロック信号ＣＫＣによって定め
られる分周比に応じてクロック信号ＣＬＫ’を分周し、
クロック信号ＣＬＫ’が分周されたものである出力信号
ＣＯを出力する。

【００２８】このように、タイミング回路９００は水平
同期信号Ｈｓと分周回路５００の出力信号ＣＯとの位相
差が一致するようにクロック信号ＣＬＫを制御し、カウ
ンタ５２０における遅延時間は水平走査回路７１０にお
ける遅延時間と等しいから、分周回路５００の出力タイ
ミングは水平走査回路７１０の出力タイミングと一致さ
せることができ、水平同期信号Ｈｓとサンプリング信号
であるタイミング信号ＰＨ１〜ＰＨＭとのタイミングを
一致させることができる。したがって、映像信号ＶＩ１
のサンプリングは信号回路７００の遅延時間の変動の影
響を受けずに安定に行うことが可能となる。この結果、
高画質の映像を表示することが可能となる。

【００２９】次に、上記動作について、図３のタイミン
グチャートを参照して説明する。本発明の液晶表示装置
に入力される映像信号ＶＩ１と水平同期信号Ｈｓは、入
力されないクロック信号（ＣＬＫ”）のタイミングで発
生される。映像信号ＶＩ１をサンプル・ホールド回路７
２０で正確に取り込むには、走査回路７１０のタイミン
グ信号ＰＨ１〜ＰＨＭをこのクロック信号ＣＬＫ”に同
期させることが重要である。

【００３０】図３において、クロック分配回路４００の
内部から出力されるクロック信号ＣＬＫ’は、電圧制御
発振回路３００から出力されるクロック信号ＣＬＫに対
して遅延時間ｔｄ１だけ遅れる。このクロック信号ＣＬ
Ｋ’に対して、水平走査回路７１０のタイミング信号Ｐ
Ｈ１〜ＰＨＭは遅延時間ｔｄ３だけ遅れ、カウンタ５２
０の出力ＣＯは遅延回路５１０の遅れも加わり遅延時間
ｔｄ２だけ遅れる。ここで、タイミング回路９００は水
平同期信号Ｈｓとカウンタ出力Ｃｏの位相を一致させる
ように動作するので、遅延時間ｔｄ２が遅延時間ｔｄ３
と一致するように遅延回路５１０を設定することによっ
て、タイミング信号ＰＨ１〜ＰＨＭを、この液晶表示装
置には入力されないクロック信号ＣＬＫ”のタイミング
で作られる映像信号ＶＩ１の位相に合わせることができ
る。この結果、映像信号ＶＩ１をサンプル・ホールド回
路７２０に精度よく取り込むことができ、高画質の画像
を表示することが可能となる。

【００３１】さらに、クロック分配回路４００や分周回
路５００などを同一基板上に形成することで、遅延時間
ｔｄ２，ｔｄ３は温度依存性や電圧依存性まで一致させ
ることが可能となるため、使用環境の影響を受け難く安
定な液晶表示装置を実現できる。

【００３２】また、本実施の形態においては、カウンタ
５２０へ入力される入力信号をクロック分配回路４００
の内部から出力されるクロック信号ＣＬＫ’としている
が、この入力信号を電圧制御発振回路３００から出力さ
れるクロック信号ＣＬＫとし、遅延回路５１０の遅延時
間ｔｄ２を遅延時間ｔｄ１と遅延時間ｔｄ３の和となる
ように設定しても、同一の効果を得ることができる。

【００３３】次に、タイミング回路９００を構成する主
な回路要素について詳細に説明する。図４は、位相比較
回路１００の具体的構成を示す回路図である。この位相
比較回路１００は、水平同期信号Ｈｓ及び分周回路５０
０の出力信号ＣＯがそれぞれ入力されるインバータ１０
１，１０２と、インバータ１０１，１０２の出力を受け
る２入力ＮＡＮＤゲート回路１０３，１０９と、ＮＡＮ
Ｄゲート回路１０３，１０９の出力を受ける２入力ＮＡ
ＮＤゲート回路１０５，１０６、４入力ＮＡＮＤゲート
回路１０９、３入力ＮＡＮＤゲート回路１１０，１１１
と、２入力ＮＡＮＤゲート回路１０５，１０６の入力を
それぞれ受ける２入力ＮＡＮＤゲート回路１０７，１０
８と、３入力ＮＡＮＤゲート回路１１０，１１１の出力
をそれぞれ受けて位相差信号ＰＵ，ＰＤをそれぞれ出力
するインバータ１１２，１１３とから成る周波数・位相
比較型の位相比較回路である。

【００３４】位相比較回路１００は、水平同期信号Ｈｓ
と分周回路５００の出力信号ＣＯの立上りエッジの位相
差をパルス信号である位相差信号ＰＵ，ＰＤに変換して
出力する。この動作を図５に示すタイミングチャートを
用いて説明する。水平同期信号Ｈｓが出力信号ＣＯより
も進んでいるときは、図５の（Ａ）の部分に示すよう
に、位相差信号ＰＵとして水平同期信号Ｈｓと出力信号
ＣＯとの位相差に相当するパルス幅のパルス信号が出力
される。逆に、水平同期信号Ｈｓが出力信号ＣＯよりも
遅れているときには、図５の（Ｃ）の部分に示すよう
に、水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当
するパルス幅のパルス信号が位相差信号ＰＤとして出力
される。水平同期信号Ｈｓと出力信号ＣＯとの位相差が
０のとき、すなわち両信号の位相が一致しているときに
は、図５の（Ｂ）の部分に示すように、位相比較回路１
００からは何の出力も出力されない。このように、位相
差比較回路１００は、水平同期信号Ｈｓ及び分周回路５
００の出力信号ＣＯ、すなわち信号回路７００の動作の
遅れ分だけ遅延させられたくロック信号ＣＬＫ、の位相
差を位相差信号ＰＵ，ＰＤのパルス幅に変換して出力し
ている。

【００３５】図６は、低域瀘波回路２００の具体的構成
を示す回路図である。低域瀘波回路２００は、位相比較
回路１００の出力信号である位相差信号ＰＵ，ＰＤのう
ち位相差信号ＰＵが入力されるインバータ２０１と、位
相差信号ＰＤが入力されるＮＭＯＳトランジスタ２１５
と、インバータ２０１の出力信号が入力されるＰＭＯＳ
トランジスタ２２４と、ゲート端子、ソース端子をそれ
ぞれ共通に接続されカレントミラー回路を構成するＮＭ
ＯＳトランジスタ２１１，２１２，２１３と、このカレ
ントミラー回路の電流値を決定する抵抗器２３１と、同
様にゲート端子、ソース端子をそれぞれ共通に接続され
カレントミラー回路を構成するＰＭＯＳトランジスタ２
２１，２２２と、ＰＭＯＳトランジスタ２２４及びＮＭ
ＯＳトランジスタ２１５のドレイン端子間に接続された
出力端子と、この出力端子とアースとの間に直列に接続
された抵抗器２３２及び容量２４１とから構成される。

【００３６】次にこの低域瀘波回路２００の動作を図５
のタイミングチャートを用いて説明する。図５に示すよ
うに、位相比較回路１００から出力される位相差信号Ｐ
ＵがＨレベルのときには、ＰＭＯＳトランジスタ２２４
がオンし、抵抗器２３２を介して容量２４１にＰＭＯＳ
トランジスタ２２２により制御されるだけの電流が流れ
込む。一方、位相差信号ＰＤがＨレベルのときには、Ｎ
ＭＯＳトランジスタ２１５がオンし、抵抗器２３２を介
して容量２４１からＮＭＯＳトランジスタ２１３により
制御されるだけの電流が流れ出る。この抵抗器２３２及
び容量２４１に流れ込む電流がフィルタ電流ＩＦであ
る。このフィルタ電流ＩＦは、図５の（Ａ）及び（Ｃ）
の部分にそれぞれ示すように、位相差信号ＰＵがＨレベ
ルのときに正に、位相差信号ＰＤがＨレベルのときに負
となる。このフィルタ電流ＩＦによって、抵抗器２３２
の両端子間にはフィルタ電流ＩＦに比例した電圧が、容
量２４１の両端子間にはフィルタ電流ＩＦを積分した電
圧が発生する。これにより位相差信号ＰＵ，ＰＤのパル
ス幅に応じて電圧値の異なる電圧信号ＶＦＣが低域瀘波
回路２００から出力されることとなる。

【００３７】図７は電圧制御発振回路３００の具体的構
成を示す回路図である。電圧制御発振回路３００は、そ
れぞれカレントミラー回路を構成するＮＭＯＳトランジ
スタ３０２，３０３，３０４及びＰＭＯＳトランジスタ
３１１，３１２と、このカレントミラー回路の入力電流
を制御するためにＮＭＯＳトランジスタ３０１，３０２
及び抵抗器３４１で構成されるソースフォロワ型の電圧
−電流変換回路と、直列に多段接続されリングオシレー
タを構成するインバータ３２１〜３２Ｎと、バッファ回
路を構成するインバータ３３１とから成る。

【００３８】このような構成のリングオシレータの発振
周波数は、インバータ３２１〜３２Ｎの入力容量や配線
容量等の負荷容量に反比例し、この各段のインバータ３
２１〜３２Ｎの負荷の駆動電流に比例する。この駆動電
流はインバータ３２１〜３２Ｎの電源電流に比例し、こ
の駆動電流をカレントミラー回路を介して電圧信号ＶＦ
Ｃにより制御している。このように、リングオシレータ
の発振周波数はカレントミラー回路の電流により制御さ
れ、カレントミラー回路の電流は電圧−電流変換回路の
入力電圧値により制御されるから、電圧信号ＶＦＣの電
圧値に応じた周波数を有するクロック信号ＣＬＫが電圧
制御発振回路３００から出力されることとなる。

【００３９】次に、以上のように構成されたタイミング
回路９００の動作について説明する。分周回路５００の
出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだ
け遅れている場合、位相差信号ＰＵが位相差Δφの期間
だけＨレベルとなり、低域瀘波回路２００から出力され
る電圧信号ＶＦＣのレベルは増大し、電圧制御発振回路
３００の出力であるクロック信号ＣＬＫの周波数が増大
する。これにより、分周回路５００の出力信号ＣＯの位
相が進み、位相差Δφが減少する。一方、分周回路５０
０の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δ
φだけ進んでいる場合には、位相差信号ＰＤが位相差Δ
φの期間だけＨレベルとなり、低域瀘波回路２００から
出力される電圧信号ＶＦＣのレベルは減少し、クロック
信号ＣＬＫの周波数が減少する。これにより、分周回路
５００の出力信号ＣＯの位相が遅れ、位相差Δφが減少
する。この動作を繰り返すことにより、タイミング回路
９００は、分周回路５００の出力信号ＣＯと水平同期信
号Ｈｓとの位相が一致するようにクロック信号ＣＬＫの
周波数を制御している。

【００４０】なお、本実施の形態においては、低域瀘波
回路２００や電圧制御発振回路３００に主としてＣＭＯ
Ｓトランジスタを用いた例を示したが、高温又は低温の
多結晶シリコンによる薄膜トランジスタ（ＴＦＴ）を用
いても同様な効果を得ることができる。

【００４１】

【発明の効果】本発明による液晶表示装置においては、
少なくとも、信号制御手段と、クロック信号制御手段と
を、走査電極、信号電極、画素回路と共に第１の基板上
に形成したので、映像信号とクロック信号とのタイミン
グの精密な制御が可能となり、高精細で良好な表示画像
を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態の液晶表示装置
の構成を示すブロック図である。

【図２】図２は、図１の実施の形態の動作を示すタイミ
ングチャートである。

【図３】図３は、図１の実施の形態の動作を示すタイミ
ングチャートである。

【図４】図４は、図１の実施の形態の位相比較回路の具
体的構成を示す回路図である。

【図５】図５は、図４の位相比較回路の動作を示すタイ
ミングチャートである。

【図６】図６は、図１の実施の形態の低域瀘波回路の具
体的構成を示す回路図である。

【図７】図７は、図１の実施の形態の電圧制御発振回路
の具体的構成を示す回路図である。

【符号の説明】

ＧＶ１，ＧＶ２，・・・，ＧＶＮ走査線１表示部１ａＭＯＳトランジスタ１ｂ保持容量１ｃ液晶容量１０画素回路１００位相比較回路２００低域瀘波回路３００電圧制御発振回路４００クロック分配回路５００分周回路５１０遅延回路５２０カウンタ６００制御回路７００信号回路７１０水平走査回路７２０サンプル・ホールド回路８００垂直走査回路９００タイミング回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹本一八男千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】第１の基板と第２の基板との間に液晶を
挟持し、該第１の基板上に、複数の走査電極と、該走査
電極と交差した複数の信号電極と、前記走査電極の電圧
及び前記信号電極の電圧により制御される画素回路とを
設け、該画素回路に、前記走査電極及び前記信号電極の
交点に設けたスイッチング素子と、該スイッチング素子
によりその電圧を制御される表示電極とを設け、前記第
２の基板の一方の面上に透明電極を形成し、前記表示電
極と前記透明電極との間に印加される電圧により前記液
晶を駆動する液晶表示装置において、少なくとも、前記信号電極の電圧をクロック信号により
制御する信号制御手段と、該クロック信号を制御するク
ロック信号制御手段とを前記第１の基板上に形成したこ
とを特徴とする液晶表示装置。
【請求項２】前記クロック信号制御手段が、前記クロ
ック信号の位相を制御する位相同期手段を備えたことを
特徴とする請求項１記載の液晶表示装置。
【請求項３】前記位相同期手段が、前記信号制御手段
から入力信号を取り出すことを特徴とする請求項２記載
の液晶表示装置。
【請求項４】前記位相同期手段が、入力信号間の位相
を比較する位相比較回路と、該位相比較回路の出力信号
を低域瀘波する低域瀘波回路と、該低域瀘波回路の出力
に応じて出力信号の周波数を変化させる電圧制御発振回
路と、前記信号制御回路から取り出した入力信号を分周
する分周手段とを備えたことを特徴とする請求項３記載
の液晶表示装置。
【請求項５】前記分周手段は、前記信号制御回路から
取り出した入力信号を該信号制御回路中での前記クロッ
ク信号の遅延時間と等しくなるように遅延せしめる遅延
回路と、該遅延回路により遅延された前記入力信号を計
数するカウンタとを備えたことを特徴とする請求項４記
載の液晶表示装置。