KR100292315B1 - 지연제어회로 - Google Patents

Abstract

본 발명에 따르면, 전원 전압, 온도 변동 등의 외적 요인의 영향에 의해 지연량이 변동하지 않는 지연 제어 회로를 얻을 수 있다.

D 플립플롭(1)에 있어서, 출력 회로(3)로부터의 신호에 따라 기준 클럭을 래치하고, 래치된 신호와 출력 회로(3)로부터의 신호에 의해 생성된 신호로부터 펄스를 발생시켜, 그 펄스를 업다운 카운터(9)로 카운트하고, 이 카운트 결과에 근거하여 D/A 변환 회로(10)에서 지연 제어 신호를 생성한다. 이 지연 제어 신호에 의해, 지연 회로(14)의 입력 데이터 신호 지연량의 증감 제어를 점차 실행한다. 이 구성에 의해, 기준 클럭 신호의 변화점과 출력 신호의 변화점이 동일 타이밍으로 되도록 제어가 실행된다.

Description

지연 제어 회로{DELAY CONTROL CIRCUIT}

본 발명은 지연 제어 회로에 관한 것으로, 더욱 상세히 설명하면, 입력 데이터 신호의 위상을 기준 클럭 신호에 동기시켜 출력하는 지연 제어 회로에 관한 것이다.

도 15는 텔레비젼 화면에 채널 표시 등의 표시를 텔레비젼 화면과 동시에 표시하는 표시 시스템을 도시한 도면이다. 도 15에 있어서, 참조부호 (104)는 텔레비젼 신호가 입력되는 TV 신호 입력 단자, 참조부호 (200)은 텔레비젼 신호를 화상 신호로 변환하는 TV 튜너, 참조부호 (102)는 텔레비젼 화면에 중첩되는 채널 번호 등의 데이터 신호가 입력되는 데이터 신호 입력 단자, 참조부호 (100)은 입력 단자(102)에 입력된 데이터 신호를 화상 처리하는 지연 제어 회로, 참조부호 (101)은 지연 제어 회로(100)에 공급되는 기준 클럭이 입력되는 기준 클럭 입력 단자, 참조부호 (400)은 브라운관, 플라즈마 디스플레이 및 액정 패널(TFT) 등의 디스플레이 화면, 참조부호 (300)은 TV 튜너(200)로부터의 텔레비젼 화상 신호를 디스플레이 화면(400)에 표시시키기 위해 각 주사선을 1라인만큼 축적하는 라인 메모리, 참조부호 (401)은 디스플레이 화면(400)의 일부에 표시되는 채널 등의 데이터 신호를 표시하는 표시 화면이다.

도 15에 있어서, TV 신호 입력 단자(104)에 입력된 텔레비젼 신호는 TV 튜너(200)에 의해 화상 처리되어, 각 주사선 1라인마다 라인 메모리(300)에 송출된다. 한편, 데이터 신호 입력 단자(102)에 입력된 데이터 신호는 지연 제어 회로(100)에서 화상 처리되어, 각 주사선 1라인마다 라인 메모리(300)에 송출된다. TV 튜너(200)로부터의 출력 TV 신호 및 지연 제어 회로(100)로부터의 출력 데이터 신호는 라인 메모리(300)에서 합성되어, 디스플레이 화면(400)에 표시되고, 데이터 신호는 디스플레이 화면(400)의 소정 위치에 표시된다.

기준 클럭 신호는 기준 클럭 입력 단자(101)로부터 TV 튜너(200) 및 지연 제어 회로(100)에 공급되고, TV 튜너(200) 및 지연 제어 회로(100)는 이와 동일한 기준 클럭 신호에 의해 각각 화상 처리되어, 각각의 출력 신호는 라인 메모리(300)에 출력되고, 중첩되어 디스플레이 화면(400)에 표시된다. 따라서, 만일 TV 튜너(200)로부터의 출력 신호와 지연 제어 회로(100)로부터의 출력 신호가 동기하지 않는 경우에는, 라인 메모리(300)상에서 텔레비젼 화상 신호와 지연 제어 회로(100)로부터의 데이터 신호에 위치 어긋남이 발생하여, 디스플레이 화면(400)상에서 소정 위치에 표시되지 않게 된다. 따라서, 데이터 신호 입력 단자(102)로부터 입력되는 데이터 신호를 기준 클럭에 정확히 동기시키는 지연 제어 회로(100)가 필요하였다.

이러한 지연 제어 회로로는, 예를 들면, 도 16에 도시하는 바와 같은 지연 회로를 이용한 회로가 알려져 있다. 도 16은, 기준 클럭 입력 신호에 대한 입력 데이터 신호의 지연량을 제어하기 위한, 종래의 지연 제어 회로의 구성을 나타내는 블럭도이다. 도 17은 도 16 중의 지연 회로(2)의 일례를 도시한 도면이다. 도 18은 도 16 중의 출력 회로(3)의 일례를 도시한 도면이다. 또한, 도 19는 도 16에 도시하는 지연 제어 회로의 동작을 나타내는 타이밍차트이다.

도 16에 있어서, 참조부호(1)는 D 타입의 플립플롭이다. 그 단자 T에는, 기준 클럭 입력 단자(101)를 거쳐 기준 클럭 신호(도 19의 (a) 참조)가 입력되고, 그 D 단자에는 데이터 신호 입력 단자(102)를 거쳐 중첩 신호 등의 데이터 신호(도 19의 (b) 참조)가 입력된다. 참조부호(2)는 지연 회로로서, D 플립플롭(1)으로부터의 데이터 신호를 소정 시간 지연시켜 출력하는 회로이다. 참조부호(3)는 지연 회로(2)로부터의 데이터 신호를 소정의 시간만큼 지연시킴으로써 기준 클럭 신호에 동기시켜 데이터 신호를 출력하는 출력 회로이다.

도 17의 지연 회로(2)는, 입력 단자(203), 복수의 인버터 회로(4a∼4d) 및 출력 단자(204)로 구성되며, D 플립플롭(1)으로부터 출력된 데이터 신호에 대하여, 이들의 인버터 회로 각각의 지연 시간의 총합에 상당하는 시간만큼 지연시키는 것이다. 도 18의 출력 회로(3)는, 입력 단자(204), 인버터 회로(4e∼4h), 출력 단자(103)로 구성되며, 이들의 인버터 회로 각각의 지연 시간의 총합에 상당하는 시간 만큼 지연시키는 것이다. 또, 이 출력 회로(3)는 지연시키는 기능 뿐만 아니라, 외부 회로와의 버퍼 기능도 갖는다.

다음에, 도 16에 도시하는 종래의 지연 제어 회로의 동작을 도 19를 이용하여 설명한다. 도 19의 (b)에 도시하는 바와 같이 외부로부터 입력되는 중첩 신호 등의 입력 데이터 신호의 상승 및 하강은, 도 19의 (a)에 도시하는 기준 클럭 신호의 하강 시점에서 래치되며, 도 19의 (c)에 도시하는 바와 같이 기준 클럭 신호에 동기된다. 이 D 플립플롭(1)으로부터 출력된 데이터 신호는, 지연 회로(2)에 있어서, 도 19의 (d)에 도시하는 바와 같이 소정의 지연 Δt1이 인가되고, 또한 출력 회로(3)에서도 도 19의 (e)에 도시하는 지연 Δt2가 인가된다. 이 지연 Δt1 및 Δt2의 합(Δt1+Δt2)을 기준 클럭 신호의 주기 T에 일치시키도록 조정함으로써, 즉 Δt1+Δt2=T로 함으로써, 출력 회로(3)로부터의 출력 데이터 신호가 기준 클럭 신호의 하강에 동기하도록 할 수 있다.

이와 같이, 종래의 지연 제어 회로에서는, 그 회로에 있어서의 지연량의 합계(Δt1+Δt2)가 기준 클럭 신호의 주기 T와 동일하게 되도록, 미리 지연 회로(2)의 인버터 회로(4a∼4d)의 단수 및 출력 회로(3)의 인버터 회로(4e∼4h)의 단수를 정해 놓는다. 이와 같이, 인버터 회로를 복수단 종속 접속함으로써, 입력 데이터 신호가 소정의 지연 시간(인버터에 의해 결정되는 고유의 지연 시간) 지연되어, 기준 클럭 신호의 변화점에서 그 기준 클럭 신호에 동기하여 출력되고 있었다.

그러나, 상기 종래의 지연 제어 회로에서는, 그 지연량이, 미리 설정된 복수의 인버터 회로의 단수에 의존하게 되어, 지연 제어 회로에 공급되는 전원 전압의 변동이나 주위 온도의 변화 등이 있는 경우, 이들 외적 요인의 영향을 받아 지연량이 변동한다고 하는 문제가 있었다. 즉, 전원 전압의 변동이나 주위 온도의 변화 등이 있으면, 지연 제어 회로에서의 지연량이 기준 클럭 신호의 주기로부터 벗어나, 출력 데이터 신호의 출력 타이밍이 기준 클럭 신호의 하강 신호에 동기하지 않는다고 하는 문제가 발생한다.

즉, 전원 전압이 낮은 경우, 주위 온도가 높은 경우, 이들의 요인이 지연 회로(2), 출력 회로(3)내의 복수의 인버터 회로 각각의 지연량을 크게 하는 방향으로 작용하여 지연 제어 회로 전체의 지연량이 증대한다. 도 20은 전원 전압이 저하하거나 또는 주위 온도가 높아진 경우의, 도 16의 지연 제어 회로에 있어서의 각 신호의 타이밍차트를 도시한 것이다. 도 20의 (b)에 도시하는 바와 같이 외부로부터의 중첩 신호 등의 입력 데이터 신호의 상승 및 하강은, 도 20의 (a)에 도시하는 기준 클럭 신호의 하강 시점에서 래치되고, 도 20의 (c)에 도시하는 바와 같이 기준 클럭 신호에 동기된다. 이 D 플립플롭(1)으로부터의 출력 신호는, 지연 회로(2)에 있어서 지연되지만, 전원 전압이 저하하거나 또는 주위 온도가 높아진 경우, 도 20의 (d)에 도시하는 바와 같이 소정의 지연 Δt1보다 큰 지연 Δt1a가 발생하고, 또한 출력 회로(3)에서도 도 20의 (e)에 도시하는 바와 같이 소정의 지연 Δt2보다 큰 지연 Δt2a가 발생한다. 이때문에 지연 회로(2) 및 출력 회로(3)에 있어서, 미리 정해진 지연 시간(Δt1+Δt2)이 (Δt1a+Δt2a)로 변화하기 때문에 Δt1a+Δt2a〉T로 되어, 도 20의 (e)에 도시하는 바와 같이 출력 회로(3)로부터의 출력 데이터 신호는 기준 클럭 신호의 하강에 동기하지 않게 된다. 이 때문에, 입력 데이터 신호가 텔레비젼 화면상에서 소정의 위치에 표시되지 않게 되는 문제점이 있었다. 또한, 이러한 경우에는, 중첩 화면에 지터(jitter)가 발생하여, 중첩 화면이 불안정하게 되는 문제점도 있었다.

본 발명은 상술한 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 기준 클럭 신호의 변동이나, 전원 전압이나 주위 온도의 변동의 영향에 의한 지연량의 변화를 경감하여, 기준 클럭 입력 신호의 변화점에서 출력 데이터 신호를 동기하여 출력시키는 지연 제어 회로를 제공하는 것이다.

도 1은 본 발명의 일실시예의 지연 제어 회로의 구성을 나타내는 블럭도,

도 2는 실시예 1의 지연 제어 회로의 상세한 구성을 나타내는 블럭도,

도 3은 실시예 1에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트,

도 4는 실시예 1에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트,

도 5는 실시예 1에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트,

도 6은 실시예 1에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트,

도 7은 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연량 제어 회로(5)의 입출력 신호의 동작 파형을 나타내는 타이밍차트,

도 8은 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연량 제어 회로(5)의 입출력 신호의 동작 파형을 나타내는 타이밍차트,

도 9는 본 발명의 실시예 2의 지연 제어 회로(100)의 구성을 나타내는 블럭도,

도 10은 실시예 2의 지연 제어 회로의 상세한 구성을 나타내는 블럭도,

도 11은 실시예 2에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트,

도 12는 실시예 2에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트,

도 13은 실시예 2에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트,

도 14는 실시예 2에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트,

도 15는 텔레비젼 화면에 채널 표시 등의 표시를 텔레비젼 화면과 동시에 표시하는 표시 시스템을 도시한 도면,

도 16은 종래의 지연 제어 회로의 구성을 나타내는 블럭도,

도 17은 종래의 지연 회로의 구성을 도시한 도면,

도 18은 종래의 출력 회로의 구성을 도시한 도면,

도 19는 종래의 지연 제어 회로의 동작을 나타내는 타이밍차트,

도 20은 종래의 지연 제어 회로의 동작을 나타내는 타이밍차트.

도면의 주요부분에 대한 부호의 설명

1, 6 : D 플립플롭 2 : 지연 회로

3 : 출력 회로 5 : 지연량 제어 회로

7 : 펄스 발생 회로 8a, 8b : NAND 게이트

9 : 업다운 카운터 10 : D/A 변환 회로

13 : 콘덴서 14 : 지연 회로

30 : 입력 회로 31 : 래치 회로(D 플립플롭)

40 : 위상 동기 루프 회로(PLL 회로) 100 : 지연 제어 회로

본 발명의 청구항 1의 지연 제어 회로는, 외부로부터 입력된 입력 데이터 신호를 기준 신호에 동기시켜 출력하는 지연 제어 회로에 있어서, 기준 신호의 변화점에서 입력 데이터 신호를 유지하는 제 1 유지 수단과, 제 1 유지 수단으로부터의 출력 신호와 기준 신호와 출력 수단의 출력으로부터 피드백된 출력 데이터 신호에 의해, 제 1 유지 수단으로부터의 입력 데이터 신호를 지연시키는 지연량 제어 회로와, 지연량 제어 회로로부터의 출력을 지연시켜 기준 신호에 타이밍을 일치시키는 상기 출력 수단을 구비하도록 구성한 것이다.

상기 지연량 제어 회로는, 기준 신호와 출력 수단으로부터의 출력 데이터 신호에 근거하여 지연 제어 신호를 발생시키기 위한 지연 제어 신호 발생 수단과, 지연 제어 신호 발생 수단으로부터의 지연 제어 신호에 근거하여, 제 1 유지 수단에서 유지된 입력 데이터 신호를 지연시키는 지연 수단을 구비하도록 구성된다.

본 발명의 청구항 2의 지연 제어 회로에 있어서의 지연 제어 신호 발생 수단은, 출력 수단으로부터의 출력 데이터 신호에 의해 기준 신호를 유지하는 제 2 유지 수단과, 출력 수단으로부터의 출력 데이터 신호에 근거하여 펄스를 발생시키는 펄스 발생 수단과, 펄스와 제 2 유지 수단으로부터의 비반전 출력 신호와의 NAND 연산을 하는 제 1 연산 수단과, 펄스와 상기 제 2 유지 수단으로부터의 반전 출력 신호와의 NAND 연산을 하는 제 2 연산 수단과, 제 1 연산 수단으로부터의 출력 신호 및 제 2 연산 수단으로부터의 출력 신호를 카운트하는 카운터 수단과, 카운터 수단에 의해 얻어진 카운트 결과를 직류 전기 신호로 변환하는 변환 수단을 구비하도록 구성된다.

본 발명의 청구항 3의 지연 제어 회로에 있어서의 지연 수단은, 지연 제어 신호의 전기적 레벨에 따라 동작 저항이 변화하는 제 1 능동 소자로 이루어지는 수단과, 제 1 유지 수단으로부터의 비반전 출력 신호에 근거하여 스위칭 동작을 하는 제 2 능동 소자로 이루어지는 수단과, 제 2 능동 소자의 출력 단자에 결합되어 충방전 동작을 하는 정전 용량 수단과, 정전 용량 수단에 충전된 전압에 근거하여 온오프 동작을 하는 제 3 능동 소자를 구비하도록 구성된다.

발명의 실시예

(실시예 1)

이하, 첨부 도면을 참조하여, 본 발명의 실시예 1의 지연 제어 회로에 대하여 상세히 설명한다. 도 1은 본 발명의 실시예 1의 지연 제어 회로(100)의 구성을 나타내는 블럭도이다. 도 2는, 본 실시예 1의 지연 제어 회로(100)중의 지연량 제어 회로(5)의 상세 구성을 나타내는 블럭도이다. 도 3은 도 1에 도시한 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트이다. 도 4는 도 2에 도시한 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트이다.

도 1에 있어서, 참조부호(1)는 D 플립플롭이다. 그 단자 T에는, 기준 클럭 입력 단자(101)를 거쳐 기준 클럭 신호(도 3의 (a) 참조)가 입력되고, 그 D 단자에는 데이터 신호 입력 단자(102)를 거쳐 데이터 신호(도 3의 (b) 참조)가 입력된다. D 플립플롭(1)의 Q 단자로부터 기준 클럭 신호에 따라 래치된 데이터 신호(도 3의 (c) 참조)가 단자(203)로 출력된다. 지연량 제어 회로(5)에는, 단자(203)를 거쳐 D 플립플롭(1)으로부터 기준 클럭 신호에 따라 래치된 데이터 신호가 입력되고, 단자(101)를 거쳐 기준 클럭 신호가 입력되며, 단자(202)를 거쳐 출력 회로(3)의 출력 데이터 신호가 입력된다. 지연량 제어 회로(5)는, 전원 전압 변화 또는 주위 온도 변화에 관계없이, D 플립플롭(1)으로부터 입력된 데이터 신호의 지연 시간을 조정하여, 단자(103)로부터의 출력 데이터 신호를 기준 클럭 신호에 동기시키는 기능을 한다. 지연량 제어 회로(5)로부터의 출력 신호는 단자(204)를 거쳐 출력 회로(3)에 입력되고, 출력 회로(3)에서 소정의 시간만큼 지연되어, 단자(103)를 거쳐 도 15에 도시되는 라인 메모리에 출력된다.

출력 회로(3)는 도 18에 나타낸 회로와 동일하다. 지연량 제어 회로(5)에서 소정의 시간만큼 지연된 데이터 신호는 입력 단자(204)를 거쳐 출력 회로(3)에 입력되고, 여러 개의 인버터 회로(4e∼4h)를 거쳐 지연되어, 단자(103)에 출력된다. 출력 회로(3)는 이들 인버터 회로 각각의 지연 시간의 총합에 상당하는 시간만큼 지연시킴과 동시에, 외부 회로와의 버퍼 기능도 갖는다. 또, 이 출력 회로(3)로부터의 출력 데이터 신호는 지연 제어 회로(100)의 출력 단자(103)에 출력됨과 동시에, 단자(202)를 거쳐 지연량 제어 회로(5)에도 피드백되어, 후술하는 펄스 발생 회로에 있어서 펄스를 발생시키기 위한 신호 및 기준 클럭 신호를 래치하기 위한 신호로서 이용된다.

[기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우]

다음에, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의, 도 1의 지연 제어 회로의 동작에 대하여 설명한다. 데이터 신호 입력 단자(102)를 거쳐 입력된 데이터 신호는 기준 클럭 입력 단자(101)로부터 입력된 기준 클럭 신호에 따라 래치되어, 도 3의 (c)에 도시하는 바와 같은 신호가 단자(203)에 얻어진다. 지연량 제어 회로(5)중에서 생성된 지연 제어 신호(211)(상세한 것은 후술하기로 함)에 의하여, 데이터 신호는 Δtc1만큼 지연되어 단자(204)에 출력된다. 이 단자(204)의 데이터 신호는 출력 회로(3)에 있어서, Δt12만큼 지연되어 지연 제어 회로(100)의 출력 단자(103)에 출력된다. 이 Δtc1과 Δt12를 가산한 시간을 기준 클럭 신호의 주기 T의 정수배가 되도록 조정하면, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다. 이 지연 제어 회로(100)의 출력 단자(103)로부터 출력된 데이터 신호는 도 15에 도시되는 라인 메모리에 출력되고, 텔레비젼 신호와 중첩되어 표시 장치에 표시된다. 여기서, Δt12는 출력 회로(3)에서 지연되는 지연 시간이며, 그 지연 시간은 조정할 수 없다. Δtc1은 지연량 제어 회로(5)에서 지연되는 지연 시간이며, 본 발명의 특징을 이루는 부분이다.

다음, 본 실시예 1의 지연 제어 회로(100)중의 지연량 제어 회로(5)의 동작에 대하여, 상세히 설명한다. 도 2의 지연량 제어 회로(5)에 있어서, 참조부호(101)는, 도 3의 (a)에 나타내는 기준 클럭 신호가 입력되는 입력 단자, 참조부호(202)는, 출력 회로(3)로부터의 출력 데이터 신호(도 3의 (e) 참조)가 입력되는 입력 단자, 참조부호(203)는 D 플립플롭(1)으로부터 출력된 데이터 신호가 입력되는 단자이다. 참조부호(204)는 지연량 제어 회로(5)로부터 데이터 신호가 출력되는 출력 단자이다. 참조부호(6)는 D 플립플롭으로서, 그 D 단자에는 단자(101)를 거쳐 기준 클럭 신호가 입력되며, 그 T 단자에는 단자(202)를 거쳐 출력 회로(3)의 출력 데이터 신호가 입력된다. D 플립플롭(6)은 그 T 단자에 입력된, 기준 클럭 신호의 하강 변화점에서, 이하에 설명하는 바와 같이, 단자(102)로부터 입력되는 데이터 신호를 래치한다.

도 4는 지연량 제어 회로(5)의 지연 제어 신호 발생 수단(20)에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연 제어 신호를 발생하는 타이밍차트를 도시한 도면이다. 도 4에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우, D 플립플롭(6)은, Q 출력으로서 도 4의 (c)에 도시하는 바와 같이 논리 「L」로부터 논리 「H」로 변화하는 신호를 출력한다. 이 때, 펄스 발생 회로(7)는, 입력 단자(101)를 거쳐 상기한 출력 데이터 신호를 수신하여, 도 4의 (e)에 도시하는 바와 같은 소정의 펄스폭을 갖는 원샷 펄스를 출력한다.

이 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 비반전 단자 Q로부터 출력된 도 4의 (c)의 신호와 NAND 게이트(8a)에서 NAND 연산되어, 도 4의 (f)와 같은 펄스가 단자(208)에 출력된다. 한편, 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 반전 단자(는 Q의 반전을 나타냄)로부터 출력된 도 4의 (d)의 신호와 NAND 게이트(8b)에서 NAND 연산되어, 도 4의 (g)와 같은 논리 「H」의 신호가 단자(209)에 출력된다.

NAND 게이트(8a)로부터의 펄스는 업다운 카운터(9)의 업(UP) 단자에 입력되어, 업다운 카운터(9)의 카운터를 카운트 업한다. 한편, NAND 게이트(8b)로부터의 논리 「H」신호는 업다운 카운터(9)의 다운(DOWN) 단자에 입력되는데, 업다운 카운터(9)의 카운터는 카운트 다운되지 않는다.

이와 같이 카운트 업 동작을 한 업다운 카운터(9)의 출력은, 디지탈/아날로그 변환 회로(이하, D/A 변환 회로라 함)(10)에 입력되어, 도 4의 (h)의 A로 도시하는 바와 같이 그 출력 전위를 상승시킨다. 이 전위 상승에 따라, 다음 단의 지연 회로(14)(그 동작에 대해서는 후술하기로 함)는 지연량을 크게 하도록 작동한다. 구체적으로는, 도 3의 (d)에 도시하는 바와 같이 지연량 제어 회로(5)의 지연 시간 Δt1이, D/A 변환 회로(10)의 출력 전위 상승후, 지연 시간 Δtc1로 나타내는 바와 같이 증대된다. 이에 따라, Δtc1+Δt12=T로 되도록 조정이 이루어져, 지연량 제어 회로(5)에 있어서의 전체의 지연량이 증대된다. 이에 따라, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다.

또, 상기한 업다운 카운터(9)가, 예를 들면, 8 비트 구성의 카운터인 경우에는, 카운트값으로서 0∼255까지의 값을 취할 수 있기 때문에, 현재 유지하는 카운트값이 그 중심값 128일 때에, D/A 변환 회로(10)가 2.5V의 직류 전위를 출력한다고 가정하면, 상기한 카운트 업 동작에 의해 카운트값이 중심값 128보다 커지고, D/A 변환 회로(10)의 출력 전압값은 도 4의 (h)에 도시하는 바와 같이 2.5V보다 소정 전압만큼 상승한다.

다음에, 도 2에 나타내는 지연 회로(14)의 구성에 대하여 상세히 설명한다. 도 2에 있어서, 참조부호(11a)는 P 채널 트랜지스터로서, 그 소스 전극은 전원에 접속되고, 그 게이트 전극은 상기한 D/A 변환 회로(10)의 출력 단자(211)에 접속된다. 참조부호(12a)는 N 채널 트랜지스터로서, 그 드레인 전극은 단자(212)를 거쳐 트랜지스터(11a)의 소스 전극에 접속되고, 그 게이트 전극과 드레인 전극은 접속되어 있다. 참조부호(11b)는 P 채널 트랜지스터로서, 그 소스 전극은 전원에 접속되고, 그 게이트 전극은 상기한 지연 제어 신호 발생 수단(20)중의 D/A 변환 회로(10)의 출력 단자(211)에 접속된다. 참조부호(12b)는 N 채널 트랜지스터로서, 게이트 전극은 N 채널 트랜지스터(12a)의 드레인 전극에 접속되고, 소스 전극은 접지되어 있다.

참조부호(11c)는 P 채널 트랜지스터로서, 그 소스 전극은 P 채널 트랜지스터(11b)의 드레인 전극에 접속되고, 그 게이트 전극은 입력 단자(203)에 접속된다. 참조부호(12c)는 N 채널 트랜지스터로서, 그 드레인 전극은 P 채널 트랜지스터(11c)의 드레인 전극에 접속되고, 그 게이트 전극은 입력 단자(203)에 접속된다. P 채널 트랜지스터(11d)는 그 소스 전극이 전원에 접속되고, 그 드레인 전극이 출력 단자(204)에 접속된다. N 채널 트랜지스터(12d)는 그 드레인 전극이 P 채널 트랜지스터(11d)의 드레인 전극에 접속됨과 동시에 출력 단자(204)에도 접속된다. P 채널 트랜지스터(11c) 및 N 채널 트랜지스터(12c)의 각 드레인 전극은 단자(213)를 거쳐 콘덴서(13) 및 P 채널 트랜지스터(11d)의 게이트 전극 및 N 채널 트랜지스터(12d)의 게이트 전극에 접속된다.

다음에, 지연 회로(14)의 동작에 대하여 설명한다. 도 2에 도시하는 바와 같이 지연 회로(14)의 입력 단자(203)에는, 도 1에 도시되는 D 플립플롭(1)으로부터의 Q 출력이 입력되고, 지연 회로(14)에서 지연된 신호는 출력 단자(204)로부터 출력된다. 한편, D/A 변환 회로(10)로부터의 출력 전위(직류 레벨)는, 지연 회로(14)의 제어 신호로서, 지연 회로(14)내의 P 채널 트랜지스터(11a, 11b)의 게이트 전극에 공급된다.

여기서, 업다운 카운터(9)에서 카운트 업 동작이 행해져, 도 4의 (h)와 같이 D/A 변환 회로(10)의 출력 전위가 높아진 경우를 상정하면, 지연 회로(14)내의 P 채널 트랜지스터(11a, 11b)의 게이트 전압이 상승하기 때문에, 그 구동 능력이 저하하여, 이들 P 채널 트랜지스터(11a, 11b)의 온 저항이 높아진다. 그 결과, P 채널 트랜지스터(11a)를 흐르는 전류가 작아져, P 채널 트랜지스터(11a)의 드레인 전극과 N 채널 트랜지스터(12a)의 드레인 전극과의 접속점(212)의 전위가 낮아진다.

이 접속점(212)의 전위 강하에 의해, N 채널 트랜지스터(12b)의 온 저항이 높아진다. 또한, 상술한 바와 같이 트랜지스터(11b)의 온 저항도 높기 때문에, P 채널 트랜지스터(11c)와 N 채널 트랜지스터(12c)를 흐르는 전류가 작아진다. 따라서, P 채널 트랜지스터(11c)와 N 채널 트랜지스터(12c)를 온/오프시킴으로써, 후술하는, 도 7에 도시하는 바와 같이 콘덴서(13)에 흐르는 충방전 전류가 작아져서 콘덴서(13)를 충방전하는 시간이 길어진다. 이 때문에, 입력 단자(203)로부터 입력된 데이터 신호가, P 채널 트랜지스터(11d)와 N 채널 트랜지스터(12d)로 전파되는 속도가 지연되어, 결과적으로, 지연 회로(14)에서의 신호 전파의 지연량이 커진다.

도 7은, D/A 변환 회로(10)의 지연 출력 신호 전압, 즉 P 채널 트랜지스터(11a, 11b)의 게이트 전압이 높은 경우의, 지연 회로(14)의 입출력 신호의 동작 파형을 나타내는 타이밍차트이다. 이 경우, 상술한 바와 같이, 콘덴서(13)로의 충방전 시간이 길기 때문에, 도 7의 (a)에 도시하는 입력 신호는, 도 2의 접속점(213)에 있어서 그 상승 및 하강이 서서히 변화하는 파형으로 된다. 그 모양을 나타낸 것이 도 7의 (b)이다. 이 서서히 변화하는 파형이 P 채널 트랜지스터(11d), N 채널 트랜지스터(12d)의 게이트 전극에 가해지면, 도 7의 (c)에 도시하는 바와 같이 큰 지연 시간 Δtc1을 갖는 출력 신호를 얻을 수 있다.

[기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우]

다음에, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의, 도 1의 지연 제어 회로의 동작에 대하여 설명한다. 도 5는, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우, 도 1에 나타내는 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트이다. 도 6은, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트이다.

도 5는 도 3과 비교하여, 도 6의 (h)에 나타내는 지연 제어 신호의 전압 파형이 전압 레벨이 낮은 방향으로 변화하는 점이 다르다. 이 때에는, 지연량 제어 회로(5)중에서 생성된 지연 제어 신호(211)(상세한 것은 후술하기로 함)에 의해, 데이터 신호는 Δtc2만큼 지연되어 단자(204)에 출력된다. 이 단자(204)의 데이터 신호는 출력 회로(3)에 있어서, Δt22만큼 지연되어, 지연 제어 회로(100)의 출력 단자(103)에 출력된다. 이 Δtc2와 Δt22를 가산한 시간을 기준 클럭 신호의 주기 T의 정수배가 되도록 조정하면, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다. 이 지연 제어 회로(100)의 출력 단자(103)로부터 출력된 데이터 신호는 도 15에 도시되는 라인 메모리에 출력되고, 텔레비젼 신호와 중첩되어 표시 장치에 표시된다. 여기서, Δt22는 출력 회로(3)에서 지연되는 지연 시간이며, 그 지연 시간은 조정할 수 없다. Δtc2는 지연량 제어 회로(5)에서 지연되는 지연 시간으로서, 본 발명의 특징을 이루는 부분이다.

도 6은 지연량 제어 회로(5)의 지연 제어 신호 발생 수단(20)에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연 제어 신호를 발생하는 타이밍차트를 도시한 도면이다. 도 6에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우, D 플립플롭(6)은, Q 출력으로서, 도 6의 (c)에 도시하는 바와 같이 논리 「H」로부터 논리 「L」로 변화하는 신호를 출력한다. 이 때, 펄스 발생 회로(7)는, 입력 단자(101)를 거쳐 상기한 출력 데이터 신호를 수신하여, 도 6의 (e)에 도시하는 바와 같은 소정의 펄스폭을 갖는 원샷 펄스를 출력한다.

이 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 비반전 단자 Q에서 출력된 도 6의 (c)의 신호와 NAND 게이트(8a)에서 NAND 연산되어, 도 6의 (f)와 같은 논리 「H」의 신호가 단자(208)에 출력된다. 한편, 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 반전 단자(는 Q의 반전을 나타냄)로부터 출력된 도 6의 (d)의 신호와 NAND 게이트(8b)에서 NAND 연산되어, 도 6의 (g)와 같은 펄스가 단자(209)에 출력된다.

NAND 게이트(8a)로부터의 논리 「H」는 업다운 카운터(9)의 업(UP) 단자에 입력되지만, 업다운 카운터(9)의 카운터는 카운트 업되지 않는다. 한편, NAND 게이트(8b)로부터의 펄스는 업다운 카운터(9)의 다운(DOWN) 단자에 입력되어, 업다운 카운터(9)의 카운터를 카운트 다운한다.

이와 같이 카운트 다운 동작을 한 업다운 카운터(9)의 출력은, D/A 변환 회로(10)에 입력되어, 도 6의 (h)의 B로 도시하는 바와 같이 그 출력 전위를 하강시킨다. 이 전위 하강에 따라, 다음 단의 지연 회로(14)(그 동작에 대해서는 후술하기로 함)는 지연량을 작게 하도록 작동한다. 구체적으로는, 도 5의 (d)에 도시하는 바와 같이 지연량 제어 회로(5)의 지연 시간 Δt1이, D/A 변환 회로(10)의 출력 전위 하강후, 지연 시간 Δtc2로 나타내는 바와 같이 감소하여, Δtc2+Δt22=T로 되도록 조정이 이루어져, 지연량 제어 회로(5)에 있어서의 전체의 지연량이 감소한다. 이에 따라, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다.

또, 상기한 업다운 카운터(9)가, 예를 들면, 8 비트 구성의 카운터인 경우에는, 카운트값으로서 0∼255까지의 값을 취할 수 있기 때문에, 현재 유지되는 카운트값이 그 중심값 128일 때, D/A 변환 회로(10)가 2.5V의 직류 전위를 출력한다고 가정하면, 상기한 카운트 다운 동작에 의해 카운트값이 중심값 128보다 작아져서, D/A 변환 회로(10)의 출력 전압값은 2.5V보다 소정 전압만큼 하강한다.

다음에, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연 회로(14)의 동작에 대하여 상세히 설명한다. 도 2에 도시하는 바와 같이 지연 회로(14)의 입력 단자(203)에는, 도 1에 도시된 D 플립플롭(1)으로부터의 Q 출력이 입력되고, 지연 회로(14)에서 지연된 신호는 출력 단자(204)로부터 출력된다. 한편, 지연 제어 신호 발생 수단(20)중의 D/A 변환 회로(10)로부터의 출력 전위(직류 레벨)는, 지연 회로(14)의 제어 신호로서, 지연 회로(14)내의 P 채널 트랜지스터(11a, 11b)의 게이트 전극에 공급된다.

여기서, 업다운 카운터(9)에서 카운트 다운 동작이 행해져, D/A 변환 회로(10)의 출력 전위가 낮아진 경우를 상정하면, 지연 회로(14)내의 P 채널 트랜지스터(11a, 11b)의 게이트 전압이 하강하기 때문에, 그 구동 능력이 상승하여, 이들 P 채널 트랜지스터(11a, 11b)의 온 저항이 낮아진다. 그 결과, P 채널 트랜지스터(11a)를 흐르는 전류가 커져서, P 채널 트랜지스터(11a) 드레인 전극과 N 채널 트랜지스터(12a)의 드레인 전극과의 접속점(212)의 전위가 높아진다.

이 접속점(212)의 전위 상승에 의해, N 채널 트랜지스터(12b)의 온 저항이 낮아진다. 또한, 상술한 바와 같이 트랜지스터(11b)의 온 저항도 낮기 때문에, P 채널 트랜지스터(11c)와 N 채널 트랜지스터(12c)를 흐르는 전류가 커진다. 따라서, P 채널 트랜지스터(11c)와 N 채널 트랜지스터(12c)를 온/오프시킴으로써, 콘덴서(13)에 흐르는 충방전 전류가 커져 콘덴서(13)를 충방전하는 시간이 줄어든다. 이 때문에, 입력 단자(203)로부터 입력된 데이터 신호가, P 채널 트랜지스터(11d)와 N 채널 트랜지스터(12d)로 전파되는 속도가 빨라지고, 결과적으로 지연 회로(14)에서의 신호 전파의 지연량이 작아진다.

도 8은, P 채널 트랜지스터(11a, 11b)의 게이트 전압이 낮은 경우의, 지연 회로(14)의 입출력 신호 파형을 나타내는 타이밍차트이다. 게이트 전압이 낮은 경우, 상술한 바와 같이 콘덴서(13)로의 충방전 시간이 줄어들기 때문에, 도 8의 (a)의 입력 신호는, 도 2의 접속점(213)에 있어서, 도 8의 (b)에 도시하는 바와 같이 그 상승 및 하강이 빠르게 변화하는 파형으로 된다. 그리고, 도 8의 (b)에 나타내는 파형이 P 채널 트랜지스터(11d), N 채널 트랜지스터(12d)를 통과함으로써, 도 8의 (c)에 도시하는 바와 같이 작은 지연 시간 Δtc2를 갖는 출력 신호로 된다.

이와 같이, 지연 회로(14)에서는, D/A 변환 회로(10)로부터의 출력 전위가 높을 때에는 지연 회로의 지연 시간이 커지고, 반대로 출력 전위가 낮을 때에는 지연 시간이 작아진다. 즉, D/A 변환 회로(10)의 출력 전압은 지연 회로(14)에 있어서의 지연량을 제어하는 제어 신호로서 기능한다.

이상 설명한 바와 같이, 이 실시예 1에 따르면, 기준 클럭 신호에 따라 래치한 신호를 입력 신호로 하고, 이 기준 클럭 신호와 출력 회로로부터의 신호에 근거하여 발생시킨 직류 레벨 신호로 지연 회로의 지연량의 증감 제어를 점차 실행함으로써, 전원 전압의 변동이나 외부 환경의 변화가 있더라도, 최종적으로 기준 클럭 신호의 변화점과 출력 데이터 신호의 변화점이 동일 타이밍으로 되도록 제어할 수 있다.

특히, 본 실시예 1의 지연 제어 회로를, 플라즈마 디스플레이(PDP)나 박막 트랜지스터(TFT)를 사용한 액정 패널 등의 플랫 패널의 표시 제어부에 사용한 경우, 표시해야 할 화상 신호를 라인 메모리에 취입하는 타이밍을, 플랫 패널의 시스템 클럭 신호에 동기시키는 것이 용이하게 되어, 표시 제어부의 내부 회로에서의 지연에 의해 라인 메모리로의 데이터 출력이 지연됨으로 인한 디스플레이상에서의 도트 어긋남을 방지할 수 있다.

(실시예 2)

이하, 첨부 도면을 참조하여, 본 발명의 실시예 2에 대하여 상세히 설명한다. 도 9는, 본 발명의 실시예 2의 지연 제어 회로의 구성을 나타내는 블럭도이다. 동일 도면에 있어서, 참조부호 (30)은 기준 클럭 신호가 입력되는 입력 회로, 참조부호 (5)는 입력된 신호에 대하여 지연 제어를 하는 지연량 제어 회로이다. 또, 이 지연량 제어 회로(5)는, 이하에 설명하는 바와 같이 상기 실시예 1의 지연량 제어 회로(5)와 구성이 일부 상이하다. 참조부호 (40)은 입력 회로(30)로부터의 출력과 지연 제어 회로(100)로부터의 출력의 위상 비교를 하는 위상 동기 루프 회로(Phase Locked Loop, 이하 PLL 회로라고 기재함), 참조부호 (31)은 데이터 신호 입력 단자(102)에 입력된 데이터 신호를 일시적으로 기억하는 래치 회로(실시예 2에 있어서는 D 플립플롭으로 구성됨), 참조부호(3)는 래치 회로(31)에 기억된 데이터 신호를 출력하기 위한 출력 회로이다.

도 9에 도시한 지연량 제어 회로(5)에 있어서, 입력 단자(101)를 거쳐 입력 회로(30)에 기준 클럭 신호가 입력되고, 그 입력 회로(30)에서 지연된 출력 신호와 지연량 제어 회로(5)로부터의 출력 신호가, PLL(40)내의 위상 비교기(41)에 입력된다. 위상 비교기(41)는, 이들 2개의 신호의 위상을 비교하여, 입력 회로(30)의 출력 단자(105)와 지연량 제어 회로(5)의 출력 단자(106)의 위상을 일치시키도록 동작한다. 이 위상 비교기(41)에서의 검출 결과인 위상차는 차지 펌프 회로(42)에 입력된다. 입력 회로(30)로부터의 기준 클럭 신호의 위상이 지연량 제어 회로(5)로부터의 출력 신호의 위상보다 앞서 있으면, 차지 펌프 회로(42)중의 콘덴서를 충전하고, 지연되어 있으면 차지 펌프 회로(42)중의 콘덴서를 방전한다. 차지 펌프 회로(42)로부터의 출력은, 저역 통과 필터(LPF)(43)를 거쳐, 이 위상차에 비례한 전압으로서 전압 제어 발진 회로(Voltage Controlled Oscillator, 이하 간단히 VCO라고 기재함)(44)에 입력된다.

VCO 회로(44)는, 입력된 전압에 따라, 그 출력 주파수를 변화시킨다. 예를 들면, 상기한 기준 클럭 신호의 주파수가 지연량 제어 회로(5)로부터의 출력 신호의 주파수보다 높으면, 즉 저역 통과 필터(43)로부터의 전압이 높으면, VCO 회로(44)는 그 출력 신호의 주파수를 높게 하도록 동작하고, 또한 기준 클럭 신호의 주파수쪽이 낮으면, 즉, 저역 통과 필터(43)로부터의 전압이 낮으면, VCO 회로(44)의 출력 신호의 주파수를 낮게 하도록 동작한다.

다음에, 지연량 제어 회로(5)의 구성에 대하여 설명한다. 도 10은 실시예 2의 지연량 제어 회로(5)의 구성을 도시한 도면이다. 도 10에 있어서, NAND 게이트(8a)의 출력 단자는 업다운 카운터(9)의 입력 단자(209)에 접속되는 한편, NAND 게이트(8b)의 출력 단자는 업다운 카운터(9)의 입력 단자(208)에 접속된다. 실시예 2의 지연량 제어 회로(5)와 실시예 1의 지연량 제어 회로(5)와는 이 점에서만 상이하다. 따라서, 실시예 2의 지연량 제어 회로(5)의 구성의 상세한 설명은 생략한다.

본 실시예 2의 지연량 제어 회로(5)는, 단자(102)에 입력한 데이터 신호를 VCO(44)로부터의 출력 신호(202)에 따라 래치한다. 그 후 래치된 신호는 출력 회로(3)에서 지연되어, 최종적인 출력 데이터 신호가 단자(103)에 출력된다. 이 회로의 특징은, PLL(40)을 이용하여 그 PLL(40)의 출력을 지연량 제어 회로(5)에 공급함과 동시에 단자(102)로부터의 데이터 신호를 래치하는 래치 회로(31)에도 공급함으로써, 단자(103)에 있어서의 출력 데이터 신호의 타이밍을 기준 클럭 신호의 타이밍에 일치시키는 점이다. 여기서, 지연량 제어 회로(5)는, 상술한 바와 같이, 실시예 1에서 설명한 것과 접속이 일부 상이한 것 이외에는, 상기 실시예 1과 마찬가지의 지연 동작을 한다. 즉, 지연량 제어 회로(5)는, 지연량 제어 회로(5)의 D 단자에 입력하는 기준 클럭 신호(단자(101))를 지연 제어 회로(100)의 출력(단자(103) 또는 단자(202))에 의해 래치함으로써, 지연 제어 신호 발생 수단(20)에서 지연 제어 신호를 생성하고, 그 지연 제어 신호에 의해 IN 단자로부터 입력되는 VCO(44)로부터의 기준 클럭 신호를 지연시켜, 단자(106)를 거쳐 위상 비교기(41)에 공급한다. 이 지연량 제어 회로(5)로부터의 신호는 입력 회로(30)에서 Δt0만큼 지연된 지연 신호와 위상 비교기(41)에서 위상 비교되어, VCO(44)의 기준 클럭 신호의 주파수를 증감한다. 래치 회로(31)에서는 VCO(44)로부터의 기준 클럭 신호에 따라 데이터 신호 입력 단자(102)로부터 입력되는 데이터 신호를 래치하여, 출력 회로(3)에서 일정한 지연량을 인가한 후 단자(103)로부터 출력한다.

즉, 본 실시예 2에서는, PLL 회로(40)를 구성하는 VCO 회로(44)와 위상 비교기(41)와의 사이에, 도 2에 도시하는 지연량 제어 회로(5)와 마찬가지의 구성을 갖는 지연량 제어 회로(5)가 마련된다. 이에 따라, 지연량 제어 회로(5)로부터의 출력과 입력 회로(30)로부터의 출력과의 위상을 일치시키는 동작이 행해지고, 그 결과 기준 클럭 신호에 타이밍을 일치시킨 출력 데이터 신호를 얻을 수 있다.

[기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우]

다음에, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의, 도 9의 지연 제어 회로의 동작에 대하여 설명한다. 지연 제어 회로(100)의 입력 단자(101)를 거쳐 입력된 기준 클럭 신호는 단자(202)로부터 입력된 출력 데이터 신호에 따라 래치되어, 도 11의 (c)에 도시하는 바와 같은 신호가 단자(106)에 얻어진다. 지연량 제어 회로(5)중에서 생성된 지연 제어 신호(211)(상세한 것은 후술하기로 함)에 따라, 단자(107)에 입력된 VCO(44)의 출력 클럭 신호는 지연량 제어 회로(5)에서 Δtc3만큼 지연되어 단자(106)에 출력된다. 따라서, VCO(44)의 출력 클럭 신호는 단자(106)의 출력 클럭 신호보다 Δtc3만큼 빠르다. 이 빠른 VCO(44)의 출력 클럭 신호에 따라 단자(102)에 입력된 데이터 신호는 래치 회로(31)를 거쳐 단자(108)에 출력된다. 단자(108)의 데이터 신호는 출력 회로(3)에 있어서, Δt32만큼 지연되어 지연 제어 회로(100)의 출력 단자(103)에 출력된다. 이 Δt0-Δtc3+Δt32=0으로 되도록 조정하면, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다. 이 지연 제어 회로(100)의 출력 단자(103)로부터 출력된 데이터 신호는 도 15에 도시되는 라인 메모리에 출력되고, 텔레비젼 신호와 중첩되어 표시 장치에 표시된다. 여기서, Δt32는 출력 회로(3)에서 지연되는 지연 시간이며, 그 지연 시간은 조정할 수 없다. Δtc3는 지연량 제어 회로(5)에서 지연되는 지연 시간으로, 본 발명의 특징을 이루는 부분이다.

다음에, 본 실시예 2의 지연 제어 회로(100)중의 지연량 제어 회로(5)의 동작에 대하여, 상세히 설명한다. 도 10의 지연량 제어 회로(5)에 있어서, 참조부호 (101)은 도 11의 (a)에 도시하는 기준 클럭 신호가 입력되는 입력 단자, 참조부호 (202)는 출력 회로(3)로부터의 출력 데이터 신호(도 11의 (g) 참조)가 입력되는 입력 단자, 참조부호 (107)은 VCO(44)로부터의 기준 클럭 신호가 입력되는 단자이다. 참조부호 (108)은 래치 회로(31)로부터 데이터 신호가 출력되는 출력 단자이다. 참조부호 (6)은 D 플립플롭으로서, 그 D 단자에는 단자(101)를 거쳐 기준 클럭 신호가 입력되고(도 11의 (a) 참조), 그 T 단자에는 단자(202)를 거쳐 출력 회로(3)의 출력 데이터 신호(도 11의 (g) 참조)가 입력된다. D 플립플롭(6)은, 그 T 단자에 입력된 데이터 신호의 하강 변화점에서, 이하에 설명하는 바와 같이 단자(101)로부터 입력되는 기준 클럭 신호를 래치한다.

도 12는 지연량 제어 회로(5)의 지연 제어 신호 발생 수단(20)에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우의 지연 제어 신호를 발생하는 타이밍차트를 도시한 도면이다. 도 12에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 빠른 경우, D 플립플롭(6)은, Q 출력으로서, 도 12의 (c)에 도시하는 바와 같이, 논리 「L」로부터 논리 「H」로 변화하는 신호를 출력한다. 이 때, 펄스 발생 회로(7)는, 입력 단자(202)를 거쳐 상기한 출력 데이터 신호를 수신하여, 도 12의 (e)에 도시하는 바와 같은 소정의 펄스폭을 갖는 원샷 펄스를 출력한다.

이 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 비반전 단자 Q로부터 출력된 도 12의 (c)의 신호와 NAND 게이트(8a)에서 NAND 연산되어, 도 12의 (g)와 같은 펄스가 단자(209)에 출력된다. 한편, 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 반전 단자(는 Q의 반전을 나타냄)로부터 출력된 도 12의 (d)의 신호와 NAND 게이트(8b)에서 NAND 연산되어, 도 12의 (f)와 같은 논리 「H」의 신호가 단자(208)에 출력된다.

NAND 게이트(8a)로부터의 펄스는 업다운 카운터(9)의 다운(DOWN) 단자에 입력되어, 업다운 카운터(9)의 카운터를 카운트 다운한다. 한편, NAND 게이트(8b)로부터의 논리 「H」신호는 업다운 카운터(9)의 업(UP) 단자에 입력되는데, 업다운 카운터(9)의 카운터는 카운트 업되지 않는다.

이와 같이 카운트 다운 동작을 한 업다운 카운터(9)의 출력은, 디지탈/아날로그 변환 회로(이하, D/A 변환 회로라 함)(10)에 입력되어, 도 12의 (h)의 C로 도시하는 바와 같이 그 출력 전위를 하강시킨다. 이 전위 하강에 의해, 다음 단의 지연 회로(14)(그 동작에 대해서는 후술하기로 함)는 지연량을 작게 하도록 작동한다.

또, 상기한 업다운 카운터(9)가, 예를 들면, 8 비트 구성의 카운터인 경우에는, 카운트값으로서 0∼255까지의 값을 취할 수 있기 때문에, 현재 유지하는 카운트값이 그 중심값 128일 때, D/A 변환 회로(10)가 2.5V의 직류 전위를 출력한다고 한다면, 상기한 카운트 업 동작에 의해 카운트값은 중심값 128보다 작아져서, D/A 변환 회로(10)의 출력 전압값은 도 12의 (h)에 도시하는 바와 같이 2.5V보다 소정 전압만큼 하강한다.

다음에, 도 10에 나타내는 지연 회로(14)의 구성은 도 2 중의 지연 회로(14)와 동일하기 때문에 상세한 설명은 생략한다. 또한, 지연 회로(14)의 동작에 관해서도, 마찬가지로 업다운 카운터(9)에서 카운트 업 동작이 행해져, 도 12의 (h)와 같이 D/A 변환 회로(10)의 출력 전위가 낮아지면, 지연 회로(14)에서의 신호 전파 지연량이 작아지고, 도 14의 (h)와 같이, D/A 변환 회로(10)의 출력 전위가 높아지면, 지연 회로(14)에서의 신호 전파 지연량이 커진다.

[기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우]

다음에, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 도 9의 지연 제어 회로의 동작에 대하여 설명한다. 도 13은, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의, 도 9에 도시하는 지연 제어 회로(100)의 동작을 설명하기 위한 타이밍차트이다. 도 14는, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연량 제어 회로(5)의 동작을 설명하기 위한 타이밍차트이다.

도 13은 도 11과 비교할 때, 조건적으로는, 도 14의 (h)에 도시하는 지연 제어 신호의 전압 파형이 전압 레벨이 높은 방향으로 변화하는 점이 다르다. 이 때에는, 지연량 제어 회로(5)중에서 생성된 지연 제어 신호(211)(상세한 것은 후술하기로 함)에 의해, 단자(107)에 입력된 VCO(44)로부터의 기준 클럭 신호는 Δtc4만큼 지연되어 단자(106)에 출력된다. 단자(107)에 출력되는 VCO(44)의 출력 클럭 신호에 따라, 단자(102)에 입력된 데이터 신호는 VCO(44)의 출력 클럭 신호에 따라 단자(108)에 출력된다. 이 단자(108)의 데이터 신호는 출력 회로(3)에 있어서, Δt42만큼 지연되어 지연 제어 회로(100)의 출력 단자(103)에 출력된다. Δt0-Δtc4+Δt42=0으로 되도록 조정하면, 출력 단자(103)로부터 출력되는 데이터 신호를 기준 클럭 신호의 하강 타이밍에 동기시킬 수 있다. 이 지연 제어 회로(100)의 출력 단자(103)로부터 출력된 데이터 신호는 도 15에 도시되는 라인 메모리에 출력되고, 텔레비젼 신호와 중첩되어 표시 장치에 표시된다. 여기서, Δt42는 출력 회로(3)에서 지연되는 지연 시간이며, 그 지연 시간은 조정할 수 없다. Δtc4는 지연량 제어 회로(5)에서 지연되는 지연 시간으로, 본 발명의 특징을 이루는 부분이다.

도 14는 지연량 제어 회로(5)의 지연 제어 신호 발생 수단(20)에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우의 지연 제어 신호를 발생시키는 타이밍차트를 도시한 도면이다. 도 14에 있어서, 기준 클럭 신호에 비해 출력 데이터 신호의 하강이 느린 경우, D 플립플롭(6)은 Q 출력으로서, 도 14의 (c)에 도시하는 바와 같이 논리 「H」로부터 논리 「L」로 변화하는 신호를 출력한다. 이 때, 펄스 발생 회로(7)는 입력 단자(202)를 거쳐 상기한 출력 데이터 신호를 수신하여, 도 14의 (e)에 도시하는 바와 같은 소정의 펄스폭을 갖는 원샷 펄스를 출력한다.

이 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 비반전 단자 Q로부터 출력된 도 14의 (c)의 신호와 NAND 게이트(8a)에서 NAND 연산되어, 도 14의 (g)와 같은 논리 「H」의 신호가 단자(209)에 출력된다. 한편, 펄스 발생 회로(7)로부터 출력된 펄스는 D 플립플롭(6)의 반전 단자(는 Q의 반전을 나타냄)로부터 출력된 도 14의 (d)의 신호와 NAND 게이트(8b)에서 NAND 연산되어, 도 14의 (f)와 같은 펄스가 단자(208)에 출력된다.

NAND 게이트(8a)로부터의 논리 「H」는 업다운 카운터(9)의 다운(DOWN) 단자에 입력되는데, 업다운 카운터(9)의 카운터는 카운트 다운되지 않는다. 한편, NAND 게이트(8b)로부터의 펄스는 업다운 카운터(9)의 업(UP) 단자에 입력되어, 업다운 카운터(9)의 카운터를 카운트 업한다.

이와 같이 카운트 다운 동작을 한 업다운 카운터(9)의 출력은, D/A 변환 회로(10)에 입력되어, 도 14의 (h)의 D로 나타내는 바와 같이 그 출력 전위를 상승시킨다. 이 전위 상승에 의해, 다음 단의 지연 회로(14)(그 동작에 대해서는 후술하기로 함)는 지연량을 크게 하도록 작동한다.

또, 상기한 업다운 카운터(9)가, 예를 들어 8 비트 구성의 카운터인 경우에는, 카운트값으로서 0∼255까지의 값을 취할 수 있기 때문에, 현재 유지하는 카운트값이 그 중심값 128일 때, D/A 변환 회로(10)가 2.5V의 직류 전위를 출력한다고 한다면, 상기한 카운트 다운 동작에 의해 카운트값은 중심값 128보다 커져서, D/A 변환 회로(10)의 출력 전압값은 2.5V보다 소정 전압만큼 상승한다.

이상 설명한 바와 같이, 이 실시예 2에 따르면, 지연량 제어 회로(5)를 PLL 회로내에 조합하여, VCO(44)의 출력 클럭의 위상이 지연량 제어 회로(5)의 출력 위상보다 빠르게 되도록 설정한다. 이 VCO(44)의 출력 클럭을 래치 회로(31)의 D 단자에 입력되는 입력 데이터 신호를 래치함으로써, 기준 클럭 신호의 변화점과 출력 데이터 신호의 변화점이 동일 타이밍으로 되도록 제어할 수 있다.

특히, 본 실시예 2의 지연 제어 회로를, 플라즈마 디스플레이(PDP)나 박막 트랜지스터(TFT)를 사용한 액정 패널 등의 플랫 패널의 표시 제어부에 사용한 경우, 표시해야 할 화상 신호를 라인 메모리에 취입하는 타이밍을 플랫 패널의 시스템 클럭 신호에 동기시키는 것이 용이하게 되어, 표시 제어부의 내부 회로에서의 지연에 의해, 라인 메모리로의 데이터 출력이 지연됨으로 인한 디스플레이상에서의 도트 어긋남을 방지할 수 있다.

이상 설명한 바와 같이, 본 실시예 2에 따르면, 기준 클럭 신호의 주기가 변화하거나, 전원 전압이나 주위 온도 등의 외적 요인이 변화하더라도, 기준 클럭 신호의 변화점과 출력 데이터 신호의 변화점이 동일 타이밍으로 되도록 제어할 수 있다.

또, 상기 실시예 2의 지연량 제어 회로(5) 및 실시예 2의 지연량 제어 회로(5)에서는, 기준 클럭 신호의 하강 에지에 동기한 동작에 대하여 설명하고 있지만, 이것에 한정되지 않고, 기준 신호의 상승에 동기하도록 동작시키는 것도 가능하다.

이상 설명한 바와 같이, 본 발명의 청구항 1의 지연 제어 회로는, 외부로부터 입력된 입력 데이터 신호를 기준 신호에 동기시켜 출력하는 지연 제어 회로에 있어서, 기준 신호의 변화점에서 입력 데이터 신호를 유지하는 제 1 유지 수단과, 제 1 유지 수단으로부터의 출력 신호와 기준 신호와 출력 수단의 출력으로부터 피드백된 출력 데이터 신호에 의해, 제 1 유지 수단으로부터의 입력 데이터 신호를 지연시키는 지연량 제어 회로와, 지연량 제어 회로로부터의 출력을 지연시켜 기준 신호에 타이밍을 일치시키는 출력 수단을 구비하도록 구성되기 때문에, 전원 전압이나 주위 온도의 외적 요인의 영향에 의한 지연량의 변화를 경감하여, 기준 클럭 신호의 변화점에서 출력 데이터 신호를 확실히 동기시킬 수 있다.

지연량 제어 회로는, 기준 신호와 출력 수단으로부터의 출력 데이터 신호에 근거하여 지연 제어 신호를 발생시키기 위한 지연 제어 신호 발생 수단과, 지연 제어 신호 발생 수단으로부터의 지연 제어 신호에 근거하여, 제 1 유지 수단에 의해 유지된 입력 데이터 신호를 지연시키는 지연 수단을 구비하도록 구성되기 때문에, 회로 소자의 외적 특성에 의존하는 일 없이, 회로 전체의 지연량의 변화를 보상할 수 있다.

또한, 본 발명의 청구항 2의 지연 제어 회로에 있어서의 지연 제어 신호 발생 수단은, 출력 수단으로부터의 출력 데이터 신호에 의해 기준 신호를 유지하는 제 2 유지 수단과, 출력 수단으로부터의 출력 데이터 신호에 근거하여 펄스를 발생시키는 펄스 발생 수단과, 펄스와 제 2 유지 수단으로부터의 비반전 출력 신호와의 NAND 연산을 행하는 제 1 연산 수단과, 펄스와 제 2 유지 수단으로부터의 반전 출력 신호와의 NAND 연산을 행하는 제 2 연산 수단과, 제 1 연산 수단으로부터의 출력 신호 및 제 2 연산 수단으로부터의 출력 신호를 카운트하는 카운터 수단과, 카운터 수단에 의해 얻어진 카운트 결과를 직류 전기 신호로 변환하는 변환 수단을 구비하도록 구성되기 때문에, 외부 요인의 변화에 대응한 지연량의 제어가 가능해진다.

또한, 본 발명의 청구항 3의 지연 제어 회로에 있어서의 지연 수단은, 지연 제어 신호의 전기적 레벨에 따라 동작 저항이 변화하는 제 1 능동 소자로 이루어지는 수단과, 제 1 유지 수단으로부터의 비반전 출력 신호에 근거하여 스위칭 동작을 하는 제 2 능동 소자로 이루어지는 수단과, 제 2 능동 소자의 출력 단자에 결합되어, 충방전 동작을 하는 정전 용량 수단과, 정전 용량 수단에 충전된 전압에 근거하여 온오프 동작을 하는 제 3 능동 소자를 구비하도록 구성되기 때문에, 간단한 구성으로 지연량의 제어가 가능하다.

Claims (3)

1. 외부로부터 입력된 입력 데이터 신호를 기준 신호에 동기시켜 출력하는 지연 제어 회로에 있어서,

   상기 기준 신호의 변화점에서 상기 입력 데이터 신호를 유지하는 제 1 유지 수단과,

   상기 제 1 유지 수단으로부터의 출력 신호와 상기 기준 신호와 출력 수단의 출력으로부터 피드백된 출력 데이터 신호에 의해, 상기 제 1 유지 수단으로부터의 입력 데이터 신호를 지연시키는 지연량 제어 회로와,

   상기 지연량 제어 회로로부터의 출력을 지연시켜 기준 신호에 타이밍을 일치시키는 상기 출력 수단을 포함하되,

   상기 지연량 제어 회로는,

   상기 기준 신호와 상기 출력 수단으로부터의 출력 데이터 신호에 근거하여 지연 제어 신호를 발생시키기 위한 지연 제어 신호 발생 수단과,

   상기 지연 제어 신호 발생 수단으로부터의 지연 제어 신호에 근거하여, 상기 제 1 유지 수단에서 유지된 상기 입력 데이터 신호를 지연시키는 지연 수단을 포함한 것을 특징으로 하는 지연 제어 회로.
2. 제 1 항에 있어서,

   상기 지연 제어 신호 발생 수단은,

   상기 출력 수단으로부터의 출력 데이터 신호에 의해 상기 기준 신호를 유지하는 제 2 유지 수단과,

   상기 출력 수단으로부터의 출력 데이터 신호에 근거하여 펄스를 발생시키는 펄스 발생 수단과,

   상기 펄스와 상기 제 2 유지 수단으로부터의 비반전 출력 신호를 NAND 연산하는 제 1 연산 수단과,

   상기 펄스와 상기 제 2 유지 수단으로부터의 반전 출력 신호를 NAND 연산하는 제 2 연산 수단과,

   상기 제 1 연산 수단으로부터의 출력 신호 및 제 2 연산 수단으로부터의 출력 신호를 카운트하는 카운터 수단과,

   상기 카운터 수단에 의해 얻어진 카운트 결과를 직류 전기 신호로 변환하는 변환 수단을 포함한 것을 특징으로 하는 지연 제어 회로.
3. 제 1 항에 있어서,

   상기 지연 수단은,

   상기 지연 제어 신호의 전기적 레벨에 따라 동작 저항이 변화하는 제 1 능동 소자로 이루어지는 수단과,

   상기 제 1 유지 수단으로부터의 비반전 출력 신호에 근거하여 스위칭 동작을 하는 제 2 능동 소자로 이루어지는 수단과,

   상기 제 2 능동 소자의 출력 단자에 결합되어 충방전 동작을 하는 정전 용량 수단과,

   상기 정전 용량 수단에 충전된 전압에 근거하여 온오프 동작을 하는 제 3 능동 소자를 포함한 것을 특징으로 하는 지연 제어 회로.