JP3729600B2

JP3729600B2 - 遅延制御回路

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Publication number: JP3729600B2
Application number: JP12705197A
Authority: JP
Inventors: 孝中谷
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 2005-12-21
Anticipated expiration: 2017-05-16
Also published as: KR19980086479A; US5900754A; JPH10322180A; TW459444B; KR100292315B1

Description

【０００１】
【発明の属する技術分野】
本発明は、遅延制御回路に関するものである。さらに詳細に述べれば、本発明は、入力データ信号の位相を基準クロック信号に同期させて出力する遅延制御回路に関するものである。
【０００２】
【従来の技術】
図１５はテレビジョン画面にチャネル表示等の表示をテレビジョン画面と同時に表示する表示システムを示す図である。図１５において、１０４はテレビジョン信号が入力するＴＶ信号入力端子、２００はテレビジョン信号を画像信号に変換するＴＶチューナ、１０２はテレビジョン画面に重畳するチャネル番号等のデータ信号が入力するデータ信号入力端子、１００は入力端子１０２に入力したデータ信号を画像処理する遅延制御回路、１０１は遅延制御回路１００に供給する基準クロックが入力する基準クロック入力端子、４００は、ブラウン管、プラズマディスプレイおよび液晶パネル（ＴＦＴ）等のディスプレイ画面、３００はＴＶチューナ２００からのテレビジョン画像信号をディスプレイ画面４００に表示させるために各走査線を１ライン分蓄積するラインメモリ、４０１は、ディスプレイ画面４００の一部に表示されるチャネル等のデータ信号を表示する表示画面である。
【０００３】
図１５において、ＴＶ信号入力端子１０４に入力したテレビジョン信号はＴＶチューナ２００で画像処理され、各走査線１ラインごとにラインメモリ３００に送出される。一方、データ信号入力端子１０２に入力したデータ信号は遅延制御回路１００で画像処理され、各走査線１ラインごとにラインメモリ３００に送出される。ＴＶチューナ２００からの出力ＴＶ信号および遅延制御回路１００からの出力データ信号はラインメモリ３００で合成され、ディスプレイ画面４００に表示され、データ信号はディスプレイ画面４００の所定の位置に表示される。
【０００４】
基準クロック信号は基準クロック入力端子１０１からＴＶチューナ２００および遅延制御回路１００に供給され、ＴＶチューナ２００および遅延制御回路１００はこの同じ基準クロック信号によってそれぞれ画像処理され、それぞれの出力信号はラインメモリ３００に出力され、そこで重畳されディスプレイ画面４００に表示される。従って，もし、ＴＶチューナ２００からの出力信号と遅延制御回路１００からの出力信号が同期しない場合は、ラインメモリ３００上でテレビジョン画像信号と遅延制御回路１００からのデータ信号とに位置ずれができ、ディスプレイ画面４００上で所定の位置に表示されないことになる。従って、データ信号入力端子１０２から入力するデータ信号を基準クロックに正確に同期させる遅延制御回路１００が必要であった。
【０００５】
このような遅延制御回路は、たとえば、図１６に示すような遅延回路を用いた回路が知られている。図１６は、基準クロック入力信号に対する入力データ信号の遅延量を制御するための、従来の遅延制御回路の構成を示すブロック図である。図１７は図１６中の遅延回路２の一例を示す図である。図１８は図１６中の出力回路３の一例を示す図である。また、図１９は、図１６に示す遅延制御回路の動作を示すタイミングチャートである。
【０００６】
図１６において、１はＤタイプのフリップフロップである。その端子Ｔには、基準クロック入力端子１０１を介して基準クロック信号（図１９（ａ）参照）が入力され、そのＤ端子にはデータ信号入力端子１０２を介して重畳信号等のデータ信号（図１９（ｂ）参照）が入力される。２は遅延回路であり、Ｄフリップフロップ１からのデータ信号を所定の時間遅延させ出力する回路である。３は遅延回路２からのデータ信号に所定の遅延を与えることによって基準クロック信号に同期させてしデータ信号を出力する出力回路である。
【０００７】
図１７の遅延回路２は、入力端子２０３、複数のインバータ回路４ａ〜４ｄ、および出力端子２０４から構成され、Ｄフリップフロップ１から出力されたデータ信号に対して、これらのインバータ回路のそれぞれの遅延時間の総和に相当する遅延を与えるものである。図１８の出力回路３は、入力端子２０４、インバータ回路４ｅ〜４ｈ、出力端子１０３から構成され、これらのインバータ回路のそれぞれの遅延時間の総和に相当する遅延を与えるものである。なお、この出力回路３は遅延を与えるのみでなく、外部回路とのバッファの働きも有する。
【０００８】
次に、図１６に示す従来の遅延制御回路の動作を図１９を用いて説明する。図１９（ｂ）に示すように、外部から入力される重畳信号等の入力データ信号の立ち上がりおよび立ち下がりは、図１９（ａ）に示す基準クロック信号の立ち下がり時点でラッチされ、図１９（ｃ）に示すように、基準クロック信号に同期化される。このＤフリップフロップ１から出力されたデータ信号は、遅延回路２において、図１９（ｄ）に示ように所定の遅延Δｔ１が与えられ、さらに出力回路３でも、図１９（ｅ）に示す遅延Δｔ２が与えられる。この遅延Δｔ１およびΔｔ２の和（Δｔ１＋Δｔ２）を基準クロック信号の周期Ｔに合わせるように調整することによって、すなわち、Δｔ１＋Δｔ２＝Ｔとすることによって、出力回路３からの出力データ信号が基準クロック信号の立ち下がりに同期するようにできる。
【０００９】
このように、従来の遅延制御回路では、その回路における遅延量の合計（Δｔ１＋Δｔ２）が基準クロック信号の周期Ｔと同じなるように、あらかじめ遅延回路２のインバータ回路４ａ〜４ｄの段数および出力回路３のインバータ回路４ｅ〜４ｈの段数を決めておく。このように、インバータ回路を複数段縦続接続することによって、入力データ信号が所定の遅延時間（インバータによって決まる固有の遅延時間）遅れて、基準クロック信号の変化点でその基準クロック信号に同期して出力されていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の遅延制御回路では、その遅延量が、あらかじめ設定された複数のインバータ回路の段数に依存することになり、遅延制御回路に供給される電源電圧の変動や周囲温度の変化等があった場合、これら外的要因の影響を受けて、遅延量が変動するという問題があった。つまり、電源電圧の変動や周囲温度の変化等があると、遅延制御回路での遅延量が基準クロック信号の周期からはずれ、出力データ信号の出力タイミングが基準クロック信号の立ち下がり信号に同期しないという問題が発生する。
【００１１】
例えば、電源電圧が低い場合、周囲温度が高い場合、これらの要因が、遅延回路２、出力回路３内の複数のインバータ回路各々の遅延量を大きくする方向に働き、遅延制御回路全体の遅延量が増大する。図２０は、電源電圧が低下しまたは周囲温度が高くなった場合の図１６の遅延制御回路における各信号のタイミングチャートを示したものである。図２０（ｂ）に示すように、外部からの重畳信号等の入力データ信号の立ち上がりおよび立ち下がりは、図２０（ａ）に示す基準クロック信号の立ち下がり時点でラッチされ、図２０（ｃ）に示すように、基準クロック信号に同期化される。このＤフリップフロップ１からの出力信号は、遅延回路２において、遅延されるが、電源電圧が低下しまたは周囲温度が高くなった場合図１９（ｄ）に示ように所定の遅延Δｔ１よりも大きな遅延Δｔ１ａが生じ、さらに出力回路３でも、図２０（ｅ）に示すように所定の遅延Δｔ２よりも大きな遅延Δｔ２ａが生じる。このため遅延回路２および出力回路３において、あらかじめ定められた遅延時間（Δｔ１＋Δｔ２）が（Δｔ１ａ＋Δｔ２ａ）に変化するために、Δｔ１ａ＋Δｔ２ａ＞Ｔとなり、図２０（ｅ）に示すように、出力回路３からの出力データ信号は基準クロック信号の立ち下がりに同期しなくなる。このために、入力データ信号がテレビジョン画面上で所定の位置に表示されなくなる欠点があった。また、このような場合は、重畳画面にジッタが生じ、重畳画面が不安定になる欠点もあった。
【００１２】
本発明は、上述の課題に鑑みてなされたものであり、その目的とするところは、基準クロック信号の変動や、電源電圧や周囲温度の変動の影響による遅延量の変化を軽減し、基準クロック入力信号の変化点で出力データ信号を同期して出力させる遅延制御回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明の請求項１の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備えるように構成され、遅延制御回路における遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備えるように構成され、遅延制御信号発生手段は、出力手段からの出力データ信号によって基準信号を保持する第２の保持手段と、出力手段からの出力データ信号に基づいてパルスを発生させるパルス発生手段と、パルスと第２の保持手段からの非反転出力信号とのＮＡＮＤ演算を行う第１の演算手段と、パルスと第２の保持手段からの反転出力信号とのＮＡＮＤ演算を行う第２の演算手段と、第１演算手段からの出力信号および第２の演算手段からの出力信号をカウントするカウンタ手段と、カウンタ手段で得られたカウント結果を直流電気信号に変換する変換手段とを備えるように構成される。
【００１６】
本発明の請求項２の遅延制御回路におけるカウンタ手段は、第１の演算手段からの出力信号をカウントアップし、および第２の演算手段からの出力信号をカウントダウンするように構成される。
【００１７】
本発明の請求項３の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路における遅延手段は、遅延制御信号の電気的レベルに応じて動作抵抗が変化する第１の能動素子からなる手段と、第１の保持手段からの非反転出力信号に基づいてスイッチング動作をする第２の能動素子からなる手段と、第２の能動素子の出力端子に結合され、充放電動作を行う静電容量手段と、静電容量手段に充電された電圧に基づいてオンオフ動作を行う第３の能動素子を備えるように構成される。
【００１８】
本発明の請求項４の遅延制御回路において、第１ないし第３の能動素子は、ＰチャネルトランジスタおよびＮチャンネルトランジスタの組によって構成されるように構成される。
【００２０】
本発明の請求項５の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路の遅延制御信号発生手段は、Ｔ端子に出力手段からの出力データ信号が入力され、Ｄ端子に基準信号が入力され、Ｑ端子に出力手段からの出力データ信号によってラッチされた基準信号が出力され、反転Ｑ端子にＱ端子の信号が反転された信号が出力されるＤフリップフロップと、出力手段からの出力データ信号に基づいてパルスを発生させるワンショットパルス発生器と、ワンショットパルス発生器で発生されたパルスとＤフリップフロップの非反転出力信号とのＮＡＮＤ演算を行う第１のＮＡＮＤ回路と、ワンショットパルス発生器で発生されたパルスとＤフリップフロップの反転出力信号とのＮＡＮＤ演算を行う第２のＮＡＮＤ回路と、第１演算手段からの出力信号をカウントアップし、第２の演算手段からの出力信号をカウントダウンするカウンタと、カウンタで得られたカウント結果を直流電気信号である遅延制御信号に変換するＤ／Ａ変換器とを備えるように構成される。
【００２１】
本発明の請求項６の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路における遅延手段は、ゲート電極が遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第１のＰチャネルトランジスタと、ゲート電極とソース電極が第１のＰチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第１のＮチャネルトランジスタと、ゲート電極が遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第２のＰチャネルトランジスタと、ゲート電極が第１のＮチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第２のＮチャネルトランジスタと、ゲート電極が第１の保持手段の非反転端子に接続され、ソース電極が第２のＰチャネルトランジスタのドレイン電極に接続され第３のＰチャネルトランジスタと、ゲート電極が第１の保持手段の非反転端子に接続され、ソース電極が第２のＮチャネルトランジスタのドレイン電極に接続され第３のＮチャネルトランジスタと、一端が第３のＰチャネルトランジスタのドレイン電極と第３のＮチャネルトランジスタのドレイン電極に接続され、他端がグラウンドに接続されるコンデンサと、ゲート電極がコンデンサの一端に接続され、ソース電極が電源に接続される第４のＰチャネルトランジスタと、ゲート電極がコンデンサの一端に接続され、ソース電極がグラウンドに接続される第４のＮチャネルトランジスタと、第４のＰチャネルトランジスタのドレイン電極と第４のＮチャネルトランジスタのドレイン電極が遅延制御信号出力端子に接続されるように構成される。
【００２２】
本発明の請求項７の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備えた遅延量制御回路を、位相同期ループ回路を構成する電圧制御回路（ＶＣＯ）の出力端子と位相比較回路の入力端子との間に設けるように構成される。
【００２３】
本発明の請求項８の遅延制御回路における遅延制御回路は、入力端子に基準信号が入力され、出力端子からの信号が位相同期ループ回路中の位相比較器の入力端子の一端に入力される入力回路と、入力端子に位相同期ループ回路中のＶＣＯの出力が入力され、クロック端子に基準信号が入力され、制御端子に出力回路の出力端子から帰還された制御信号が入力され、これらの信号に基づいて、出力端子から位相同期ループ回路中の位相比較器の入力端子の他端にＶＣＯからの出力を遅延させて出力する遅延量制御回路と、ＶＣＯの出力信号によって入力データ信号をラッチするラッチ回路と、ラッチ回路の出力を遅延させる出力回路とを備えるように構成される。
【００２４】
【発明の実施の形態】
実施の形態１．
以下、添付図面を参照して、本発明の実施の形態１の遅延制御回路について詳細に説明する。図１は本発明の実施の形態１の遅延制御回路１００の構成を示すブロック図である。図２は、本実施の形態１の遅延制御回路１００中の遅延量制御回路５の詳細構成を示すブロック図である。図３は、図１に示す遅延制御回路１００の動作を説明するためのタイミングチャートである。図４は、図２に示す遅延量制御回路５の動作を説明するためのタイミングチャートである。
【００２５】
図１において、１はＤフリップフロップである。その端子Ｔには、基準クロック入力端子１０１を介して基準クロック信号（図３（ａ））が入力され、そのＤ端子にはデータ信号入力端子１０２を介してデータ信号（図３（ｂ））が入力される。Ｄフリップフロップ１のＱ端子から基準クロック信号でラッチされたデータ信号（図３（ｃ））が端子２０３に出力される。遅延量制御回路５には、端子２０３を介してＤフリップフロップ１から基準クロック信号でラッチされたデータ信号が入力され、端子１０１を介して基準クロック信号が入力され、端子２０２を介して出力回路３の出力データ信号が入力される。遅延量制御回路５は、電源電圧変化または周囲温度変化に関わらず、Ｄフリップフロップ１から入力したデータ信号の遅延時間を調整し、端子１０３からの出力データ信号を基準クロック信号に同期させる働きをする。遅延量制御回路５からの出力信号は端子２０４を介して出力回路３に入力され、出力回路３で所定の遅延時間が与えられ、端子１０３を介して図１５に示されるラインメモリに出力される。
【００２６】
出力回路３は図１８に示した回路と同じである。遅延量制御回路５で所定の遅延が与えられたデータ信号は、入力端子２０４を介して出力回路３に入力され、数個のインバータ回路４ｅ〜４ｈを介して遅延され、端子１０３に出力される。出力回路３は、これらインバータ回路の各々の遅延時間の総和に相当する遅延を与えると共に、外部回路とのバッファ機能をも有する。なお、この出力回路３からの出力データ信号は、遅延制御回路１００の出力端子１０３に出力されるとともに、端子２０２を介して遅延量制御回路５にも帰還され、後述するパルス発生回路においてパルスを発生させるための信号および基準クロック信号をラッチするための信号として用いられる。
【００２７】
［基準クロック信号に比べて出力データ信号の立ち下がりが早い場合］
次に、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の図１の遅延制御回路の動作について説明する。データ信号入力端子１０２を介して入力したデータ信号は基準クロック入力端子１０１から入力した基準クロック信号によってラッチされ、図３（ｃ）に示すような信号が端子２０３に得られる。遅延量制御回路５中で生成された遅延制御信号２１１（詳細は後述する）によって、データ信号はΔｔｃ１だけ遅延され、端子２０４に出力される。この端子２０４のデータ信号は出力回路３において、Δｔ１２だけ遅延され、遅延制御回路１００の出力端子１０３に出力される。このΔｔｃ１とΔｔ１２を加算した時間を基準クロック信号の周期Ｔの整数倍になるように調整すると、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。この遅延制御回路１００の出力端子１０３から出力されたデータ信号は図１５に示されるラインメモリに出力され、テレビジョン信号と重畳され表示装置に表示される。ここで、Δｔ１２は出力回路３で遅延される遅延時間であり、その遅延時間の調整はできない。Δｔｃ１は遅延量制御回路５で遅延される遅延時間であり、本発明の特徴をなす部分である。
【００２８】
次の、本実施の形態１の遅延制御回路１００中の遅延量制御回路５の動作について、その詳細を説明する。図２の遅延量制御回路５において、１０１は、図３（ａ）に示す基準クロック信号が入力される入力端子、２０２は、出力回路３からの出力データ信号（図３（ｅ））が入力される入力端子、２０３は、Ｄフリップフロップ１から出力されたデータ信号が入力される端子である。２０４は遅延量制御回路５からデータ信号が出力される出力端子である。６はＤフリップフロップであり、そのＤ端子には、端子１０１を介して基準基準クロック信号が入力され、そのＴ端子には、端子２０２を介して出力回路３の出力データ信号が入力される。Ｄフリップフロップ６は、そのＴ端子に入力された、基準クロック信号の立ち下がり変化点で、以下に説明するように、端子１０２から入力するデータ信号をラッチする。
【００２９】
図４は遅延量制御回路５の遅延制御信号発生手段２０において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延制御信号を発生するタイミングチャートを示す図である。図４において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合、Ｄフリップフロップ６は、Ｑ出力として、図４（ｃ）に示すように、論理「Ｌ」から論理「Ｈ」に変化する信号を出力する。このとき、パルス発生回路７は、入力端子１０１を介して上記の出力データ信号を受けて、図４（ｅ）に示すような所定のパルス幅を有するワンショットパルスを出力する。
【００３０】
このパルス発生回路７から出力されたパルスはＤフリップフロップ６の非反転端子Ｑから出力された図４（ｃ）の信号とＮＡＮＤゲート８ａでＮＡＮＤ演算され、図４（ｆ）のようなパルスが端子２０８に出力される。一方、パルス発生回路７から出力されたパルスはＤフリップフロップ６の反転端子／Ｑ（／ＱはＱの反転を示す）から出力された図４（ｄ）の信号とＮＡＮＤゲート８ｂでＮＡＮＤ演算され、図４（ｇ）のような論理「Ｈ」の信号が端子２０９に出力される。
【００３１】
ＮＡＮＤゲート８ａからのパルスはアップダウンカウンタ９のアップ（ＵＰ）端子に入力され、アップダウンカウンタ９のカウンタをカウントアップする。一方、ＮＡＮＤゲート８ｂからの論理「Ｈ」信号はアップダウンカウンタ９のダウン（ＤＯＷＮ）端子に入力されるが、アップダウンカウンタ９のカウンタはカウントダウンされない。
【００３２】
このようにカウントアップ動作を行ったアップダウンカウンタ９の出力は、デジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路という）１０に入力され、図４（ｈ）のＡに示すように、その出力電位を上昇させる。この電位上昇によって、次段の遅延回路１４（その動作については後述する）は遅延量を大きくするように働く。具体的には、図３（ｄ）に示すように、遅延量制御回路５の遅延時間Δｔ１が、Ｄ／Ａ変換回路１０の出力電位上昇の後、遅延時間Δｔｃ１で示すように増大する。これによって、Δｔｃ１＋Δｔ１２＝Ｔとなるように調整がなされ、遅延量制御回路５における全体の遅延量が増大する。これによって、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。
【００３３】
なお、上記のアップダウンカウンタ９が、例えば、８ビット構成のカウンタの場合には、カウント値として０〜２５５までの値をとりうるので、現在保持するカウント値がその中心値１２８のときに、Ｄ／Ａ変換回路１０が２．５ｖの直流電位を出力するとすれば、上記のカウントアップ動作でカウント値が中心値１２８より大きくなり、Ｄ／Ａ変換回路１０の出力電圧値は、図４（ｈ）に示すように、２．５ｖより所定電圧だけ上昇する。
【００３４】
次に、図２に示す遅延回路１４の構成について詳細に説明する。図２において、１１ａはＰチャネルトランジスタであり、そのソース電極は電源に接続され、そのゲート電極は上記のＤ／Ａ変換回路１０の出力端子２１１に接続される。１２ａはＮチャネルトランジスタであり、そのドレイン電極は端子２１２を介してトランジスタ１１ａのソース電極に接続され、そのゲート電極とドレイン電極は接続されている。１１ｂはＰチャネルトランジスタであり、そのソース電極は電源に接続され、そのゲート電極は上記の遅延制御信号発生手段２０中のＤ／Ａ変換回路１０の出力端子２１１に接続される。１２ｂはＮチャネルトランジスタであり、ゲート電極はＮチャネルトランジスタ１２ａのドレイン電極に接続されソース電極は接地されている。
【００３５】
１１ｃはＰチャネルトランジスタであり、そのソース電極はＰチャネルトランジスタ１１ｂのドレイン電極に接続され、そのゲート電極は入力端子２０３に接続される。１２ｃはＮチャネルトランジスタであり、そのドレイン電極はＰチャネルトランジスタ１１ｃのドレイン電極に接続され、そのゲート電極は入力端子２０３に接続される。Ｐチャネルトランジスタ１１ｄはそのソース電極が電源に接続され、そのドレイン電極が出力端子２０４に接続される。Ｎチャネルトランジスタ１２ｄはそのドレイン電極がＰチャネルトランジスタ１１ｄのドレイン電極に接続されると共に出力端子２０４にも接続される。Ｐチャネルトランジスタ１１ｃおよびＮチャネルトランジスタ１２ｃの各ドレイン電極は端子２１３を介してコンデンサ１３およびＰチャネルトランジスタ１１ｄのゲート電極およびＮチャネルトランジスタ１２ｄのゲート電極に接続される。
【００３６】
次に、遅延回路１４の動作について説明する。図２に示すように、遅延回路１４の入力端子２０３には、図１に示されるＤフリップフロップ１からのＱ出力が入力され、遅延回路１４で遅延された信号は、出力端子２０４から出力される。一方、Ｄ／Ａ変換回路１０からの出力電位（直流レベル）は、遅延回路１４の制御信号として、遅延回路１４内のＰチャンネルトランジスタ１１ａ，１１ｂのゲート電極に供給される。
【００３７】
今、アップダウウンカウンタ９でカウントアップ動作が行われ、図４（ｈ）のように、Ｄ／Ａ変換回路１０の出力電位が高くなった場合を想定すると、遅延回路１４内のＰチャンネルトランジスタ１１ａ，１１ｂのゲート電圧が上昇するため、その駆動能力が低下し、これらＰチャネルトランジスタ１１ａ，１１ｂのオン抵抗が高くなる。その結果、Ｐチャネルトランジスタ１１ａを流れる電流が少なくなり、Ｐチャネルトランジスタ１１ａドレイン電極とＮチャンネルトランジスタ１２ａのドレイン電極との接続点２１２の電位が下がる。
【００３８】
この接続点２１２の電位降下により、Ｎチャネルトランジスタ１２ｂのオン抵抗が高くなる。また、上述のようにトランジスタ１１ｂのオン抵抗も高いので、Ｐチャネルトランジスタ１１ｃとＮチャネルトランジスタ１２ｃを流れる電流が小さくなる。従って、Ｐチャネルトランジスタ１１ｃとＮチャネルトランジスタ１２ｃをオン／オフすることによって、後述する図７に示すように、コンデンサ１３に流れる充放電電流が小さくなりコンデンサ１３を充放電する時間が長くなる。このため、入力端子２０３から入力されたデータ信号が、Ｐチャネルトランジスタ１１ｄとＮチャネルトランジスタ１２ｄへ伝搬される速度が遅くなり、結果として、遅延回路１４での信号伝搬の遅延量が大きくなる。
【００３９】
図７は、Ｄ／Ａ変換回路１０の遅延出力信号電圧、すなわち、Ｐチャネルトランジスタ１１ａ，１１ｂのゲート電圧が高い場合の、遅延回路１４の入出力信号の動作波形を示すタイミングチャートである。この場合、上述のように、コンデンサ１３への充放電時間が長いので、図７（ａ）に示す入力信号は、図２の接続点２１３において、その立ち上がりおよび立ち下がりがゆっくりと変化する波形となる。その様子を示したのが、図７（ｂ）である。このなだらかに変化する波形がＰチャネルトランジスタ１１ｄ、Ｎチャネルトランジスタ１２ｄのゲート電極に加えられると、同図（ｃ）に示すように、大きい遅延時間Δｔｃ１を有する出力信号が得られる。
【００４０】
［基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合］
次に、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の、図１の遅延制御回路の動作について説明する。図５は、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合、図１に示す遅延制御回路１００の動作を説明するためのタイミングチャートである。図６は、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【００４１】
図５は図３と比べ、図６（ｈ）に示す遅延制御信号の電圧波形が電圧レベルの低い方向に変化する点が異なる。このときは、遅延量制御回路５中で生成された遅延制御信号２１１（詳細は後述する）によって、データ信号はΔｔｃ２だけ遅延され、端子２０４に出力される。この端子２０４のデータ信号は出力回路３において、Δｔ２２だけ遅延され、遅延制御回路１００の出力端子１０３に出力される。このΔｔｃ２とΔｔ２２を加算した時間を基準クロック信号の周期Ｔの整数倍になるように調整すると、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。この遅延制御回路１００の出力端子１０３から出力されたデータ信号は図１５に示されるラインメモリに出力され、テレビジョン信号と重畳され表示装置に表示される。ここで、Δｔ２２は出力回路３で遅延される遅延時間であり、その遅延時間の調整はできない。Δｔｃ２は遅延量制御回路５で遅延される遅延時間であり、本発明の特徴をなす部分である。
【００４２】
図６は遅延量制御回路５の遅延制御信号発生手段２０において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延制御信号を発生するタイミングチャートを示す図である。図６において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合、Ｄフリップフロップ６は、Ｑ出力として、図６（ｃ）に示すように、論理「Ｈ」から論理「Ｌ」に変化する信号を出力する。このとき、パルス発生回路７は、入力端子１０１を介して上記の出力データ信号を受けて、図６（ｅ）に示すような所定のパルス幅を有するワンショットパルスを出力する。
【００４３】
このパルス発生回路７から出力されたパルスはＤフリップフロップ６の非反転端子Ｑから出力された図６（ｃ）の信号とＮＡＮＤゲート８ａでＮＡＮＤ演算され、図６（ｆ）のような論理「Ｈ」の信号が端子２０８に出力される。一方、パルス発生回路７から出力されたパルスはＤフリップフロップ６の反転端子／Ｑ（／ＱはＱの反転を示す）から出力された図６（ｄ）の信号とＮＡＮＤゲート８ｂでＮＡＮＤ演算され、図６（ｇ）のようなパルスが端子２０９に出力される。
【００４４】
ＮＡＮＤゲート８ａからの論理「Ｈ」はアップダウンカウンタ９のアップ（ＵＰ）端子に入力されるが、アップダウンカウンタ９のカウンタはカウントアップされない。一方、ＮＡＮＤゲート８ｂからのパルスはアップダウンカウンタ９のダウン（ＤＯＷＮ）端子に入力され、アップダウンカウンタ９のカウンタをカウントダウンする。
【００４５】
このようにカウントダウン動作を行ったアップダウンカウンタ９の出力は、Ｄ／Ａ変換回路１０に入力され、図６（ｈ）のＢに示すように、その出力電位を下降させる。この電位下降によって、次段の遅延回路１４（その動作については後述する）は遅延量を小さくするように働く。具体的には、図５（ｄ）に示すように、遅延量制御回路５の遅延時間Δｔ１が、Ｄ／Ａ変換回路１０の出力電位下降の後、遅延時間Δｔｃ２で示すように減少し、Δｔｃ２＋Δｔ２２＝Ｔとなるように調整がなされ、遅延量制御回路５における全体の遅延量が減少する。これによって、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。
【００４６】
なお、上記のアップダウンカウンタ９が、例えば、８ビット構成のカウンタの場合には、カウント値として０〜２５５までの値をとりうるので、現在保持するカウント値がその中心値１２８のときに、Ｄ／Ａ変換回路１０が２．５ｖの直流電位を出力するとすれば、上記のカウントダウン動作でカウント値が中心値１２８より小さくなり、Ｄ／Ａ変換回路１０の出力電圧値は２．５ｖより所定電圧だけ下降する。
【００４７】
次に、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延回路１４の動作について詳細に説明する。図２に示すように、遅延回路１４の入力端子２０３には、図１に示されるＤフリップフロップ１からのＱ出力が入力され、遅延回路１４で遅延された信号は、出力端子２０４から出力される。一方、遅延制御信号発生手段２０中のＤ／Ａ変換回路１０からの出力電位（直流レベル）は、遅延回路１４の制御信号として、遅延回路１４内のＰチャンネルトランジスタ１１ａ，１１ｂのゲート電極に供給される。
【００４８】
今、アップダウウンカウンタ９でカウントダウン動作が行われ、Ｄ／Ａ変換回路１０の出力電位が低くなった場合を想定すると、遅延回路１４内のＰチャンネルトランジスタ１１ａ，１１ｂのゲート電圧が下降するため、その駆動能力が上昇し、これらＰチャネルトランジスタ１１ａ，１１ｂのオン抵抗が低くなる。その結果、Ｐチャネルトランジスタ１１ａを流れる電流が多くなり、Ｐチャネルトランジスタ１１ａドレイン電極とＮチャンネルトランジスタ１２ａのドレイン電極との接続点２１２の電位が上がる。
【００４９】
この接続点２１２の電位上昇により、Ｎチャネルトランジスタ１２ｂのオン抵抗が低くなる。また、上述のようにトランジスタ１１ｂのオン抵抗も低いので、Ｐチャネルトランジスタ１１ｃとＮチャネルトランジスタ１２ｃを流れる電流が大きくなる。従って、Ｐチャネルトランジスタ１１ｃとＮチャネルトランジスタ１２ｃをオン／オフすることによって、コンデンサ１３に流れる充放電電流が大きくなりコンデンサ１３を充放電する時間が短くなる。このため、入力端子２０３から入力されたデータ信号が、Ｐチャネルトランジスタ１１ｄとＮチャネルトランジスタ１２ｄへ伝搬される速度が速くなり、結果として、遅延回路１４での信号伝搬の遅延量が小さくなる。
【００５０】
図８は、Ｐチャネルトランジスタ１１ａ，１１ｂのゲート電圧が低い場合の、遅延回路１４の入出力信号波形を示すタイミングチャートである。ゲート電圧が低い場合、上述のように、コンデンサ１３への充放電時間が短くなるので、図８（ａ）の入力信号は、図２の接続点２１３において、図８（ｂ）に示すように、その立ち上がりおよび立ち下がりが速く変化する波形となる。そして、図８（ｂ）に示す波形がＰチャネルトランジスタ１１ｄ，Ｎチャネルトランジスタ１２を通過することによって、同図（ｃ）に示すように、小さい遅延時間Δｔｃ２を有する出力信号となる。
【００５１】
このように、遅延回路１４では、Ｄ／Ａ変換回路１０からの出力電位が高いときに、遅延回路の遅延時間が大きくなり、逆に出力電位が低いときには、遅延時間が小さくなる。すなわち、Ｄ／Ａ変換回路１０の出力電圧は遅延回路１４における遅延量を制御する制御信号として機能する。
【００５２】
以上説明したように、この実施の形態１によれば、基準クロック信号でラッチした信号を入力信号とし、この基準クロック信号と出力回路からの信号をもとに発生させた直流レベル信号で遅延回路の遅延量の増減制御を逐次行うことで、電源電圧の変動や外部環境の変化があっても、最終的に基準クロック信号の変化点と出力データ信号の変化点とが同一タイミングとなるように制御できる。
【００５３】
特に、本実施の形態１の遅延制御回路を、プラズマディスプレイ（ＰＤＰ）や薄膜トランジスタ（ＴＦＴ）を使用した液晶パネル等のフラットパネルの表示制御部に使用した場合、表示すべき画像信号をラインメモリに取り込むタイミングを、フラットパネルのシステムクロック信号に同期させることが容易になり、表示制御部の内部回路での遅延により、ラインメモリへのデータ出力が遅れることに起因するディスプレイ上でのドットずれを防止することができる。
【００５４】
実施の形態２．
以下、添付図面を参照して、本発明の実施の形態２について詳細に説明する。図９は、本発明の実施の形態２の遅延制御回路の構成を示すブロック図である。同図において、３０は基準クロック信号が入力する入力回路、５は、入力された信号に対して遅延制御を行う遅延量制御回路である。なお、この遅延量制御回路５は、以下に説明するように上記実施の形態１の遅延量制御回路５と構成が一部異なる。４０は入力回路３０からの出力と遅延制御回路１００からの出力の位相比較を行う位相同期ループ回路（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ、以下、ＰＬＬ回路と略記する）、３１は、データ信号入力端子１０２に入力したデータ信号を一時的に記憶するラッチ回路（実施の形態２においてはＤフリップフロップで構成される）、３は、ラッチ回路３１に記憶されたデータ信号を出力するための出力回路である。
【００５５】
図９に示す遅延量制御回路５において、入力端子１０１を介して、入力回路３０に基準クロック信号が入力され、その入力回路３０で遅延された出力信号と遅延量制御回路５からの出力信号とが、ＰＬＬ４０内の位相比較器４１に入力される。位相比較器４１は、これら２つの信号の位相を比較し、入力回路３０の出力端子１０５と遅延量制御回路５の出力端子１０６の位相とを一致させるように動作する。この位相比較器４１での検出結果である位相差はチャージポンプ回路４２に入力される。入力回路３０からの基準クロック信号の位相が遅延量制御回路５からの出力信号の位相よりも進んでいれば、チャージポンプ回路４２中のコンデンサを充電し、遅れていればチャージポンプ回路４２中のコンデンサを放電する。チャージポンプ回路４２からの出力は、ローパスフィル夕（ＬＰＦ）４３を介して、この位相差に比例した電圧として電圧制御発振回路（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ、以下、単にＶＣＯという）４４に入力される。
【００５６】
ＶＣＯ回路４４は、入力された電圧に応じて、その出力周波数を変化させる。例えば、上記の基準クロック信号の周波数が遅延量制御回路５からの出力信号の周波数よりも高ければ、すなわち、ローパスフィルタ４３からの電圧が高ければ、ＶＣＯ回路４４はその出力信号の周波数を高くするように動作し、また、基準クロック信号の周波数の方が低ければ、すなわち、ローパスフィルタ４３からの電圧が低ければ、ＶＣＯ回路４４の出力信号の周波数を低くするように動作する。
【００５７】
次に、遅延量制御回路５の構成について説明する。図１０は実施の形態２の遅延量制御回路５の構成を示す図である。図１０において、ＮＡＮＤゲート８ａの出力端子はアップダウンカウンタ９の入力端子２０９に接続され、一方、ＮＡＮＤゲート８ｂの出力端子はアップダウンカウンタ９の入力端子２０８に接続される。この点のみが、実施の形態２の遅延量制御回路５が実施の形態１の遅延量制御回路５と異なる。従って、実施の形態２の遅延量制御回路５の構成の詳細な説明は省略する。
【００５８】
本実施の形態２の遅延量制御回路５は、端子１０２に入力したデータ信号をＶＣＯ４４からの出力信号２０２によってラッチする。その後ラッチされた信号は出力回路３で遅延され、最終的な出力データ信号が端子１０３に出力される。この回路の特徴はＰＬＬ４０を用いて、そのＰＬＬ４０の出力を遅延量制御回路５に供給すると共に端子１０２からのデータ信号をラッチするラッチ回路３１にも供給することによって、端子１０３における出力データ信号のタイミングを基準クロック信号のタイミングに合わせるところにある。ここで、遅延量制御回路５は、上述したように、実施の形態１で説明したものと一部接続が異なる他は、上記実施の形態１と同様の遅延動作を行う。すなわち、遅延量制御回路５は、遅延量制御回路５のＤ端子に入力する基準クロック信号（端子１０１）を遅延制御回路１００の出力（端子１０３または端子２０２）によってラッチすることによって、遅延制御信号発生手段２０で遅延制御信号を生成し、その遅延制御信号によってＩＮ端子から入力するＶＣＯ４４からの基準クロック信号を遅延させ、端子１０６を介して位相比較器４１に供給する。この遅延量制御回路５からの信号は入力回路３０でΔｔ０だけ遅延された遅延信号と位相比較器４１で位相比較され、ＶＣＯ４４の基準クロック信号の周波数を増減する。ラッチ回路３１ではＶＣＯ４４からの基準クロック信号によってデータ信号入力端子１０２から入力するデータ信号をラッチし、出力回路３で一定の遅延量を与えられた後に端子１０３から出力される。
【００５９】
すなわち、本実施の形態２では、ＰＬＬ回路４０を構成するＶＣＯ回路４４と位相比較器４１との間に、図２に示す遅延量制御回路５と同様の構成を有する遅延量制御回路５が設けられる。これによって、遅延量制御回路５からの出力と、入力回路３０からの出力との位相を合わせるような動作が行われ、その結果、基準クロック信号にタイミング合わせされた出力データ信号が得られる。
【００６０】
［基準クロック信号に比べて出力データ信号の立ち下がりが早い場合］
次に、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の、図９の遅延制御回路の動作について説明する。遅延制御回路１００の入力端子１０１を介して入力した基準クロック信号は端子２０２から入力した出力データ信号によってラッチされ、図１１（ｃ）に示すような信号が端子１０６に得られる。遅延量制御回路５中で生成された遅延制御信号２１１（詳細は後述する）によって、端子１０７に入力されたＶＣＯ４４の出力クロック信号は遅延量制御回路５でΔｔｃ３だけ遅延され、端子１０６に出力される。したがって、ＶＣＯ４４の出力クロック信号は端子１０６の出力クロック信号よりもΔｔｃ３だけ早い。この早いＶＣＯ４４の出力クロック信号で端子１０２に入力されたデータ信号をラッチ回路３１を介して端子１０８に出力される。端子１０８のデータ信号は出力回路３において、Δｔ３２だけ遅延され、遅延制御回路１００の出力端子１０３に出力される。このΔｔ０−Δｔｃ３＋Δｔ３２＝０になるように調整すると、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。この遅延制御回路１００の出力端子１０３から出力されたデータ信号は図１５に示されるラインメモリに出力され、テレビジョン信号と重畳され表示装置に表示される。ここで、Δｔ３２は出力回路３で遅延される遅延時間であり、その遅延時間の調整はできない。Δｔｃ３は遅延量制御回路５で遅延される遅延時間であり、本発明の特徴をなす部分である。
【００６１】
次の、本実施の形態２の遅延制御回路１００中の遅延量制御回路５の動作について、その詳細を説明する。図１０の遅延量制御回路５において、１０１は、図１１（ａ）に示す基準クロック信号が入力される入力端子、２０２は、出力回路３からの出力データ信号（図１１（ｇ））が入力される入力端子、１０７は、ＶＣＯ４４からの基準クロック信号が入力される端子である。１０８はラッチ回路３１からデータ信号が出力される出力端子である。６はＤフリップフロップであり、そのＤ端子には、端子１０１を介して基準基準クロック信号が入力され（図１１（ａ））、そのＴ端子には、端子２０２を介して出力回路３の出力データ信号（図１１（ｇ））が入力される。Ｄフリップフロップ６は、そのＴ端子に入力された、データ信号の立ち下がり変化点で、以下に説明するように、端子１０１から入力する基準クロック信号をラッチする。
【００６２】
図１２は遅延量制御回路５の遅延制御信号発生手段２０において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延制御信号を発生するタイミングチャートを示す図である。図１２において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合、Ｄフリップフロップ６は、Ｑ出力として、図１２（ｃ）に示すように、論理「Ｌ」から論理「Ｈ」に変化する信号を出力する。このとき、パルス発生回路７は、入力端子２０２を介して上記の出力データ信号を受けて、図１２（ｅ）に示すような所定のパルス幅を有するワンショットパルスを出力する。
【００６３】
このパルス発生回路７から出力されたパルスはＤフリップフロップ６の非反転端子Ｑから出力された図１２（ｃ）の信号とＮＡＮＤゲート８ａでＮＡＮＤ演算され、図１２（ｇ）のようなパルスが端子２０９に出力される。一方、パルス発生回路７から出力されたパルスはＤフリップフロップ６の反転端子／Ｑ（／ＱはＱの反転を示す）から出力された図１２（ｄ）の信号とＮＡＮＤゲート８ｂでＮＡＮＤ演算され、図１２（ｆ）のような論理「Ｈ」の信号が端子２０８に出力される。
【００６４】
ＮＡＮＤゲート８ａからのパルスはアップダウンカウンタ９のダウン（ＤＯＷＮ）端子に入力され、アップダウンカウンタ９のカウンタをカウントダウンする。一方、ＮＡＮＤゲート８ｂからの論理「Ｈ」信号はアップダウンカウンタ９のアップ（ＵＰ）端子に入力されるが、アップダウンカウンタ９のカウンタはカウントアップされない。
【００６５】
このようにカウントダウン動作を行ったアップダウンカウンタ９の出力は、デジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路という）１０に入力され、図１２（ｈ）のＡに示すように、その出力電位を下降させる。この電位下降によって、次段の遅延回路１４（その動作については後述する）は遅延量を小さくするように働く。
【００６６】
なお、上記のアップダウンカウンタ９が、例えば、８ビット構成のカウンタの場合には、カウント値として０〜２５５までの値をとりうるので、現在保持するカウント値がその中心値１２８のときに、Ｄ／Ａ変換回路１０が２．５ｖの直流電位を出力するとすれば、上記のカウントアップ動作でカウント値が中心値１２８より小さくなり、Ｄ／Ａ変換回路１０の出力電圧値は、図１２（ｈ）に示すように、２．５ｖより所定電圧だけ下降する。
【００６７】
次に、図１０に示す遅延回路１４の構成は図２中の遅延回路１４と同じであるので詳細な説明を省略する。また、遅延回路１４の動作についても、同様に、アップダウウンカウンタ９でカウントアップ動作が行われ、図１２（ｈ）のように、Ｄ／Ａ変換回路１０の出力電位が低くなると、遅延回路１４での信号伝搬の遅延量が小さくなり、図１４（ｈ）のように、Ｄ／Ａ変換回路１０の出力電位が高くなると、遅延回路１４での信号伝搬の遅延量が大きくなる。
【００６８】
［基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合］
次に、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の図９の遅延制御回路の動作について説明する。図１３は、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の、図９に示す遅延制御回路１００の動作を説明するためのタイミングチャートである。図１４は、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【００６９】
図１３は図１１と比べ、条件的には、図１４（ｈ）に示す遅延制御信号の電圧波形が電圧レベルの高い方向に変化する点が異なる。このときは、遅延量制御回路５中で生成された遅延制御信号２１１（詳細は後述する）によって、端子１０７に入力さたＶＣＯ４４からの基準クロック信号はΔｔｃ４だけ遅延され、端子１０６に出力される。端子１０７に出力されるＶＣＯ４４の出力クロック信号によって、端子１０２に入力したデータ信号はＶＣＯ４４の出力クロック信号によって端子１０８に出力される。この端子１０８のデータ信号は出力回路３において、Δｔ４２だけ遅延され、遅延制御回路１００の出力端子１０３に出力される。Δｔ０−Δｔｃ４＋Δｔ４２＝０になるように調整すると、出力端子１０３から出力されるデータ信号を基準クロック信号の立ち下がりタイミングに同期させることができる。この遅延制御回路１００の出力端子１０３から出力されたデータ信号は図１５に示されるラインメモリに出力され、テレビジョン信号と重畳され表示装置に表示される。ここで、Δｔ４２は出力回路３で遅延される遅延時間であり、その遅延時間の調整はできない。Δｔｃ４は遅延量制御回路５で遅延される遅延時間であり、本発明の特徴をなす部分である。
【００７０】
図１４は遅延量制御回路５の遅延制御信号発生手段２０において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延制御信号を発生するタイミングチャートを示す図である。図１４において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合、Ｄフリップフロップ６は、Ｑ出力として、図１４（ｃ）に示すように、論理「Ｈ」から論理「Ｌ」に変化する信号を出力する。このとき、パルス発生回路７は、入力端子２０２を介して上記の出力データ信号を受けて、図１４（ｅ）に示すような所定のパルス幅を有するワンショットパルスを出力する。
【００７１】
このパルス発生回路７から出力されたパルスはＤフリップフロップ６の非反転端子Ｑから出力された図１４（ｃ）の信号とＮＡＮＤゲート８ａでＮＡＮＤ演算され、図１４（ｇ）のような論理「Ｈ」の信号が端子２０９に出力される。一方、パルス発生回路７から出力されたパルスはＤフリップフロップ６の反転端子／Ｑ（／ＱはＱの反転を示す）から出力された図１４（ｄ）の信号とＮＡＮＤゲート８ｂでＮＡＮＤ演算され、図１４（ｆ）のようなパルスが端子２０８に出力される。
【００７２】
ＮＡＮＤゲート８ａからの論理「Ｈ」はアップダウンカウンタ９のダウン（ＤＯＷＮ）端子に入力されるが、アップダウンカウンタ９のカウンタはカウントダウンされない。一方、ＮＡＮＤゲート８ｂからのパルスはアップダウンカウンタ９のアップ（ＵＰ）端子に入力され、アップダウンカウンタ９のカウンタをカウントアップする。
【００７３】
このようにカウントダウン動作を行ったアップダウンカウンタ９の出力は、Ｄ／Ａ変換回路１０に入力され、図１４（ｈ）のＤに示すように、その出力電位を上昇させる。この電位上昇によって、次段の遅延回路１４（その動作については後述する）は遅延量を大きくするように働く。
【００７４】
なお、上記のアップダウンカウンタ９が、例えば、８ビット構成のカウンタの場合には、カウント値として０〜２５５までの値をとりうるので、現在保持するカウント値がその中心値１２８のときに、Ｄ／Ａ変換回路１０が２．５ｖの直流電位を出力するとすれば、上記のカウントダウン動作でカウント値が中心値１２８より大きくなり、Ｄ／Ａ変換回路１０の出力電圧値は２．５ｖより所定電圧だけ上昇する。
【００７５】
以上説明したように、この実施の形態２によれば、遅延量制御回路５をＰＬＬ回路内に組み込み、ＶＣＯ４４の出力クロックの位相を遅延量制御回路５も出力位相よりも速くなるように設定する。このＶＣＯ４４の出力クロックをラッチ回路３１にＤ端子に入力する入力データ信号をラッチすることによって、基準クロック信号の変化点と出力データ信号の変化点とが同一タイミングとなるように制御できる。
【００７６】
特に、本実施の形態２の遅延制御回路を、プラズマディスプレイ（ＰＤＰ）や薄膜トランジスタ（ＴＦＴ）を使用した液晶パネル等のフラットパネルの表示制御部に使用した場合、表示すべき画像信号をラインメモリに取り込むタイミングを、フラットパネルのシステムクロック信号に同期させることが容易になり、表示制御部の内部回路での遅延により、ラインメモリへのデータ出力が遅れることに起因するディスプレイ上でのドットずれを防止することができる。
【００７７】
以上説明したように、本実施の形態２によれば、基準クロック信号の周期が変化したり、電源電圧や周囲温度等の外的要因が変わっても、基準クロック信号の変化点と出力データ信号の変化点とが同一タイミングとなるように制御できる。
【００７８】
なお、上記実施の形態２の遅延量制御回路５および実施の形態２の遅延量制御回路５では、基準クロック信号の立ち下がりエッジに同期した動作について説明しているが、これに限定されず、基準信号の立ち上がりに同期させるように動作させることもできる。
【００７９】
【発明の効果】
以上説明したように、本発明の請求項１の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備えるように構成されるので、電源電圧や周囲温度の外的要因の影響による遅延量の変化を軽減して、基準クロック信号の変化点で出力データ信号を確実に同期合わせできる。また、遅延制御回路における遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備えるように構成されるので、回路素子の外的特性に依存することなく、回路全体の遅延量の変化を補償できる。また、遅延制御回路における遅延制御信号発生手段は、出力手段からの出力データ信号によって基準信号を保持する第２の保持手段と、出力手段からの出力データ信号に基づいてパルスを発生させるパルス発生手段と、パルスと第２の保持手段からの非反転出力信号とのＮＡＮＤ演算を行う第１の演算手段と、パルスと第２の保持手段からの反転出力信号とのＮＡＮＤ演算を行う第２の演算手段と、第１演算手段からの出力信号および第２の演算手段からの出力信号をカウントするカウンタ手段と、カウンタ手段で得られたカウント結果を直流電気信号に変換する変換手段とを備えるように構成されるので、外部要因の変化に対応した遅延量の制御が可能となる。
【００８２】
また、本発明の請求項２の遅延制御回路におけるカウンタ手段は、第１の演算手段からの出力信号をカウントアップし、および第２の演算手段からの出力信号をカウントダウンするように構成されるので、外部要因の変化に対応した遅延制御信号の生成が可能となる。
【００８３】
また、本発明の請求項３の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路における遅延手段は、遅延制御信号の電気的レベルに応じて動作抵抗が変化する第１の能動素子からなる手段と、第１の保持手段からの非反転出力信号に基づいてスイッチング動作をする第２の能動素子からなる手段と、第２の能動素子の出力端子に結合され、充放電動作を行う静電容量手段と、静電容量手段に充電された電圧に基づいてオンオフ動作を行う第３の能動素子を備えるように構成されるので、簡単な構成で遅延量の制御ができる。
【００８４】
さらに、本発明の請求項４の遅延制御回路において、第１ないし第３の能動素子は、ＰチャネルトランジスタおよびＮチャンネルトランジスタの組によって構成されるように構成されるので、回路のコスト上昇を抑制できる。
【００８６】
本発明の請求項５の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路における遅延制御信号発生手段は、Ｄフリップフロップと、出力手段からの出力データ信号に基づいてパルスを発生させるワンショットパルス発生器と、ワンショットパルス発生器で発生されたパルスとＤフリップフロップの非反転出力信号とのＮＡＮＤ演算を行う第１のＮＡＮＤ回路と、ワンショットパルス発生器で発生されたパルスとＤフリップフロップの反転出力信号とのＮＡＮＤ演算を行う第２のＮＡＮＤ回路と、第１演算手段からの出力信号をカウントアップし、第２の演算手段からの出力信号をカウントダウンするカウンタと、カウンタで得られたカウント結果を直流電気信号である遅延制御信号に変換するＤ／Ａ変換器とを備えるように構成されるので、簡単な回路によって遅延制御信号を生成できる。
【００８７】
本発明の請求項６の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備え、遅延制御回路における遅延手段は、ゲート電極が遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第１のＰチャネルトランジスタと、ゲート電極とソース電極が第１のＰチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第１のＮチャネルトランジスタと、ゲート電極が遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第２のＰチャネルトランジスタと、ゲート電極が第１のＮチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第２のＮチャネルトランジスタと、ゲート電極が第１の保持手段の非反転端子に接続され、ソース電極が第２のＰチャネルトランジスタのドレイン電極に接続され第３のＰチャネルトランジスタと、ゲート電極が第１の保持手段の非反転端子に接続され、ソース電極が第２のＮチャネルトランジスタのドレイン電極に接続され第３のＮチャネルトランジスタと、一端が第３のＰチャネルトランジスタのドレイン電極と第３のＮチャネルトランジスタのドレイン電極に接続され、他端がグラウンドに接続されるコンデンサと、ゲート電極がコンデンサの一端に接続され、ソース電極が電源に接続される第４のＰチャネルトランジスタと、ゲート電極がコンデンサの一端に接続され、ソース電極がグラウンドに接続される第４のＮチャネルトランジスタと、第４のＰチャネルトランジスタのドレイン電極と第４のＮチャネルトランジスタのドレイン電極が遅延制御信号出力端子に接続されるように構成されるので、簡単な構成で遅延回路を提供できる。
【００８８】
本発明の請求項７の遅延制御回路は、外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、基準信号の変化点で入力データ信号を保持する第１の保持手段と、第１の保持手段からの出力信号と基準信号と出力手段の出力からフィードバックされた出力データ信号によって、第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする出力手段とを備え、遅延量制御回路は、基準信号と出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、遅延制御信号発生手段からの遅延制御信号に基づいて、第１の保持手段で保持された入力データ信号を遅延させる遅延手段とを備えた遅延量制御回路を、位相同期ループ回路を構成する電圧制御回路（ＶＣＯ）の出力端子と位相比較回路の入力端子との間に設けるように構成されるので、外的要因としての電源電圧、周囲温度等の影響による遅延量の変化を軽減して、基準クロック入力信号の変化点で出力データ信号をタイミング合わせできる。
【００８９】
本発明の請求項８の遅延制御回路における遅延制御回路は、入力端子に基準信号が入力され、出力端子からの信号が位相同期ループ回路中の位相比較器の入力端子の一端に入力される入力回路と、入力端子に位相同期ループ回路中のＶＣＯの出力が入力され、クロック端子に基準信号が入力され、制御端子に出力回路の出力端子から帰還された制御信号が入力され、これらの信号に基づいて、出力端子から位相同期ループ回路中の位相比較器の入力端子の他端にＶＣＯからの出力を遅延させて出力する遅延量制御回路と、ＶＣＯの出力信号によって入力データ信号をラッチするラッチ回路と、ラッチ回路の出力を遅延させる出力回路とを備えるように構成されるので、基準クロック入力信号の変化点で出力データ信号をタイミング合わせできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の遅延制御回路の構成を示すブロック図である。
【図２】実施の形態１の遅延制御回路の詳細構成を示すブロック図である。
【図３】実施の形態１において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延制御回路１００の動作を説明するためのタイミングチャートである。
【図４】実施の形態１において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【図５】実施の形態１において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延制御回路１００の動作を説明するためのタイミングチャートである。
【図６】実施の形態１において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【図７】基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延量制御回路５の入出力信号の動作波形を示すタイミングチャートである。
【図８】基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延量制御回路５の入出力信号の動作波形を示すタイミングチャートである。
【図９】本発明の実施の形態２の遅延制御回路１００の構成を示すブロック図である。
【図１０】実施の形態２の遅延制御回路の詳細構成を示すブロック図である。
【図１１】実施の形態２において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延制御回路１００の動作を説明するためのタイミングチャートである。
【図１２】実施の形態２において、基準クロック信号に比べて出力データ信号の立ち下がりが早い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【図１３】実施の形態２において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延制御回路１００の動作を説明するためのタイミングチャートである。
【図１４】実施の形態２において、基準クロック信号に比べて出力データ信号の立ち下がりが遅い場合の遅延量制御回路５の動作を説明するためのタイミングチャートである。
【図１５】テレビジョン画面にチャネル表示等の表示をテレビジョン画面と同時に表示する表示システムを示す図である。
【図１６】従来の遅延制御回路の構成を示すブロック図である。
【図１７】従来の遅延回路の構成を示す図である。
【図１８】従来の出力回路の構成を示す図である。
【図１９】従来の遅延制御回路の動作を示すタイミングチャートである。
【図２０】従来の遅延制御回路の動作を示すタイミングチャートである。
【符号の説明】
１，６…Ｄフリップフロップ、２…遅延回路、３…出力回路、５…遅延制御回路、７…パルス発生回路、８ａ，８ｂ…ＮＡＮＤゲート、９…アップダウンカウンタ、１０…Ｄ／Ａ変換回路、１３…コンデンサ、１４…遅延回路、３０…入力回路、４０…位相同期ループ回路（ＰＬＬ回路）、３１…ラッチ回路（Ｄフリップフロップ）、１００…遅延制御回路

Claims

外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、
前記基準信号の変化点で前記入力データ信号を保持する第１の保持手段と、
前記第１の保持手段からの出力信号と前記基準信号と出力手段の出力からフィードバックされた出力データ信号によって、前記第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、
前記遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする前記出力手段とを備え、
前記遅延量制御回路は、
前記基準信号と前記出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、
前記遅延制御信号発生手段からの遅延制御信号に基づいて、前記第１の保持手段で保持された前記入力データ信号を遅延させる遅延手段とを備え、
前記遅延制御信号発生手段は、
前記出力手段からの出力データ信号によって前記基準信号を保持する第２の保持手段と、前記の前記出力手段からの出力データ信号に基づいてパルスを発生させるパルス発生手段と、
前記パルスと前記第２の保持手段からの非反転出力信号とのＮＡＮＤ演算を行う第１の演算手段と、
前記パルスと前記第２の保持手段からの反転出力信号とのＮＡＮＤ演算を行う第２の演算手段と、
前記第１演算手段からの出力信号および第２の演算手段からの出力信号をカウントするカウンタ手段と、
前記カウンタ手段で得られたカウント結果を直流電気信号に変換する変換手段とを備えたことを特徴とする遅延制御回路。
請求項１記載の遅延制御回路において、前記カウンタ手段は、第１の演算手段からの出力信号をカウントアップし、および第２の演算手段からの出力信号をカウントダウンすることを特徴とする遅延制御回路。
外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、
前記基準信号の変化点で前記入力データ信号を保持する第１の保持手段と、
前記第１の保持手段からの出力信号と前記基準信号と出力手段の出力からフィードバックされた出力データ信号によって、前記第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、
前記遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする前記出力手段とを備え、
前記遅延量制御回路は、前記基準信号と前記出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、前記遅延制御信号発生手段からの遅延制御信号に基づいて、前記第１の保持手段で保持された前記入力データ信号を遅延させる遅延手段とを備え、
前記遅延手段は、
前記遅延制御信号の電気的レベルに応じて動作抵抗が変化する第１の能動素子からなる手段と、
前記第１の保持手段からの非反転出力信号に基づいてスイッチング動作をする第２の能動素子からなる手段と、
前記第２の能動素子の出力端子に結合され、充放電動作を行う静電容量手段と、
前記静電容量手段に充電された電圧に基づいてオンオフ動作を行う第３の能動素子を備えたことを特徴とする遅延制御回路。
請求項３記載の遅延制御回路において、
前記第１ないし第３の能動素子は、ＰチャネルトランジスタおよびＮチャンネルトランジスタの組によって構成されることを特徴とする遅延制御回路。
外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、
前記基準信号の変化点で前記入力データ信号を保持する第１の保持手段と、
前記第１の保持手段からの出力信号と前記基準信号と出力手段の出力からフィードバックされた出力データ信号によって、前記第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、
前記遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする前記出力手段とを備え、
前記遅延量制御回路は、前記基準信号と前記出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、前記遅延制御信号発生手段からの遅延制御信号に基づいて、前記第１の保持手段で保持された前記入力データ信号を遅延させる遅延手段とを備え、
前記遅延制御信号発生手段は、
Ｔ端子に前記出力手段からの出力データ信号が入力され、Ｄ端子に前記基準信号が入力され、Ｑ端子に前記出力手段からの出力データ信号によってラッチされた前記基準信号が出力され、反転Ｑ端子にＱ端子の信号が反転された信号が出力されるＤフリップフロップと、
前記の前記出力手段からの出力データ信号に基づいてパルスを発生させるワンショットパルス発生器と、
前記ワンショットパルス発生器で発生されたパルスと前記Ｄフリップフロップの非反転出力信号とのＮＡＮＤ演算を行う第１のＮＡＮＤ回路と、前記ワンショットパルス発生器で発生されたパルスと前記Ｄフリップフロップの反転出力信号とのＮＡＮＤ演算を行う第２のＮＡＮＤ回路と、
前記第１演算手段からの出力信号をカウントアップし、第２の演算手段からの出力信号をカウントダウンするカウンタと、
前記カウンタで得られたカウント結果を直流電気信号である遅延制御信号に変換するＤ／Ａ変換器とを備えたことを特徴とする遅延制御回路。
外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、
前記基準信号の変化点で前記入力データ信号を保持する第１の保持手段と、
前記第１の保持手段からの出力信号と前記基準信号と出力手段の出力からフィードバックされた出力データ信号によって、前記第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、
前記遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする前記出力手段とを備え、
前記遅延量制御回路は、前記基準信号と前記出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、前記遅延制御信号発生手段からの遅延制御信号に基づいて、前記第１の保持手段で保持された前記入力データ信号を遅延させる遅延手段とを備え、
前記遅延手段は、
ゲート電極が前記遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第１のＰチャネルトランジスタと、
ゲート電極とソース電極が前記第１のＰチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第１のＮチャネルトランジスタと、ゲート電極が前記遅延制御信号発生手段の出力端子に接続され、ソース電極が電源に接続される第２のＰチャネルトランジスタと、
ゲート電極が前記第１のＮチャネルトランジスタのドレイン電極に接続され、ソース電極がグラウンドに接続される第２のＮチャネルトランジスタと、
ゲート電極が前記第１の保持手段の非反転端子に接続され、ソース電極が前記第２のＰチャネルトランジスタのドレイン電極に接続され第３のＰチャネルトランジスタと、
ゲート電極が前記第１の保持手段の非反転端子に接続され、ソース電極が前記第２のＮチャネルトランジスタのドレイン電極に接続され第３のＮチャネルトランジスタと、
一端が前記第３のＰチャネルトランジスタのドレイン電極と前記第３のＮチャネルトランジスタのドレイン電極に接続され、他端がグラウンドに接続されるコンデンサと、
ゲート電極が前記コンデンサの一端に接続され、ソース電極が電源に接続される第４のＰチャネルトランジスタと、
ゲート電極が前記コンデンサの一端に接続され、ソース電極がグラウンドに接続される第４のＮチャネルトランジスタと、
前記第４のＰチャネルトランジスタのドレイン電極と前記第４のＮチャネルトランジスタのドレイン電極が遅延制御信号出力端子に接続されることを特徴とする遅延制御回路。
外部から入力した入力データ信号を基準信号に同期させて出力する遅延制御回路において、
前記基準信号の変化点で前記入力データ信号を保持する第１の保持手段と、
前記第１の保持手段からの出力信号と前記基準信号と出力手段の出力からフィードバックされた出力データ信号によって、前記第１の保持手段からの入力データ信号を遅延させる遅延量制御回路と、
前記遅延量制御回路からの出力を遅延して基準信号にタイミング合わせする前記出力手段とを備え、
前記遅延量制御回路は、前記基準信号と前記出力手段からの出力データ信号に基づいて遅延制御信号を発生するための遅延制御信号発生手段と、前記遅延制御信号発生手段からの遅延制御信号に基づいて、前記第１の保持手段で保持された前記入力データ信号を遅延させる遅延手段とを備え、
前記遅延量制御回路を、位相同期ループ回路を構成する電圧制御回路（ＶＣＯ）の出力端子と位相比較回路の入力端子との間に設けたことを特徴とする遅延制御回路。
請求項７記載の遅延制御回路において、
前記遅延制御回路は、
入力端子に基準信号が入力され、出力端子からの信号が位相同期ループ回路中の位相比較器の入力端子の一端に入力される入力回路と、
入力端子に位相同期ループ回路中のＶＣＯの出力が入力され、クロック端子に基準信号が入力され、制御端子に出力回路の出力端子から帰還された制御信号が入力され、これらの信号に基づいて、出力端子から前記位相同期ループ回路中の位相比較器の入力端子の他端にＶＣＯからの出力を遅延させて出力する遅延量制御回路と、前記ＶＣＯの出力信号によって入力データ信号をラッチするラッチ回路と、
前記ラッチ回路の出力を遅延させる出力回路とを備えたことを特徴とする遅延制御回路。