KR100657037B1

KR100657037B1 - 트랜지스터의 문턱값 변동에 의한 오동작을 저감시키는시프트 레지스터 및 그것을 이용한 액정 구동회로

Info

Publication number: KR100657037B1
Application number: KR1020050025459A
Authority: KR
Inventors: 치사토 이와사키; 다츠미 후지요시; 유키미츠 야마다; 고지 기쿠치
Original assignee: 알프스 덴키 가부시키가이샤
Priority date: 2004-03-29
Filing date: 2005-03-28
Publication date: 2006-12-13
Anticipated expiration: 2025-03-28
Also published as: KR20060044840A; JP2005285168A; US7336254B2; US20050212746A1

Abstract

본 발명은 트랜지스터에 인가되는 스트레스를 감소시켜, 트랜지스터의 문턱값 변동을 억제하고, 문턱값 변동에 의한 오동작을 저감시키는 시프트 레지스터 및 이 시프트 레지스터를 사용함으로써 경시적인 표시불량이 발생하지 않는 액정 구동회로를 제공하는 것이다.

본 발명의 시프트 레지스터는, 종속 접속된 복수의 단을 가지고, 위상이 다른 복수의 클럭에 의하여 출력신호의 시프트동작을 행하고, 각 단이 전단으로부터 신호를 입력하는 입력 다이오드와, 입력되는 신호의 전압 레벨의 전하를 유지하는 콘덴서와, 유지된 전압 레벨에 의해 온/오프 제어되고, 클럭에 동기하여 다음단에 출력신호를 출력하는 제 1 트랜지스터와, 입력 다이오드와 출력단자와의 사이에 있고, 제어전극이 다음단의 입력 다이오드에 접속되어 있어 클럭의 위상이 변화되었을 때 축적된 전하를 방전하여 제 1 트랜지스터를 오프하는 클램핑기능을 가지는 제 2 트랜지스터를 구비한다.

Description

트랜지스터의 문턱값 변동에 의한 오동작을 저감시키는 시프트 레지스터 및 그것을 이용한 액정 구동회로{SHIFT REGISTER TO REDUCE FALSE MOVEMENT FROM THE CHANGE OF TRANSISTOR'S THRESHOLD AND LIQUID CRYSTAL DRIVING CIRCUIT USING IT}

도 1은 본 발명의 제 1 실시형태에 의한 시프트 레지스터의 일 구성예의 회로를 나타내는 개념도,

도 2는 제 1 실시형태에 의한 시프트 레지스터의 동작을 설명하는 타이밍 차트,

도 3은 본 발명의 제 2 실시형태에 의한 시프트 레지스터의 일 구성예의 회로를 나타내는 개념도,

도 4는 본 발명의 제 1(및 제 2, 제 3) 실시형태에 의한 시프트 레지스터에 대하여 3상의 클럭을 공급한 경우의 동작을 나타내는 타이밍 차트,

도 5는 본 발명의 제 3 실시형태에 의한 시프트 레지스터의 일 구성예의 회로를 나타내는 개념도,

도 6은 본 발명의 시프트 레지스터를 주사선 구동회로에 사용한 액정 표시장치의 구성예를 나타내는 블럭도,

도 7은 본 발명의 시프트 레지스터를 제 1 및 제 2 시프트 레지스터로 구성 한 블럭도,

도 8은 종래예에 의한 시프트 레지스터의 구성예의 회로를 나타내는 개념도,

도 9는 도 8의 시프트 레지스터의 동작을 설명하는 타이밍 차트이다.

※도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4 : 트랜지스터 5 : 콘덴서

10 : 액정 표시장치

11 : 액티브 매트릭스회로(TFT-LCD ; 박막 트랜지스터의 액정 표시장치)

12 : 소스선 구동회로 13 : 주사선 구동회로

14 : 전원부 15 : 신호 제어회로

Qn-1 : 입력단자 Qn, Qn+1 : 출력단자

Rn-1, Rn, Rn+1 : 클럭단자

본 발명은 예를 들면 액정 디스플레이 등의 액정 표시장치에 설치하여 주사 구동신호를 주는 시프트 레지스터 및 그것을 사용한 액정 구동회로에 관한 것이다.

예를 들면, 컴퓨터의 표시장치 및 텔레비전에 사용되고 있는 액티브 매트릭스형의 액정 표시장치에 있어서는, 영상 신호선(소스선선)과 주사 구동 신호선(게이트선)이 격자형상으로 설치되어 있고, 이들 배선의 교점에 각 화소의 액정을 구 동하는 박막 트랜지스터 등의 스위칭소자가 설치되어 있다.

그리고 복수의 주사 구동 신호선에, 이들 신호선을 차례로 주사하여 하나의 주사 구동 신호선상의 모든 스위칭소자를 일시적으로 도통상태(온상태)로 하는 주사 구동신호가 주어지고, 영상 신호선에 대해서는 주사 구동 신호선에 동기하여 영상신호가 공급된다.

여기서, 복수의 주사 구동 신호선에 대하여 차례로 공급하는 동작을 행하는 것이 시프트 레지스터이다.

도 8, 도 9는 종래의 시프트 레지스터의 일례를 설명하기 위한 도면이다. 이 시프트 레지스터는 다단의 스테이지를 가지고 있으나, 도 8은 시프트 레지스터의 구성을 나타내는 스테이지 3단분의 회로도, 도 9는 도 8의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.

도 8에 나타내는 바와 같이, 각 스테이지(i-1, i, i+1)는 각각 4개의 트랜지스터와 1개의 커패시터의 조합으로 구성되어 있고, 이 구성으로 함으로써, 이들 트랜지스터에 잉여의 스트레스가 걸리지 않아 트랜지스터의 특성이 잘 열화되지 않는다는 이점을 얻고 있다.

예를 들면, 1개의 스테이지(i)에 착안하면, 전단의 스테이지(i-1)의 출력 (Gi-1)에 다이오드 접속된 입력 트랜지스터(51)가 접속되고, 입력 트랜지스터(51)의 출력전극에 출력 트랜지스터(52)의 제어전극 및 클램핑 트랜지스터(53)가 접속되어 있다.

또, 출력 트랜지스터(52)의 출력전극에 풀다운 트랜지스터(54)가 접속됨과 동시에, 출력 트랜지스터(52)의 제어전극과 출력전극과의 사이에 커패시터(55)가 삽입되어 있다.

상기 구성의 시프트 레지스터에 있어서는, 도 8에 나타내는 바와 같이 위상이 시프트한 복수의 클럭신호(CKA, CKB, CKC)가 각 스테이지(i-1, i, i+1)의 출력 트랜지스터(52)에 입력되고, 1개의 스테이지의 클램핑 트랜지스터(53)의 제어전극에는 2단 후의 스테이지의 출력이 입력되도록 되어 있다.

따라서, 도 8에서 파선에 의해 둘러 싼 스테이지(i)에 있어서, 도 9에 나타내는 바와 같이, 그 전단의 출력(Gi-1)이 「H」레벨일 때에 입력 트랜지스터(51)는 온상태가 되어 출력 트랜지스터(52)의 제어전극의 전위(Vbi)(제어신호)가 상승하고, 그 상태에 있어서 출력 트랜지스터(52)가 "0N"이 된다.

이에 의하여 출력 트랜지스터(52)에 입력되는 클럭신호(CKB)가 「H」레벨이 되면 상기 스테이지의 출력(Gi)이 「H」레벨이 되어 출력된다.

그후, 2단 후의 스테이지의 출력(G1+2)이 「H」레벨이 되고, 이것이 클램핑 트랜지스터(53)의 제어전극에 입력되면 클램핑 트랜지스터(53)가 온상태가 되기 때문에, 출력 트랜지스터(52)의 제어전극의 전위(Vbi)가 하강한다. 이와 같이 하여 각 스테이지(i-1, i, i+1)로부터 출력(Gi-1, Gi, Gi+1)이 차례로 출력되어 감으로써 예를 들면 액정 표시장치의 주사회로에 사용할 수 있다.

[특허문헌 1]

일본국 특개평08-87897호 공보

그러나, 특허문헌 1에 나타내는 시프트 레지스터에 있어서는, 도 9로부터 분 명한 바와 같이, 도 8에 Vbi로 나타내는 절점이, 클럭신호의 펄스폭의 3배의 기간에 걸쳐 「H」레벨 전압 이상의 높은 전압을 유지하여, 트랜지스터(52)의 제어전극(게이트전극)에 대하여 공급하고 있다.

예를 들면 도 8에 나타내는 시프트 레지스터에 있어서, i 단의 클램핑 트랜지스터(53)의 제어전극은 i+2단째의 Gi+2의 출력 펄스가 인가되는 구성으로 되어 있다.

이 회로동작은, i단의 출력후도 출력 트랜지스터(52)의 제어전극에 전압이 인가되어 있고, 출력 트랜지스터(52)를 온상태로 유지하여 클럭신호(CKB)가 「L」레벨이 되면 출력 트랜지스터(52)를 통하여 출력 배선의 전하를 방전시키고 있다.

풀다운·트랜지스터(54)는 연속적으로 도통하는 비스위칭 트랜지스터이고, 출력을 로우로 유지하는 풀다운 저항으로서 기능하나, 「H」레벨로 되어 있는 출력신호를 방전시키도록 사용되는 구성이 아니다.

이와 같은 회로동작을 설정한 이유로서는, 종래의 시프트 레지스터회로예에 있어서의 중간 섹션의 반전 증폭기가 출력 트랜지스터(52)와, 제어전극에 정전압이 접속된 풀다운·트랜지스터(54)로 구성되어 있는 경우, 이 풀다운·트랜지스터(54)의 잉여 스트레스에 의한 오동작을 해결하는 것이, 종래발명의 과제였기 때문이다.

이 과제에 대해서는, 이하의 2개의 구성이 해결책으로서 사용되고 있다.

. 제 1 방법

풀다운·트랜지스터(54)의 제어전극에 「H」레벨(전원전압)을 인가하는 것이 아니고, 이 풀다운·트랜지스터(54)의 문턱값 전압 정도를 인가하도록 하여, 스트 레스를 경감한 것이다(특허문헌 1).

즉, 풀다운·트랜지스터(54)의 제어전극에 인가되는 전압을, 문턱값 전압보다 약간 높은 전압으로 억제하여 인가한다.

그리고 상기한 이유로부터 풀다운·트랜지스터(54)의 제어전압을 높게 할 수 없기 때문에, 출력 트랜지스터(52)를 통하여 출력단자의 전하를 방전시키는 동작을 확실하게 행하기 위하여 n+2단 이후의 출력을, 클램핑·트랜지스터(53)의 제어전극에 주어 온상태로 하고, 출력 트랜지스터(52)를 오프상태로 한다.

동일한 회로구성에 있어서, i단째 스테이지의 클램핑·트랜지스터(53)를, i+1단 의 출력신호를 이용하여 온상태로 하는 것도 있다.

이 경우에도 특허문헌 1과 마찬가지로 클럭신호가 「H」레벨로부터 「L」레벨이 되어 출력 트랜지스터(52)를 거쳐 출력단자의 전하를 클럭단자에 방전시키고 있다.

그 때문에 클럭신호가 「H」레벨로부터 「L」레벨로 천이된 후, 잠깐동안 출력 트랜지스터(52)를 온으로 유지하여 두는 회로 설계가 필요하다.

그러나 출력 트랜지스터(52)의 제어전극의 전압과, 출력단자의 전압에는 상호의 조정기능이 없으므로 회로 설계의 여유도가 제한되기 때문에, 예를 들면 출력 트랜지스터(52)의 특성 열화에 의하여 회로동작이 불안정하게 되는 것이 염려된다.

. 제 2 방법

풀다운·트랜지스터(54)의 제어전극에 인가하는 전압을 펄스신호로 하고, 출력신호의 리세트(「H」레벨로부터「L」레벨의 천이)의 타이밍만 동작시키는 것으 로, 풀다운·트랜지스터(54)를 출력신호의 방전에 이용할 수 있다고 하고 있다.

즉, 출력단자의 리세트, 즉 전하의 방전을 「L」레벨이 된 클럭단자에 대하여 행하는 것이 아니고, 리세트용 트랜지스터를 온으로 하여 전하의 방전을 행한다.

이 때문에, 풀다운·트랜지스터(54)의 제어전극에의 전압인가를 단시간만큼으로 한정하는 부가회로를 설치한 것이다.

그 때문에, 클럭신호를 중간 트랜지스터의 제어전극에 인가하는 등, 복잡한 회로와 다른 트랜지스터에 대한 잉여 스트레스에 의한 문제가 염려된다.

특히, 클럭신호와 같은 반복의 전압 인가를 제어전극에 대하여 주는 것은 이하와 같이 바람직하지 않다.

잘 알려져 있는 바와 같이 트랜지스터의 제어전극에 직류전압을 계속하여 인가한 경우, 또는 연속적으로 클럭을 계속 준 경우, 트랜지스터를 온/오프상태로 하는 전압의 경계가 되는 문턱값 전압이 변화되어 이 트랜지스터로 이루어지는 회로가 정상적인 동작을 하지 않게 된다는 문제가 있다.

특허문헌 1에 있어서는, 풀다운 트랜지스터(54)의 잉여 스트레스를 대책하고 있으나, 출력 트랜지스터(52)에 대해서는 불필요한 전압이 제어전극에 인가되기 때문에, 도 8에 나타낸 트랜지스터(52)가 문턱값 전압의 변화에 의하여 소정의 문턱값 전압에서는 온상태가 되지 않게 되는 경우, 시프트 레지스터가 출력신호를 시프트한다는 동작을 행하지 않게 된다는 문제가 있다.

예를 들면 액정 표시장치의 주사회로에 사용되고 있으면, 주사구동 신호선을 차례로 구동하는 출력신호를 시프트할 수 없게 되기 때문에, 표시화면에 조금도 표시되지 않게 된다.

본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로, 트랜지스터에 인가되는 스트레스를 감소시켜 트랜지스터의 문턱값 변동을 억제하여 문턱값 변동에 의한 오동작을 저감시키는 시프트 레지스터 및 이 시프트 레지스터를 사용함으로써 표시불량을 발생시킬 염려가 없는 액정 구동회로를 제공하는 것을 목적으로 한다.

본 발명의 시프트 레지스터는, 종속 접속된 복수의 단을 가지고 위상이 다른 복수의 클럭에 의해 출력신호의 시프트동작을 행하는 시프트 레지스터이고, 상기 각 단이 전단으로부터 신호를 입력하는 입력 다이오드와, 그 입력 다이오드로부터 입력되는 신호의 전압 레벨의 전하를 유지하는 콘덴서와, 상기 콘덴서에 유지된 전압 레벨에 의해 온/오프제어되고, 클럭에 동기하여 다음단에 출력신호를 출력하는 제 1 트랜지스터와, 상기 입력 다이오드와 출력단자와의 사이에 삽입되어 제어전극이 다음단의 입력 다이오드에 접속되어 있고, 상기 클럭의 위상이 변화되었을 때, 상기콘덴서에 축적된 전하를 방전하여 상기 제 1 트랜지스터를 오프하는 클램핑 트랜지스터로서 동작하는 제 2 트랜지스터를 가지고 있는 것을 특징으로 한다.

이에 의하여 본 발명의 시프트 레지스터는, 상기 제 1 트랜지스터의 제어전극에 전압을 주고 있는 상기 콘덴서에 축적된 전하의 방전(리세트)을 클럭이 「H」레벨로부터 「L」레벨로 천이하는(다음단 : n + 1단으로 들어 가는 클럭 상승의) 타이밍에 동기하여 행하기 때문에, 제 1 트랜지스터에 대하여 불필요한 스트레스를 인가하는 기간을 대폭으로 저감하는 것이 가능하게 되어 제 1 트랜지스터의 문턱값 전압의 변화(열화)를 억제할 수 있다.

즉, 종래예와 같이 n + 1단 및 n + 2단의 출력신호를, 제 2 트랜지스터의 제어전극에 인가한 것과 달리, 본 발명의 시프트 레지스터는 n + 1단의 입력 다이오드와 콘덴서와의 접속점에, 제 2 트랜지스터의 제어전극을 접속하고 있기 때문에, 출력신호의 「H」레벨로부터 「L」레벨로의 천이에 동기하여 리세트동작이 행하여져 불필요한 제어전극에의 전압의 인가를 방지하고 있다.

본 발명의 시프트 레지스터는, 상기 출력신호가 출력되는 출력단자와, 상기 클럭이 입력되는 클럭단자와의 사이에 삽입되어 상기 클럭신호의 위상이 변화되었을 때, 상기 단자전압의 풀다운 트랜지스터로서 동작하는 제 3 트랜지스터를 가지고, 상기 클럭의 위상이 변화되었을 때, 상기 제 2 트랜지스터가 상기 콘덴서에 축적된 전하를 상기 제 3 트랜지스터를 거쳐 클럭단자에 방전하는 것을 특징으로 한다.

이에 의하여 본 발명의 시프트 레지스터는, 클럭단자가 「L」레벨이 되는 타이밍에 있어서, 제 2 트랜지스터에 의하여 콘덴서의 양 단자가 단락됨과 동시에 이 제 3 트랜지스터를 거쳐, 콘덴서의 양 단자가 동시에 방전되고, 제 1 트랜지스터의 제어전극에 대한 전압의 인가가 리세트되어 전압이 인가되는 시간을 단축할 수 있고, 또한 클럭이 「L」레벨의 타이밍에 콘덴서에 축적된 방전을 클럭단자에 의하여 행하기 때문에, 접지(GND)선이 필요없게 되어 시프트 레지스터의 구성이 콤팩트하 게 된다.

여기서 상기 제 3 트랜지스터에는, 자기단(n 단)의 출력단자와 클럭단자와의 사이에 클럭단자에 대하여 순방향으로 트랜지스터 접속하여 삽입한 것을 사용하여도 좋다.

본 발명의 시프트 레지스터는, 상기 입력 다이오드와 상기 클럭이 입력되는 클럭단자와의 사이에 삽입되고, 제어전극이 다음단의 입력 다이오드에 접속되어 있는 제 2 트랜지스터와 상기 출력신호가 출력되는 출력단자와, 상기 클럭이 입력되는 클럭단자와의 사이에, 상기 제 2 트랜지스터와 병렬로 삽입되고, 상기 클럭신호의 위상이 변화되었을 때, 상기 콘덴서에 축적된 전하를 클럭단자에 방전하는 상기 단자전압의 풀다운 트랜지스터로서 동작하는 제 3 트랜지스터를 가지는 것을 특징으로 한다.

이에 의하여 본 발명의 시프트 레지스터는, 클럭단자가 「L」레벨이 되는 타이밍에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터가 온상태가 되어 콘덴서의 양 단자가 클럭단자에 접속되는 상태가 되고, 콘덴서의 양 끝이 동시에 클럭단자에 의해 방전되고, 제 1 트랜지스터의 제어전극에 대한 전압의 인가가 리세트되어 전압이 인가되는 시간을 단축할 수 있고, 또한 클럭이 「L」레벨의 타이밍에 콘덴서에 축적된 방전을 클럭단자에 의하여 행하기 때문에, 접지(GND)선이 필요없게 되어, 시프트 레지스터의 구성이 콤팩트하게 된다.

본 발명의 시프트 레지스터는, 상기 제 3 트랜지스터의 제어전극이, 다음단의 다이오드의 출력에 접속되어 있고, 상기 클럭의 위상이 변화되었을 때, 상기 콘 덴서에 축적된 전하를 방전하는 것을 특징으로 한다.

이에 의하여 본 발명의 시프트 레지스터는, 클럭단자가 「L」레벨이 되는(다음단의 다이오드의 출력단자가 다음단의 제 1 트랜지스터를 온상태로 하는 전압이 된다) 타이밍에 있어서, 제 2 트랜지스터 및 제 3 트랜지스터가 온상태가 되어 콘덴서의 양 단자가 클럭단자에 접속되는 상태가 되고, 콘덴서의 양 끝이 동시에 클럭단자에 의해 방전되고, 제 1 트랜지스터의 제어전극에 대한 전압의 인가가 리세트되어 전압이 인가되는 시간을 단축할 수 있다.

본 발명의 시프트 레지스터는, 상기 다이오드가 제 4 트랜지스터로 형성되어 있기 때문에 전류용량을 작은 면적으로 취할 수 있기 때문에 용이하게 소정의 전류를 흘려, 형성면적이 작은 다이오드를 형성할 수 있다.

본 발명의 시프트 레지스터는, 제 1 시프트 레지스터를 복수의 블럭으로 분할하고, 각 블럭마다의 활성화를 제 2 시프트 레지스터에 의해 행함으로써, 출력신호를 시프트시키고 있는 제 1 시프트 레지스터를 선택적으로 동작시키는 것이 가능하기 때문에, 트랜지스터에 불필요하게 전하를 인가시키지 않으므로 특성 변화를 억제할 수있고, 또한 소비전력을 저감할 수 있다.

본 발명의 액정 구동회로는, 상기 기재의 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 액티브 매트릭스회로의 주사 구동신호를 생성시키기 위하여 사용되고 있기 때문에, 경시적인 트랜지스터의 특성변화에 의한 오동작을 억제할 수 있으므로, 회로로서 안정된 동작을 얻을 수 있다.

본 발명의 액정 구동회로는, 제 1 시프트 레지스터가 액티브 매트릭스회로의 박막 트랜지스터와 동일한 재료로 구성되고, 제 2 시프트 레지스터는 상기 박막 트랜지스터와는 다른 재료로 구성되어 있다. 따라서 제 1 시프트 레지스터는 상기 액티브 매트릭스회로와 동시에 형성되어 제조공정을 증가하는 일이 없는, 또 제 2 시프트 레지스터를 간단한 회로로 할 수 있기 때문에, 면적이 작고, 제조가 용이하게 된다

본 발명의 시프트 레지스터는, 종속 접속된 복수의 스테이지(레지스터단)를 가지고, 위상이 다른 복수의 클럭에 의하여 출력신호의 시프트동작을 행하는 시프트 레지스터이고, 상기 각 스테이지가, 전단의 스테이지로부터 출력신호를 입력하는 입력 다이오드[(다이오드접속된 트랜지스터(1)] 와, 이 입력 다이오드로부터 입력되는 출력신호의 전압레벨의 전하를 유지하는 콘덴서와, 이 콘덴서에 유지된 전압 레벨에 의하여 온/오프 제어되고, 클럭에 동기하여 다음단의 스테이지에 출력신호를 출력하는 출력용 트랜지스터[트랜지스터(2)]와, 입력 다이오드와 출력단자와의 사이에 삽입되고, 제어전극이 다음단의 스테이지의 입력 다이오드에 접속되어 있어 클럭의 위상이 변화되었을 때, 상기 콘덴서에 축적된 전하를 방전하여 출력용 트랜지스터를 오프하는 클램핑 트랜지스터로서 동작하는 트랜지스터[트랜지스터(3)]를 가지고 있다.

이하, 본 발명의 일 실시형태에 의한 시프트 레지스터를 도면을 참조하여 설명한다.

<제 1 실시형태>

도 1은 제 1 실시형태에 있어서의 시프트 레지스터의 구성예를 나타내는 회 로의 개념도이고, 이 시프트 레지스터의 스테이지의 3단(n-1, n, n+1단)분을 발췌한 도면이다.

어느 쪽의 스테이지도 동일한 구성이기 때문에, n단째의 스테이지를 대표하여 설명한다.

스테이지는, 트랜지스터(1, 2, 3, 4) 및 콘덴서(5)로 구성되어 있다. 여기서 트랜지스터(1, 2, 3, 4)는, 예를 들면 n 채널형의 MIS 트랜지스터이다.

트랜지스터(4)는, 입력단자(Qn-1)[n-1단의 스테이지(Sn-1)로서는 출력단자]와 콘덴서(5)의 한쪽의 단자[또는 접속점(Pn)]와의 사이에, 다이오드접속에 의하여 삽입되어 있다. 트랜지스터(4)로 형성된 다이오드는, 입력단자(Qn-1)로부터 콘덴서(5)에 대하여 순방향으로 접속되어 있다.

트랜지스터(4)는 소스단자가 콘덴서(5)의 한쪽의 단자에 접속되고, 드레인단자가 제어전극과 함께 입력단자(Qn-1)에 접속되어 있다.

트랜지스터(1)는 드레인단자가 클럭단자(Rn)에 접속되고, 제어전극이 접속점 (Pn)에 접속되고, 소스단자가 콘덴서(5)의 다른쪽의 단자[또는 출력단자(Qn+1)]에 접속되어 있다. 여기서 출력단자(Qn)는 n+1단(n단째의 후단)의 스테이지(Sn+1)에 있어서는 입력단자가 된다.

트랜지스터(2)는 드레인단자가 출력단자(Qn)에 접속되고, 소스단자가 접속점(Pn)에 접속되며, 제어전극이 n+1단째(n단째의 후단)의 스테이지(Sn+1)에 접속되어 있다.

여기서 접속점(Pn+1)은, n+1단째의 스테이지(Sn+1)에 있어서 트랜지스터(4) 의 소스단자와 콘덴서(5)의 한쪽의 단자가 접속되어 있는 접속점이다.

트랜지스터(3)는 풀다운 트랜지스터로서, 클럭단자(Rn)와 출력단자(Qn+1)와의 사이에 있어서 트랜지스터(1)와 병렬로 접속되고, 제어전극이 소스단자, 즉 출력단자(Qn+1)와 접속되어 클럭단자(Rn) 방향에 대하여 이루어지도록 순방향으로 다이오드접속되어 있다.

또, 트랜지스터(3)는 출력신호를 출력한 후, 클럭단자에 입력되는 클럭(CK2)이 「L」레벨의 기간에 있어서, 출력단자(Qn)의 전하를 방전하는 풀다운 기능을 가진다. 또한 이때 트랜지스터(2)도 마찬가지로 출력단자(Qn)의 전하를 방전하고 있기때문에 동작 원리상은 트랜지스터(3)를 부가하고 있지 않은 회로이어도 좋다.

다음에 도 2를 참조하여 도 1에 나타낸 제 1 실시형태에 의한 시프트 레지스터의 동작을 설명한다. 도 2는 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.

시각 t1에 있어서, 클럭(CK1)이 「L」레벨로부터 「H」레벨로 천이하고(위상이 변화되면), 클럭(CK2)이 「H」레벨로부터 「L」레벨에 천이하면, 스테이지(Sn)의 전단(n-1단째)의 스테이지(Sn-1)로부터 출력신호(n-1)가 출력된다. 이때 트랜지스터(2)는 오프상태이다.

이에 의하여 스테이지(Sn)에 있어서, 다이오드접속된 트랜지스터(4)를 거쳐 접속점(Pn)에 대하여 출력신호(n-1)에 의한 전류가 입력되고, 콘덴서(5)에 전하가 축적되어 소정의 전압 레벨에 접속점(Pn)의 전위가 상승하여, 전압(V1)이 된다.

그리고 트랜지스터(1)는 접속점(Pn)의 전위가 문턱값 전압 이상이 된 시점에 서 온상태가 되나, 클럭(CK2)이 「L」레벨이기 때문에, 출력단자(Qn)의 전위는 「L」 레벨 그대로이다.

또, n-1단째의 스테이지(Sn-1)에 있어서의 트랜지스터(2)의 제어 전압값은「H」 레벨이 되나, 클럭(CK1)이 「H」레벨이기 때문에 접속점(Pn-1) 및 출력단자(Qn-1)의 출력 레벨은, 「H」레벨의 전압과 동등 이상으로 되어 있다.

시각 t2에 있어서, 클럭(CK1)이 「H」레벨로부터 「L」레벨로 천이하고, 클럭 (CK2)이 「L」레벨로부터 「H」레벨로 천이하면, 클럭단자(Rn)로부터 트랜지스터(1)를 거쳐, 클럭(CK2)의 「H」레벨의 전압이 출력단자(Qn)에 대하여 공급된다.

따라서, 콘덴서(5)의 한쪽의 단자[접속점(Pn)측)가, 다른쪽의 단자가 상승하는 것에 의한 부트스트랩에 의하여 전위가 상승하여, 전압(V1 + V2)이 된다. 여기서 전압(V2)은 기생용량이 없으면 V1과 대략 같은 전압이다.

이에 의하여 트랜지스터(1)의 제어전극의 전압이, 클럭(CK2)의 「H」레벨의 전압보다 충분히 높아져 문턱값 전압에 의한 전압 강하를 없애어 출력단자(Qn)의 전압을 클럭(CK2)의 「H」레벨의 전압과 대략 같은 값으로 상승시킨다.

그리고 출력단자(Qn)에 있어서의 출력신호(n)가 「L」레벨로부터 「H」레벨로 천이, 즉 주사 구동신호가 「H」레벨의 펄스로 출력되게 된다.

이때 전단의 스테이지(Sn-1)에 있어서, 클럭(CK1)이 「H」레벨로부터 「L」레벨이 되기 때문에, 접속단자(Qn-1)[주로 콘덴서(5)]에 축적되어 있는 전하는 트랜지스터(1) 및 다이오드접속되어 있는 트랜지스터(3)를 거쳐, 클럭단자(Rn-1)로부터 방전되어 출력신호(n-1)가 「H」레벨로부터 「L」레벨로 천이한다.

또, 전단의 스테이지(Sn-1)에 있어서 접속점(Pn-1)[주로 콘덴서(5)]에 축적되어 있는 전하가 트랜지스터(2 및 3)를 거쳐 클럭단자(Rn-1)로부터 동시에 방전된다.

그리고 다음단(n+1단째)의 스테이지(Sn+1)에 있어서, 출력신호(n)가 「L」레 벨로부터 「H」레벨로 천이함으로써, 다이오드접속된 트랜지스터(4)를 거쳐 접속점 (Pn+1)에 대하여 출력신호(n)에 의한 전류가 입력되어 콘덴서(5)에 전하가 축적되고, 소정의 전압 레벨로 접속점(Pn+1)의 전위가 상승하여 전압(V1)이 된다.

이때 스테이지(Sn+1)에 있어서, 트랜지스터(2)가 온상태가 되나, 클럭(CK1)이「L」레벨로 되어 있기 때문에, 출력단자(Qn+1)로부터 출력되는 출력신호(n+1)의 전압 레벨은 「L」레벨 그대로 변화하지 않는다.

다음에 시각 t3에 있어서, 클럭(CK1)이 「L」 레벨로부터 「H」레벨로 천이하고, 클럭(CK2)이 「H」 레벨로부터 「L」레벨로 천이한다.

그리고 스테이지(Sn)에 있어서, 출력단자(Qn)[주로 콘덴서(5)]에 축적되어 있던 전하가 트랜지스터(1) 및 다이오드 접속된 트랜지스터(3)를 거쳐 클럭단자(Rn)에 방전되고, 출력신호(n)가 「H」레벨로부터 「L」레벨로 천이한다.

또, 스테이지(Sn)에 있어서, 트랜지스터(2)가 온상태에 있기 때문에, 접속점 (Pn)[주로 콘덴서(5)]에 축적되어 있던 전하가 트랜지스터(2) 및 트랜지스터(3)를 거쳐 동시에 방전되어 접속점(Pn) 및 출력단자(Qn)가 「L」레벨의 전압[트랜지스터(3)의 문턱값 전압 이하)이 된다.

이에 의하여 트랜지스터(1)의 제어전극의 전압레벨이 「H」레벨로부터 「L」 로 천이하기 때문에 트랜지스터(1)는 오프상태가 된다.

그리고 스테이지(Sn+1)의 출력단자(Qn+1)로부터 출력되는 출력신호(n+1)는, 시각 t2에 있어서의 스테이지(Sn)와 동일한 동작에 의하여 「L」레벨로부터 「H」레벨로 천이, 즉 주사 구동신호가 「H」레벨의 펄스로 출력되게 된다.

상기한 동작에 의하여 클럭의 위상이 다른, 즉 동일 주기이고, 「H」레벨과 「L」레벨이 겹치지 않는(즉 180도 위상이 다르다) 클럭(CK1) 및 클럭(CK2)에 의하여 시계열로 종속 접속된 스테이지가 접속 순서대로 클럭의 주기에 맞추어 「H」레벨의 출력신호를 차례로 출력하여 각 주사선에 대한 주사 구동신호로 하고 있다.

또, 트랜지스터(1)의 출력신호의 발생을 억제하는 클램핑동작은, 클램핑용 트랜지스터(2)의 제어전극에, 다음단의 트랜지스터(4)의 출력을 접속하고 있음으로써 자기단의 출력신호가 「L」레벨이 되는 타이밍(클럭단자로부터 입력되는 클럭이「L」 레벨이 되는 타이밍)으로 행하여진다.

따라서 트랜지스터(1)의 제어전극에 「H」레벨의 전압이 인가되어 있는 시간이 자기단의 출력신호의 펄스시간과 다음단의 출력신호의 펄스시간의 합계 시간과 대략 일치하게 되어 출력신호가 「H」레벨인 시간(펄스 시간)의 약 2배가 된다.

이에 의하여 트랜지스터(1)의 제어전극에 「H」레벨의 전압이 인가되어 있는 시간이 이미 나타낸 종래예의 2/3 이고(도 9참조), 트랜지스터(1)의 열화를 종래예와 비교하여 저감시킬 수 있다.

또, 클램핑용 트랜지스터(2)의 제어전극에 인가되는 전압은, 다음단의 스테이지의 출력 트랜지스터(1)의 제어전극에 인가되는 전압이고, 대략 동일한 스트레 스조건이 된다.

따라서 전체적으로 「H」레벨 및 「L」레벨의 천이상태가 동일하기 때문에, 평균적인 스트레스로 할 수 있어, 열화의 진행이 빠른 요인을 가지는 트랜지스터를 없앰으로써, 어느 하나의 트렌지스터의 열화의 정도가 영향을 미치는 회로의 경시적 동작 불량을 억제할 수 있다.

또한 커패시터(5)는 트랜지스터(1)의 제어전극에 인가하는 전압을 유지하기 위한 용량이고, 또한 부트스트랩 기능에 사용된다.

이미 설명한 바와 같이 트랜지스터(1)의 제어전극에 인가되는 전압이 부트스트랩되어 전원전압보다 상승함으로써, 트랜지스터(1)의 온동작이 촉진된다.

마찬가지로 클램핑용 트랜지스터(2)의 동작도 촉진되기 때문에, 더욱 고속의 펄스동작에 대응할 수 있게 된다.

상기한 시프트 레지스터는 외부의 클럭이 종래예와 같은 3상 클럭뿐만 아니라, 2상 클럭으로 동작시킬 수 있다.

그리고 2상 클럭을 적용함으로써 신호의 배선수를 보다 적게 할 수 있어, 클럭회로가 3상인 경우에 비하여 간이하게 되어 회로의 형성에 필요한 면적을 더욱 작게 할수 있다.

< 제 2 실시형태 >

도 3에 본원 발명의 제 2 실시형태에 의한 시프트 레지스터의 구성예를 나타낸다. 도 3은 도 1과 마찬가지로 시프트 레지스터의 3단(n-1, n, n+1단)분을 발췌한 도면이다.

제 1 실시형태와의 차이는, 풀다운용 트랜지스터(3)의 제어전극을, 클램핑용트랜지스터(2)의 제어전극과 마찬가지로, 다음단의 스테이지(Sn+1)의 트랜지스터(4)의 출력(즉 접속점)에 접속하고 있는 점이다. 도 1과 동일한 구성에 대해서는 동일한 부호를 붙이고 설명을 생략한다.

제 2 실시형태에 의한 시프트 레지스터는, 3상의 클럭을 사용한 도 4의 타이밍 차트인 것을 제외하고, 도 2의 타이밍 차트에서 설명한 제 1 실시형태와 동일한 동작을 행한다.

즉, 클럭(CK1, CK2 및 CK3)의 위상이 변화함으로써, 대응하는 스테이지의 콘덴서의 전하가 방전되고, 그 다음단의 스테이지의 콘덴서(5)가 충전됨으로써 출력신호가 「H」레벨에서 출력되게 된다.

다음단의 접속단자의 전위가 「H」레벨이 된 시점에 있어서, 트랜지스터(3)는 트랜지스터(2)와 마찬가지로 온상태가 되고, 「L」레벨의 시점에 있어서, 트랜지스터(3)는 트랜지스터(2)와 마찬가지로 오프상태가 된다.

이에 의하여 제 2 실시형태는, 제 1 실시형태의 효과에 더하여 트랜지스터(2)의 제어전극과 마찬가지로 부트스트랩으로 상승한 전압이 트랜지스터(3)의 제어전극에 인가되기 때문에 풀다운동작이 트랜지스터의 문턱값 전압에 제한되지 않고, 클럭의 「L」레벨의 전압에 도달하기까지 출력단자의 전압을 저하시킬 수 있다.

< 제 3 실시형태 >

도 5에 본원 발명의 제 3 실시형태에 의한 시프트 레지스터의 구성예를 나타낸다. 도 5는 도 1과 마찬가지로 시프트 레지스터의 3단(n-1, n, n+1단)분을 발췌 한 도면이다.

제 2 실시형태와의 차이는, 클램핑용 트랜지스터(2)와, 풀다운용 트랜지스터(3)가 클럭단자에 대하여 병렬로 접속되어 트랜지스터(2)가 접속점에 축적된 전하, 트랜지스터(3)가 출력단자에 축적된 전하를 클럭단자에 방전하는 점이다.

즉, 클럭(CK1, CK2 및 CK3)의 위상이 변화함으로써, 대응하는 스테이지의 콘덴서의 전하가 방전되고, 그 다음단의 스테이지의 콘덴서가 충전됨으로써 출력신호가「H」레벨에서 출력되게 된다.

제 3 실시형태에 의한 시프트 레지스터는, 도 4의 타이밍 차트에서 설명한 제 2 실시형태와 동일한 동작을 행한다.

그리고 제 3 실시형태에 있어서는 콘덴서(5)의 양 단자에 축적된 전하를 트랜지스터(2) 및 트랜지스터(3)에 의하여 각각 독립하여 클럭단자에 방전하고 있다.

이것에 의하여 제 3 실시형태에 있어서는 제 1 및 제 2 실시형태와 비교하여 콘덴서(5)에 축적된 전하를 고속으로 방출할 수 있기 때문에, 고속동작이 필요한 시프트 레지스터에 적합하다.

다음에 도 4는 제 1, 제 2 및 제 3 실시형태에 대하여, 3상의 클럭을 사용한 경우의 동작을 나타내는 타이밍 차트이다.

2상을 대신하여 3상을 사용한 경우에도, 종래예와 비교하여 트랜지스터(1)의 제어전극에 「H」레벨의 전압이 인가되어 있는 기간이 종래예의 2/3로서, 트랜지스터(1)의 열화를 종래예와 비교하여 저감시킬 수 있다.

2상의 경우와의 차이는, 시각 t3에 있어서 스테이지(Sn+1)에 클럭(CK1)이 공 급되는 것이 아니고, 클럭(CK3)이 공급되는 것으로, 시프트 레지스터의 동작 자체는 2상의 경우와 동일하다.

또, 제 2 및 제 3 실시형태에 있어서, 3상 클럭을 사용하는 대신에, 2상 클럭의 듀티비를 조정하여 CK1과 CK2의 어느 것이나 오프의 타이밍을 만듦으로써 회로의 동작을 손상하지 않고 배선을 적게 하는 것이 가능하다.

여기서 2상 클럭의 듀티비의 조정은, 클럭의 상승, 하강의 파형을 정형하여 딜레이 등의 파형의 둔함을 수정하여, 다른 클럭과 「H」레벨의 상태가 겹치지 않도록 조정하는 회로 구성으로 하는 것만으로 좋다.

또한 이상의 실시형태에 있어서, 풀다운용 트랜지스터(3)는 각 스테이지에 대하여 1개만 접속하고 있으나, 출력신호가 「L」레벨인 기간을, 복수개의 풀다운 트랜지스터로 「L」레벨로 제어하도록 하여도 좋다.

또, 도 6은 액정 표시장치의 게이트선 구동회로에 본 발명의 시프트 레지스터를 적용한 회로 구성도이다.

TFT-LCD의 액티브 매트릭스회로와 주사선 구동회로(게이트 구동회로)를 아몰퍼스실리콘 또는 다결정 실리콘으로 구성하면, 동일 공정으로 제조 가능하게 되기 때문에 제조공정이 간단해진다.

여기서, 신호제어부는 소스선 구동회로의 신호와 동시에, 게이트선 구동회로의 일부의 기능을 분할하여 담당하게 하는 것이 가능하다.

또, 이 액정 표시장치(10)는 영상 신호선(소스선)과 주사 신호선(게이트선)이 격자형상으로 설치되고, 이들 배선의 교점에 각 화소의 액정을 구동하는 박막 트랜지스터가 설치된 TFT-LCD부(11)와, 소스선과 게이트선을 각각 구동하는 소스선 구동회로(12), 게이트선 구동회로(13)와, 이들 구동회로(12, 13)에 대하여 전원전압 및 영상신호, 주사신호를 각각 공급하는 전원부(14), 신호제어부(15)로 구성되어 있다.

상기 회로구성의 액정 표시장치(10)에 있어서, 게이트선 구동회로(13)에 시프트 레지스터가 사용되고 있다. 예를 들면 게이트선 구동회로(13) 중의 시프트 레지스터에 의한 게이트 주사동작에 대하여 설명하면, 각 게이트선에 게이트선 구동용 트랜지스터가 접속되어 있고, 이들 트랜지스터는 게이트선 구동회로(13) 중의 시프트 레지스터에 의하여 위로부터 밑으로 차례로 1개씩 1주사 기간만 도통상태가 되도록 구동된다. 그 결과, 수평 동기신호에 동기하여 임의의 게이트선에 접속된 게이트선구동용 트랜지스터가 도통상태가 되면 이 게이트선에 접속된 모든 박막 트랜지스터가 도통상태가 된다. 이와 같이 하여 각 소스선상의 영상신호인 전하가 각 화소전극의 용량에 축적된다.

다음에 도 7은 실제로 출력신호(주사 구동신호)를 출력시키는 제 1 시프트 레지스터와 이 제 1 시프트 레지스터의 어느 것을 활성화시킬지(전원 등을 공급한다)를 제어하는 제 2 시프트 레지스터의 구성을 나타내고 있다.

여기서, 제 1 시프트 레지스터는 복수의 블럭으로 분할된 구성을 하고 있고, 제 2 시프트 레지스터는 이네이블신호를 차례로 시프트시켜 분할된 블럭에 있어서의 소정의 블럭을 선택적으로 동작시킨다(이네이블상태로 한다).

이것에 의하여 제 1 시프트 레지스터는 블럭마다 동작하고, 다른 동작의 필 요가 없는 불필요한 기간에 정지시켜져 있기 때문에, 제 1 시프트 레지스터 전체의 소비전력이 절약됨과 동시에, 불필요한 펄스의 인가 및 전원이 연속적인 인가에 의한 회로의 열화를 예방할 수 있다.

또 제 2 시프트 레지스터에 의하여 차례로 이네이블이 되는 구성이기 때문에, 제 1 시프트 레지스터에 복잡한 전원을 줄이는 기능을 부가할 필요가 없어, 회로 규모를 크게 하지 않고, 소비전력을 저감시키며, 또한 회로의 열화를 억제하는 것이 가능하다.

제 1 시프트 레지스터를 블럭(B1) 내지 블럭(Bn)으로 n분할하고, 제 2 시프트 레지스터가 이네이블신호를 시계열로 각 블럭에 공급하여 출력신호가 출력되는 블럭을 선택적으로 활성화함으로서, 선택된 각 블럭은 주사선(G1∼Gm)에 대하여 출력신호를 차례로 공급하여 액티브 매트릭스회로에 주사 구동신호를 출력하게 된다.

예를 들면 주사선(G1∼G6)에 차례로 주사 구동신호로서 스타트신호 및 클럭신호(2상 등)를 출력하는 경우, 제 2 시프트 레지스터는 블럭(B1)에 대하여 이네이블신호를 출력한다.

그리고 블럭(B1) 내의 스테이지의 시프트가 종료되면 제 2 시프트 레지스터는 블럭(B2)에 대하여 이네이블신호로서 클럭신호를 출력한다.

여기서 제 2 시프트 레지스터가 이네이블신호를 시프트하는 주기는, 제 1 시프트 레지스터가 출력신호를 시프트하는 주기의 출력단자(출력신호를 출력하는 단자) 수배로 한다.

도 7의 구성이면, 출력단자는 G1 내지 G5까지의 5단자가 있기 때문에, 제 2 시프트 레지스터가 이네이블신호를 시프트하는 주기는 제 1 시프트 레지스터가 출력신호를 시프트하는 주기의 5배로 설정된다.

이에 의하여 소정 블럭의 출력신호의 시프트가 종료되면, 제 2 시프트 레지스터에 있어서 이네이블신호가 다음의 블럭에 대하여 공급되도록 시프트된다.

또 제 1 시프트 레지스터가 액티브 매트릭스회로(박막 트랜지스터)와 동일한 재료(또는 동일한 제조공정)로 구성되어 있고, 제 2 시프트 레지스터는 상기 액티브 매트릭스회로와는 달리, 실리콘 웨이퍼 등에 형성된 IC 칩으로 구성되어 있다. 박막 트랜지스터에 인가되는 스트레스는, IC칩으로부터 이네이블신호가 출력되고 있는 기간뿐이기 때문에, 열화되기 쉬운 박막 트랜지스터의 경시적 동작 불량을 억제할 수 있다.

이상 설명한 바와 같이 본 발명의 시프트 레지스터에 의하면 각 트랜지스터에 인가되는 스트레스를 감소시켜 트랜지스터의 문턱값 변동을 억제함으로써, 문턱값 변동에 의한 오동작을 저감시키는 것이 가능하게 되어, 표시불량을 발생시킬 염려가 없는 액정 구동회로를 작성할 수 있다.

Claims

종속 접속된 복수의 단을 가지고 위상이 다른 복수의 클럭에 의하여 출력신호의 시프트동작을 행하는 시프트 레지스터이고, 상기 각 단이,

전단으로부터 신호를 입력하는 입력 다이오드와,

상기 입력 다이오드로부터 입력되는 신호의 전압 레벨의 전하를 유지하는 콘덴서와,

드레인단자가 클럭단자에 접속되고, 소스단자가 상기 콘덴서의 한쪽 단자에 접속되어 있고, 상기 콘덴서에 유지된 전압 레벨에 의하여 온/오프제어되고, 클럭에 동기하여 다음단에 출력신호를 출력하는 제 1 트랜지스터와,

상기 입력 다이오드와 출력단자와의 사이에 삽입되어 제어전극이 다음단의 입력 다이오드에 접속되어 있고, 상기 클럭의 위상이 변화되었을 때 상기 콘덴서에 축적된 전하를 방전하여 상기 제 1 트랜지스터를 오프하는 클램핑 트랜지스터로서 동작하는 제 2 트랜지스터를 가지고 있는 것을 특징으로 하는 시프트 레지스터.
제 1항에 있어서,

상기 출력신호가 출력되는 출력단자와, 상기 클럭이 입력되는 클럭단자와의 사이에 삽입되고, 상기 클럭신호의 위상이 변화되었을 때, 상기 단자전압의 풀다운 트랜지스터로서 동작하는 제 3 트랜지스터를 가지고,

상기 클럭의 위상이 변화되었을 때, 상기 제 2 트랜지스터가 상기 콘덴서에 축적된 전하를, 상기 제 3 트랜지스터를 거쳐 클럭단자에 방전하는 것을 특징으로 하는 시프트 레지스터.
제 2항에 있어서,

상기 제 2 트랜지스터의 제어전극이, 다음단의 입력 다이오드의 출력에 접속되어 있고, 상기 클럭의 위상이 변화되었을 때, 상기 콘덴서에 축적된 전하를 방전하는 것을 특징으로 하는 시프트 레지스터.
제 1항에 기재된 시프트 레지스터를 제 1 시프트 레지스터로 하고, 제 1 시프트 레지스터를, 블록별로 동작하여 동작이 필요없는 불필요한 기간에 정지하는 복수의 블럭으로 분할하여, 각 블럭마다의 활성화를 제 2 시프트 레지스터에 의하여 행하는 것을 특징으로 하는 시프트 레지스터.
제 1항에 기재된 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 액티브 매트릭스회로의 주사 구동신호를 생성시키기 위하여 사용되고 있는 것을 특징으로 하는 액정 구동회로.
제 4항에 기재된 제 1 시프트 레지스터가 액티브 매트릭스회로의 박막 트랜지스터와 동일한 재료로 구성되고, 제 2 시프트 레지스터는 상기 박막 트랜지스터와는 다른 재료로 구성되어 있는 것을 특징으로 하는 액정 구동회로.
종속 접속된 복수의 단을 가지고, 위상이 다른 복수의 클럭에 의하여 출력신호의 시프트동작을 행하는 시프트 레지스터이고, 상기 각 단이 전단으로부터 신호를 입력하는 입력 다이오드와,

상기 입력 다이오드로부터 입력되는 신호의 전압 레벨의 전하를 유지하는 콘덴서와, 상기 콘덴서에 유지된 전압 레벨에 의하여 온/오프제어되고,

드레인단자가 클럭단자에 접속되고, 소스단자가 상기 콘덴서의 한쪽 단자에 접속되어 있고, 클럭에 동기하여 다음단에 출력신호를 출력하는 제 1 트랜지스터와,

상기 입력 다이오드와 상기 클럭이 입력되는 클럭단자와의 사이에 삽입된 제 2 트랜지스터와,

상기 출력신호가 출력되는 출력단자와 상기 클럭이 입력되는 클럭단자와의 사이에 상기 제 2 트랜지스터와 병렬로 삽입되고, 상기 클럭신호의 위상이 변화되었을 때, 상기 콘덴서에 축적된 전하를 클럭단자에 방전하는 상기 단자전압의 풀다운 트랜지스터로서 동작하는 제 3 트랜지스터를 가지는 것을 특징으로 하는 시프트 레지스터.
제 7항에 있어서,

상기 제 2 트랜지스터의 제어전극이, 다음단의 입력 다이오드의 출력에 접속되어 있고, 상기 클럭의 위상이 변화되었을 때, 상기 콘덴서에 축적된 전하를 방전하는 것을 특징으로 하는 시프트 레지스터.
제 7항에 기재된 시프트 레지스터를 제 1 시프트 레지스터로 하고, 제 1 시프트 레지스터를 블록별로 동작하여 동작이 필요없는 불필요한 기간에 정지하는 복수의 블럭으로 분할하여, 각 블럭마다의 활성화를 제 2 시프트 레지스터에 의하여 행하는 것을 특징으로 하는 시프트 레지스터.
제 7항에 기재된 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 액티브 매트릭스회로의 주사 구동신호를 생성시키기 위하여 사용되고 있는 것을 특징으로 하는 액정 구동회로.
제 9항에 기재된 제 1 시프트 레지스터가 액티브 매트릭스회로의 박막 트랜지스터와 동일한 재료로 구성되고, 제 2 시프트 레지스터는 상기 박막 트랜지스터와는 다른 다른 재료로 구성되어 있는 것을 특징으로 하는 액정 구동회로.