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KR101296645B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

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KR101296645B1
KR101296645B1 KR1020070023835A KR20070023835A KR101296645B1 KR 101296645 B1 KR101296645 B1 KR 101296645B1 KR 1020070023835 A KR1020070023835 A KR 1020070023835A KR 20070023835 A KR20070023835 A KR 20070023835A KR 101296645 B1 KR101296645 B1 KR 101296645B1
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stage
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pulse
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장용호
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엘지디스플레이 주식회사
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Abstract

본 발명은 방전용 전원라인의 부하를 줄임과 아울러 각 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터에 관한 것으로, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며; 각 스테이지가, 노드의 신호상태에 따라 제어되며, 서로 다른 위상의 클럭펄스를 전송하는 다수의 클럭전송라인들 중 어느 하나와 상기 출력단자간에 접속된 풀업 스위칭소자; 및, 상기 노드의 신호상태를 제어하며, 상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스를 사용하여 상기 노드를 방전상태로 만드는 노드 제어부를 포함함을 그 특징으로 한다.
액정표시장치, 쉬프트 레지스터, 노드, 노드 제어부

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터내의 하나의 스테이지를 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 4는 도 2에 구비된 스테이지의 제 1 회로 구성을 나타낸 도면
도 5는 도 2에 구비된 스테이지의 제 2 회로 구성을 나타낸 도면
도 6은 도 2에 구비된 스테이지의 제 3 회로 구성을 나타낸 도면
도 7은 도 2에 구비된 스테이지의 제 4 회로 구성을 나타낸 도면
도 8은 도 2에 구비된 스테이지의 제 5 회로 구성을 나타낸 도면
도 9는 도 2에 구비된 스테이지의 제 6 회로 구성을 나타낸 도면
도 10은 도 2에 구비된 스테이지의 제 7 회로 구성을 나타낸 도면
도 11은 도 2에 구비된 스테이지의 제 8 회로 구성을 나타낸 도면
도 12는 도 2에 구비된 스테이지의 제 9 회로 구성을 나타낸 도면
도 13은 도 2에 구비된 스테이지의 제 10 회로 구성을 나타낸 도면
도 14는 도 2의 제 1 내지 제 3 스테이지의 회로 구성을 나타낸 도면
도 15는 도 14의 회로 구성을 갖는 쉬프트 레지스터에서 제 7 스테이지로부 터 출력된 스캔펄스의 파형을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
Vout: 스캔펄스 VDD : 충전용 전압원
VSS : 방전용 전압원 Vst : 스타트 펄스
ST : 스테이지 CLK : 클럭펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 방전용 전원라인의 부하를 줄여 오동작을 방지할 수 있으며, 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
여기서, 상기 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 상기 스캔펄스는 쉬프트 레지스터에 의해 발생된다.
도 1은 종래의 쉬프트 레지스터내의 하나의 스테이지를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(100)을 포함한다.
각 스테이지(100)는 서로 종속적으로 접속된다. 각 스테이지는 클럭전송라인으로부터의 클럭펄스를 공급받아 차례로 스캔펄스를 출력한다.
각 스테이지는 다수의 노드와, 상기 노드의 신호상태를 제어하기 위한 노드 제어부와, 상기 노드에 접속되어 상기 노드의 상태에 따라 스캔펄스를 출력하는 출력부를 갖는다.
종래에는 상기 노드를 방전상태로 유지하기 위해서, 정전압인 방전용 전압원을 사용한다.
그러나, 종래의 쉬프트 레지스터에는 다음과 같은 문제점이 있었다.
첫째, 상기 방전용 전압원은 각 스테이지의 노드 제어부 및 출력부에 공급되어야 하는데, 이로 인해 상기 방전용 전압원을 전송하는 방전용 전원라인에 큰 부하(load)가 걸릴 수 밖에 없다. 이로 인해 종래의 쉬프트 레지스터는 각 스테이지의 노드가 제대로 방전되지 못하여 상기 쉬프트 레지스터가 오동작 할 수 있는 문제점을 갖는다.
둘째, 종래의 스테이지에는 적어도 2개의 노드와, 이 노드들을 제어하기 위한 수십개의 스위칭소자들이 구비되기 때문에, 쉬프트 레지스터의 전체 사이즈가 커질 수 밖에 없는 문제점을 갖는다. 이러한 문제점은 액정패널내에 쉬프트 레지스터를 내장하는 기술에 있어서 커다란 장애가 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 하나의 노드를 사용하고, 상기 노드의 전압을 클럭펄스를 이용하여 방전시킴으로써 방전용 전원라인의 부하를 줄임과 아울러 각 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며; 각 스테이지가, 노드의 신호상태에 따라 제어되며, 서로 다른 위상의 클럭펄스를 전송하는 다수의 클럭전송라인들 중 어느 하나와 상기 출력단자간에 접속된 풀업 스위칭소자; 및, 상기 노드의 신호상태를 제어하며, 상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스를 사용하여 상기 노드를 방전상태로 만드는 노드 제어부를 포함함을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지 STn) 및 더미 스테이지(도시되지 않음)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 더미 스테이지까지 차례로 스캔펄스를 출력한다.
여기서, 상기 더미 스테이지를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한다.
한편, 상기 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한 후, 제 1 및 제 2 더미 스테이지가 스캔펄스를 출력하는데, 이때, 상기 제 1 더미 스테이지로부터 출력된 스캔펄스는 제 n-1 스테이지에 공급된다. 또한, 제 2 더미 스테이지로부터 출력된 스캔펄스는 제 n 스테이지(STn)에 공급된다.
이러한 쉬프트 레지스터는 액정패널에 내장된다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와, 상기 표시부를 둘러싸는 비표시부를 갖는다. 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn) 및 더미 스테이지들은 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 다수의 클럭펄스들을 공급받는다.
상기 충전용 전압원(VDD) 및 방전용 전압원(VSS)은 모두 직류 전압원으로서, 상기 충전용 전압원(VDD)은 정극성을 나타내며, 상기 방전용 전압원(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압원(VSS)은 접지전압이 될 수 있다.
상기 클럭펄스들은 두 종류 이상의 클럭펄스를 사용할 수 있으며, 본 발명에서는 6종류의 클럭펄스, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)를 사용하여 설명하기로 한다.
상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 서로 위상차를 갖고 출력된다.
여기서, 상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된다.
상기 스테이지의 회로 구성에 따라, 하나의 스테이지에 공급되는 클럭펄스의 수는 가변될 수 있다.
상기 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이 지(ST1)는, 상술한 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 외에도 스타트 펄스(Vst)를 더 공급받는다.
상기 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
다시말하면, 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.
이때, 상기 제 6 클럭펄스(CL62)와 상기 스타트 펄스(Vst)는 서로 동기되어 출력될 수 있다. 이때는 상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 제 6 클럭펄스(CLK6)가 가장 먼저 출력된다.
상기 스타트 펄스(Vst), 그리고 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는, 도 3에 도시된 바와 같이, 일정 기간동안 동시에 하이 상태를 나타내도록 그들의 하이 구간이 중첩되어 출력된다.
도면에 도시하지 않았지만, 상기 스타트 펄스 및 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 중첩되어 출력되지 않을 수도 있다.
각 스테이지(ST1 내지 STn+1)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스 캔펄스를 공급받아 인에이블된다.
예를 들어, 제 k 스테이지는 제 k-2 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
여기서, 가장 상측에 위치한 제 1 스테이지(ST1)의 전단과 제 2 스테이지(ST2)로부터의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 및 제 2 스테이지(ST1, ST2)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지(ST1 내지 STn)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, 제 k 스테이지는 제 k+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 2에 구비된 스테이지의 제 1 회로 구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지는, 도 4에 도시된 바와 같이, 노드(n), 노드 제어부(NC), 풀업 스위칭소자(Trpu), 및 제 1 풀다운 스위칭소자(Trpd1)를 포함한다.
상기 노드 제어부(NC)는 상기 노드(n)의 신호상태를 제어한다. 즉, 노드 제 어부(NC)는 노드(n)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
특히, 본 발명에 구비된 노드 제어부(NC)는 상기 노드(n)를 방전 상태로 만들 때 기존의 방전용 전압원(VSS) 대신에 클럭펄스를 이용한다.
풀업 스위칭소자(Trpd)는 상기 노드(n)가 충전상태일때 턴-온되며, 이후 턴-온된 상태에서 자신에게 입력되는 클럭펄스를 출력한다. 이 턴-온된 풀업 스위칭소자(Trpu)로부터 출력된 클럭펄스가 스캔펄스이다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 풀업 스위칭소자(Trup)는 노드(n)에 공급된 충전용 전압원에(VDD)에 응답하여 스캔펄스를 출력하고, 이를 출력단자(340)를 통해 해당 게이트 라인, 다음단 스테이지, 및 전단 스테이지에 공급한다.
구체적으로, 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 제 k 스테이지의 노드에 공급된 충전용 전압원(VDD)에 응답하여 클럭펄스를 출력하고, 이를 제 k 게이트 라인, 제 k+2 스테이지, 및 제 k-2 스테이지에 공급한다. 이를 위해, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 노드(n)에 접속되며, 드레인단자는 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 출력단자(340)에 접속된다. 여기서, 상기 제 k 스테이지의 출력단자(340)는 제 k 게이트 라인과, 제 k+2 스테이지와, 제 k-2 스테이지에 접속된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 풀업 스위칭소자(Trpu)는 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력하고, 이를 제 3 게이트 라인, 제 5 스테이지(ST5), 및 제 1 스테이지(ST1)에 공급한다.
제 1 풀다운 스위칭소자(Trpd1)는 클럭펄스에 응답하여 턴-온된다. 그리고, 이 턴-온된 상태에서 자신에게 입력되는 방전용 전압원(VSS)을 출력한다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 클럭펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 출력단자(340)를 통해 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다.
구체적으로, 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 클럭펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 제 k 게이트 라인, 제 k+2 스테이지, 및 제 k-2 스테이지에 공급한다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 클럭전송라인에 접속되며, 소스단자는 방전용 전원전송라인에 접속되며, 그리고 드레인단자는 상기 제 k 스테이지의 출력단자(340)에 접속된다. 여기서, 상기 제 k 스테이지의 출력단자(340)는 제 k 게이트 라인과, 제 k+2 스테이지와, 제 k-2 스테이지에 접속된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 5 클럭펄스(CLK5)에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 제 3 게이트 라인(GL3), 제 5 스테이지(ST5), 및 제 1 스테이지(ST1)에 공급한다.
상기 게이트 라인은 상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스에 의해 충전되며, 상기 제 1 풀다운 스위칭소자(Trpd1)로부터 출력된 방전용 전압원(VSS)에 의해 방전된다.
여기서, 상기 노드 제어부(NC)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
상기 노드 제어부(NC)는 제 1 및 제 2 스위칭소자(Tr1, Tr2)를 포함한다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 스캔펄스에 응답하여, 충전용 전압원(VDD)을 자신이 속한 스테이지의 노드(n)에 공급한다.
구체적으로, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 1 스위칭소자(Tr1)는, 제 k-2 스테이지로부터 출력된 제 k-2 스캔펄스에 응답하여, 충전용 전압원(VDD)을 상기 제 k 스테이지의 노드(n)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-2 스테이지의 출력단자(340)에 접속되며, 드레인단자는 충전용 전원전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 노드(n)에 접속된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST3)의 노드(n)를 충전용 전압원(VDD)으로 충전시킨다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 2 스위칭소자(Tr2)는 다음단 스테이지로부터의 스캔펄스에 응답하여, 클럭펄스를 자신이 속한 스테이지의 노드(n)에 공급한다.
구체적으로, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 2 스위칭소자(Tr2)는 제 k+2 스테이지의 제 k+2 스캔펄스에 응답하여, 클럭펄스를 상기 제 k 스테이지의 노드(n)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스 위칭소자(Tr2)의 게이트단자는 상기 제 k+2 스테이지의 출력단자(340)에 접속되며, 소스단자는 상기 클럭펄스를 전송하는 클럭전송라인에 접속되며, 그리고 드레인단자는 상기 제 k 스테이지의 노드(n)에 접속된다.
상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 소소단자에 공급되는 클럭펄스는, 상기 제 k 스테이지의 풀업 스위칭소자(Trpu)의 드레인단자에 공급되는 클럭펄스와 동일한 클럭펄스이다.
상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급되는 스캔펄스는, 상기 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자에 공급되는 클럭펄스에 동기되어 있다. 따라서, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)와 상기 제 1 풀다운 스위칭소자(Trpd1)는 동시에 턴-온된다.
상기 제 2 스위칭소자(Tr2)는 상기 노드(n)를 방전시키기 위한 스위칭소자로서, 이 제 2 스위칭소자(Tr2)는 기존의 방전용 전압원(VSS) 대신에 클럭펄스를 이용하여 상기 노드(n)를 방전시킨다.
상기 클럭펄스는 상기 제 2 스위칭소자(Tr2)가 턴-온되는 기간에 동기되어, 비액티브 상태, 즉 로우 상태로 유지된다. 반면, 상기 클럭펄스는 상기 풀업 스위칭소자(Trpu)가 턴-온된 후 바로 다음 기간(스테이지의 출력기간)에 하이 상태로 유지된다.
따라서, 각 스테이지(ST1 내지 STn) 및 더미 스테이지는 출력기간에 상기 풀업 스위칭소자(Trpu) 및 하이 상태의 클럭펄스를 이용하여 스캔펄스를 출력시킬 수 있으며, 또한 디스에이블 기간에 상기 제 2 스위칭소자(Tr2) 및 로우 상태의 클럭펄스를 이용하여 상기 노드(n)를 방전시킬 수 있다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 2 스위칭소자(Tr2)는 제 5 스테이지(ST5)로부터의 제 5 스캔펄스(Vout5)에 응답하여 상기 제 3 스테이지(ST3)의 노드(n)를 로우 상태의 제 3 클럭펄스(CLK3)로 방전시킨다.
도 3에서 알 수 있듯이, 상기 제 5 스캔펄스(Vout5)가 출력되는 시기에 상기 제 3 클럭펄스(CLK3)는 로우 상태를 유지한다.
도 5는 도 2에 구비된 스테이지의 제 2 회로 구성을 나타낸 도면이다.
도 5에 도시된 제 1 회로 구성은, 도 4의 제 1 회로 구성과 거의 동일하다. 단, 상기 도 5의 제 2 회로 구성에 도시된 제 1 풀다운 스위칭소자(Trpd1)의 소스단자는 방전용 전원전송라인 대신에 클럭전송라인에 접속된다.
여기서, 상기 제 1 풀다운 스위칭소자(Trpd1)의 소스단자와, 풀업 스위칭소자(Trpu)의 드레인단자와, 제 2 스위칭소자(Tr2)의 드레인단자는 동일한 클럭전송라인에 접속되어, 동일한 클럭펄스를 공급받는다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 소스단자와, 제 2 스위칭소자(Tr2)의 드레인단자와, 그리고 풀업 스위칭소자(Trpu)의 드레인단자에는 제 3 클럭펄스(CLK3)가 공급된다.
이러한 제 2 회로 구성에서의 제 1 풀다운 스위칭소자(Trpd1)는 제 2 스위칭소자(Tr2)가 턴-온되어 노드가 방전되는 디스에이블 기간에, 출력단자(340)를 방전 상태로 만든다. 이때, 상기 제 2 스위칭소자(Tr2)는 방전용 전압원(VSS) 대신에 로우 상태의 클럭펄스를 이용하여 상기 출력단자(340)를 방전상태로 만든다.
도 5에 도시된 제 2 회로 구성에서는 노드 제어부(NC) 뿐만 아니라 출력부(풀업 스위칭소자(Trpu) 및 제 1 풀다운 스위칭소자(Trpd1)를 포함하는 구성부)에서도 방전용 전압원(VSS)을 사용하지 않으므로, 이와 같은 구조는 방전용 전원전송라인의 부하(load)를 제 1 회로 구성에 비하여 더 줄일 수 있다.
도 6은 도 2에 구비된 스테이지의 제 3 회로 구성을 나타낸 도면이다.
도 6에 도시된 제 3 회로 구성은, 도 4의 제 1 회로 구성과 거의 동일하다. 단, 상기 도 6의 제 3 회로 구성에 도시된 제 1 풀다운 스위칭소자(Trpd1)의 소스단자는 방전용 전원전송라인 대신에 클럭전송라인에 접속되며, 게이트단자는 클럭전송라인 대신에 출력단자(340)에 접속된다.
여기서, 상기 제 1 풀다운 스위칭소자(Trpd1)의 소스단자와, 풀업 스위칭소자(Trpu)의 드레인단자와, 제 2 스위칭소자(Tr2)의 드레인단자는 동일한 클럭전송라인에 접속되어, 동일한 클럭펄스를 공급받는다.
이와 같이 접속된 제 1 풀다운 스위칭소자(Trpd1)는 상기 풀업 스위칭소자(Trpu)가 턴-온되어 상기 출력단자(340)에 하이 상태의 클럭펄스가 공급되는 순간, 턴-오프 상태를 유지함으로써 스테이지의 출력기간에 어떠한 영향도 주지 않는다. 즉, 상기 출력단자(340)에 하이 상태의 클럭펄스가 공급되면, 상기 풀다운 스위칭소자(Trpd)는 역방향 다이오드처럼 작용한다.
그러나, 상기 제 1 풀다운 스위칭소자(Trpd1)는 자신의 소스단자에 드레인단자에 공급되는 클럭펄스가 로우 상태로 떨어지게 되면 턴-온된다. 이 턴-온된 제 1 풀다운 스위칭소자(Trpd1)는 로우 상태의 클럭펄스를 출력단자(340)에 공급하여 상기 출력단자(340)를 방전시킨다.
도 7은 도 2에 구비된 스테이지의 제 4 회로 구성을 나타낸 도면이다.
도 7에 도시된 제 4 회로 구성은, 도 4의 제 1 회로 구성과 거의 동일하다. 단, 상기 도 7의 제 4 회로 구성에 도시된 노드 제어부(NC)는 제 1 회로 구성보다 제 3 스위칭소자(Tr3)를 더 포함한다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 3 스위칭소자(Tr3)는 클럭펄스에 응답하여, 전단 스테이지로부터의 스캔펄스를 자신이 속한 스테이지의 노드(n)에 공급한다.
구체적으로, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 3 스위칭소자(Tr3)는 클럭펄스에 응답하여, 제 k-1 스테이지로부터의 제 k-1 스캔펄스를 상기 제 k 스테이지의 노드(n)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 클럭전송라인에 접속되며, 드레인단자는 제 k-1 스테이지의 출력단자(340)에 접속되며, 그리고 소스단자는 제 k 스테이지의 노드(n)에 접속된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 3 스위칭소자(Tr3)는 제 2 클럭펄스(CLK2)에 응답하여 상기 제 3 스테이지(ST3)의 노드(n)를 제 2 스캔펄 스(Vout2)로 충전시킨다.
한편, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 3 스위칭소자(Tr3)는 클럭펄스에 응답하여, 제 k-2 스테이지로부터의 제 k-2 스캔펄스를 상기 제 k 스테이지의 노드(n)에 공급할 수 도 있다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 클럭전송라인에 접속되며, 드레인단자는 제 k-2 스테이지의 출력단자(340)에 접속되며, 그리고 소스단자는 제 k 스테이지의 노드(n)에 접속된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 3 스위칭소자(Tr3)는 제 1 클럭펄스(CLK1)에 응답하여 상기 제 3 스테이지(ST3)의 노드(n)를 제 1 스캔펄스(Vout1)로 충전시킨다.
이와 같은 경우, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급되는 클럭펄스는, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급되는 스캔펄스에 동기된다 따라서, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)와 상기 제 1 스위칭소자(Tr1)는 동시에 턴-온된다.
도 8은 도 2에 구비된 스테이지의 제 5 회로 구성을 나타낸 도면이다.
도 8에 도시된 제 5 회로 구성은, 도 5의 제 2 회로 구성과 거의 동일하다. 단, 상기 도 8의 제 5 회로 구성에 도시된 노드 제어부(NC)는 제 2 회로 구성보다 제 3 스위칭소자(Tr3)를 더 포함한다.
상기 도 8의 제 3 스위칭소자(Tr3)는 상술한 도 7의 제 3 스위칭소자(Tr3)와 동일하므로, 이에 대한 설명은 생략한다.
도 9는 도 2에 구비된 스테이지의 제 6 회로 구성을 나타낸 도면이다.
도 9에 도시된 제 6 회로 구성은, 도 6의 제 3 회로 구성과 거의 동일하다. 단, 상기 도 9의 제 6 회로 구성에 도시된 노드 제어부(NC)는 제 3 회로 구성보다 제 3 스위칭소자(Tr3)를 더 포함한다.
상기 도 9의 제 3 스위칭소자(Tr3)는 상술한 도 7의 제 3 스위칭소자(Tr3)와 동일하므로, 이에 대한 설명은 생략한다.
도 10은 도 2에 구비된 스테이지의 제 7 회로 구성을 나타낸 도면이다.
도 10에 도시된 제 7 회로 구성은, 도 7의 제 4 회로 구성과 거의 동일하다. 단, 상기 도 10의 제 7 회로 구성에 도시된 노드 제어부(NC)는 제 4 회로 구성보다 제 4 스위칭소자(Tr4)를 더 포함한다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst)에 응답하여, 방전용 전압원(VSS)를 자신이 속한 스테이지의 노드(n)에 공급한다.
구체적으로, 제 k 스테이지의 노드 제어부(NC)에 구비된 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst)에 응답하여, 제 k 스테이지의 노드(n)에 방전용 전압 원(VSS)을 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 스타트 펄스를 전송하는 스타트 전송라인에 접속되며, 드레인단자는 제 k 스테이지의 노드(n)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.
여기서, 상기 제 4 스위칭소자(Tr4)는 모든 스테이지에 하나씩 구비될 수도 있으며, 또는 스타트 펄스(Vst)에 의해 인에이블되는 스테이지들을 제외한 나머지 스테이지들에 구비될 수도 있다. 즉, 스타트 펄스(Vst)에 의해 인에이블되는 제 1 및 제 2 스테이지(ST1, ST2)에는 상기 제 4 스위칭소자(Tr4)가 구비되지 않을 수도 있다.
상기 제 4 스위칭소자(Tr4)가 모든 스테이지에 하나씩 구비될 경우, 상기 스타트 펄스(Vst)에 의해 인에이블되는 스테이지들의 제 4 스위칭소자(Tr4)의 드레인단자에는 방전용 전압원(VSS) 대신에 다음과 같은 제어신호가 공급되어야 한다.
상기 제어신호는 상기 스테이지의 제 4 스위칭소자(Tr4)가 턴-온되는 기간에 액티브 상태(즉, 하이 상태)를 유지하며, 상기 제 4 스위칭소자(Tr4)가 턴-오프되는 기간에 비액티브 상태(즉, 로우 상태)를 유지한다.
상기 제어신호는 상기 스타트 펄스(Vst)에 대하여 180도 반전된 형태를 가질 수 있다.
스타트 펄스(Vst)에 의해 인에이블되는 스테이지를 제외한 나머지 스테이지들 중 상기 제 4 스위칭소자(Tr4)를 구비한 각 스테이지는 상기 스타트 펄스(Vst)에 응답하여 모두 동시에 디스에이블된다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST3)의 노드(n)를 방전용 전압원(VSS)으로 방전시킨다.
도 11은 도 2에 구비된 스테이지의 제 8 회로 구성을 나타낸 도면이다.
도 11에 도시된 제 8 회로 구성은, 도 8의 제 5 회로 구성과 거의 동일하다. 단, 상기 도 11의 제 8 회로 구성에 도시된 노드 제어부(NC)는 제 5 회로 구성보다 제 4 스위칭소자(Tr4)를 더 포함한다.
상기 도 11의 제 4 스위칭소자(Tr4)는 상술한 도 10의 제 4 스위칭소자(Tr4)와 동일하므로, 이에 대한 설명은 생략한다.
도 12는 도 2에 구비된 스테이지의 제 9 회로 구성을 나타낸 도면이다.
도 12에 도시된 제 9 회로 구성은, 도 10의 제 6 회로 구성과 거의 동일하다. 단, 상기 도 12의 제 9 회로 구성에 도시된 노드 제어부(NC)는 제 6 회로 구성보다 제 4 스위칭소자(Tr4)를 더 포함한다.
상기 도 12의 제 4 스위칭소자(Tr4)는 상술한 도 10의 제 4 스위칭소자(Tr4)와 동일하므로, 이에 대한 설명은 생략한다.
도 13은 도 2에 구비된 스테이지의 제 10 회로 구성을 나타낸 도면이다.
도 13에 도시된 제 10 회로 구성은, 도 12의 제 9 회로 구성과 거의 동일하 다. 단, 상기 도 13의 제 10 회로 구성에 도시된 노드 제어부(NC)는 제 9 회로 구성보다 제 2 풀다운 스위칭소자(Trpd2)를 더 포함한다.
각 스테이지(ST1 내지 STn) 및 더미 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 다음단 스테이지로부터의 스캔펄스에 응답하여 로우 상태의 클럭펄스를 출력하고, 이 클럭펄스를 출력단자(340)를 통해 해당 게이트 라인, 전단 스테이지, 및 다음단 스테이지에 공급한다.
구체적으로, 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd1)는 제 k+2 스테이지로부터의 제 k+2 스캔펄스에 응답하여 로우 상태의 클럭펄스를 출력하고, 이를 제 k 게이트 라인, 제 k+2 스테이지, 및 제 k-2 스테이지에 공급한다. 이를 위해, 상기 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 제 k+2 스테이지의 출력단자(340)에 접속되며, 드레인단자는 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 출력단자(340)에 접속된다. 여기서, 상기 제 k 스테이지의 출력단자(340)는 제 k 게이트 라인과, 제 k+2 스테이지와, 제 k-2 스테이지에 접속된다.
여기서, 상기 제 2 스위칭소자(Tr2)의 드레인단자와, 풀업 스위칭소자(Trpu)의 드레인단자와, 상기 제 1 풀다운 스위칭소자(Trpd1)의 드레인단자와, 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자는 동일한 클럭전송라인에 접속되어, 동일한 클럭펄스를 공급받는다.
예를 들어, 제 3 스테이지(ST3)에 구비된 제 2 스위칭소자(Tr2)의 드레인단자와, 풀업 스위칭소자(Trpu)의 드레인단자와, 상기 제 1 풀다운 스위칭소 자(Trpd1)의 드레인단자와, 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자에는 제 3 클럭펄스(CLK3)가 공급된다.
이러한 제 10 회로 구성에서의 제 2 풀다운 스위칭소자(Trpd2)는 제 2 스위칭소자(Tr2)가 턴-온되어 노드(n)가 방전되는 디스에이블 기간에, 출력단자(340)를 방전상태로 만든다. 이때, 상기 제 2 풀다운 스위칭소자(Trpd2)는 방전용 전압원(VSS) 대신에 로우 상태의 클럭펄스를 이용하여 상기 출력단자(340)를 방전상태로 만든다.
한편, 각 회로 구성에서 상기 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 스캔펄스에 의해 턴-온되어 상기 전단 스테이지로부터의 스캔펄스를 노드(n)에 공급할 수 있다. 예를들어, 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-2 스테이지로부터의 제 k-2 스캔펄스를 공급받아 턴-온되어, 상기 제 k-2 스캔펄스를 노드(n)에 공급하여 상기 노드(n)를 충전시킬 수 있다.
또한, 제 k 스테이지는 제 k-2 스테이지로부터의 제 k-2 스캔펄스 대신에, 제 k-1 스테이지로부터의 제 k-1 스캔펄스를 공급받아 인에이블될 수 있는 바, 이와 같은 경우, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에는 제 k-1 스테이지로부터의 제 k-1 스캔펄스가 공급된다.
도 4, 도 5, 도 7, 도 8, 도 10, 및 도 11에서의 제 2 스위칭소자(Tr2)의 게이트단자에 공급되는 스캔펄스가 몇 번째 스테이지로부터 출력되느냐에 따라, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자에 공급되는 클럭펄스의 종류도 상기 스캔펄스에 동기되도록 변경된다.
예를 들어, 도 4의 제 3 스테이지(ST3)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 제 4 스테이지(ST4)로부터의 제 4 스캔펄스(Vout4)가 공급된다면, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자에는 상기 제 4 스캔펄스(Vout4)에 동기된 제 4 클럭펄스(CLK4)가 공급된다.
이하, 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 14는 도 2의 제 1 내지 제 3 스테이지의 회로 구성을 나타낸 도면이다.
여기서, 도 14의 제 1 내지 제 3 스테이지는 상술한 도 12의 제 9 회로 구성을 포함하고 있는바, 도 14의 제 1 및 제 2 스테이지(ST1, ST2)는 스타트 펄스(Vst)에 의해 인에이블되는 스테이지들로서 이 제 1 및 제 2 스테이지(ST1, ST2)에는 제 4 스위칭소자(Tr4)가 제거된 회로 구성을 갖는다. 그리고, 제 3 스테이지(ST3)는 제 4 스위칭소자(Tr4)를 포함하고 있다.
먼저, 초기 기간(T0)의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 로우 상태로 유지된다.
상기 스타트 펄스(Vst)는 상기 제 1 내지 제 3스테이지(ST1 내지 ST3)를 포함한 모든 스테이지에 입력된다.
구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 3 스위칭소자(Tr3)의 드레인단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이 상태의 스타트 펄스(Vst)가 상기 제 1 스테이지(ST1)의 노드(n)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 노드(n)가 상기 하이 상태의 스타트 펄스(Vst)에 의해 충전되며, 상기 충전된 노드(n)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
한편, 이 초기 기간(T0)에 제 3 스테이지(ST3)로부터의 출력은 없으므로, 상기 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.
상기 초기 기간(T0) 동안에 제 2 스테이지(ST2)의 동작은 다음과 같다.
상기 스타트 펄스(Vst)는 제 2 스테이지에도 공급된다. 구체적으로, 상기 스타트 펄스는 상기 제 2 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 그러면, 상기 제 1 스위칭소자(Tr1)이 턴-온되며, 이때 상기 턴-온된 제 1 스위칭소자(Tr1)을 통해 충전용 전압원(VDD)이 상기 제 2 스테이지(ST2)의 노드(n)에 공급된다. 따라서, 상기 충전용 전압원(VDD)에 의해 상기 노드(n)가 충전되며, 상기 충전된 노드(n)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
상기 초기 기간(T0) 동안에 제 3 스테이지(ST3)의 동작은 다음과 같다.
상기 초기 기간(T0)에 출력된 하이 상태의 스타트 펄스(Vst)는 제 3 스테이 지(ST3)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다.
그러면, 상기 제 3 스테이지(ST3)의 제 4 스위칭소자(Tr4)는 턴-온되며, 이때, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 방전용 전압원(VSS)이 상기 제 3 스테이지(ST3)의 노드(n)에 공급된다. 이에 따라, 상기 제 3 스테이지(ST3)의 노드(n)가 상기 방전용 전압원(VSS)에 의해 방전되며, 상기 방전된 노드(n)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-오프된다.
한편, 이 초기 기간(T0)에 제 5 스테이지(ST5)로부터의 출력은 없으므로, 상기 제 5 스테이지(ST5)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.
이 초기 기간(T0) 동안, 제 4 내지 제 n 스테이지(ST4 내지 STn) 그리고 더미 스테이들은 상기 제 3 스테이지(ST3)와 동일한 동작을 한다.
이어서, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.
상기 제 1 기간(T1) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 1 클럭펄스(CLK1)가 하이 상태로 유지되고, 나머지 제 2 내지 제 6 클럭펄스(CLK2 내지 CLK6)는 로우 상태로 유지된다.
따라서, 상기 제 1 내지 제 3 스테이지들(ST1 내지 ST3)을 포함한 나머지 스테이지들 및 더미 스테이지들은 상기 하이 상태의 스타트 펄스(Vst)에 의해 상기 초기 기간(T0)에서의 동작을 다시 한번 반복하고, 또한 상기 하이 상태의 제 1 클럭펄스(CLK1)에 의해서 다음과 같은 동작을 한다.
즉, 상기 제 1 기간(T1)에는 스타트 펄스(Vst)가 하이 상태를 유지하므로, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)가 여전히 턴-온 상태를 유지한다.
이에 따라, 상기 제 1 스테이지(ST1)의 노드(n)는 상기 기간에 여전히 충전상태를 유지한다.
이에 따라, 상기 충전 상태의 노드(n)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)도 턴-온 상태를 유지한다.
이 턴-온 상태의 풀업 스위칭소자(Trpu)의 드레인단자에는 상기 하이 상태의 제 1 클럭펄스(CLK1)가 공급되는 바, 상기 풀업 스위칭소자(Trpu)는 상기 제 1 기간(T1)에 상기 하이 상태의 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다. 그리고, 이 제 1 스캔펄스(Vout1)를 출력단자(340)를 통해 제 1 게이트 라인, 제 2 스테이지(ST2), 및 제 3 스테이지(ST3)에 공급한다.
여기서, 상기 제 1 스테이지(ST1)의 출력단자(340)에 하이 상태의 제 1 클럭펄스(CLK1)가 공급됨에 따라, 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자와 드레인단자, 및 소스단자에는 모두 하이 상태의 제 1 클럭펄스(CLK1)가 공급된다. 이에 따라, 상기 제 1 풀다운 스위칭소자(Trpd1)는 턴-오프상태를 유지한다.
상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 드레인단자에 공급된다. 또한, 상기 하이 상태의 제 1 클럭펄스(CLK1)가 상기 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다. 이에 따라, 상기 제 3 스위칭소자(Tr3)가 턴-온된다. 그러면, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 하이 상태의 제 1 스캔펄스(Vout1)가 상기 제 2 스테이지(ST2)의 노드(n)에 공급된다. 따라서, 상기 충전된 노드(n)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)가 턴-온된다.
또한, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST3)에 구비된 제 1 스위칭소자(Tr)의 게이트단자에도 공급된다. 그러면, 상기 제 3 스테이지(ST1)의 제 1 스위칭소자(Tr1)가 턴-온된다. 따라서, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압원(VDD)이 상기 제 3 스테이지(ST3)의 노드(n)에 공급된다.
이에 따라, 상기 제 1 기간(T1)에, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 상기 제 3 스테이지(ST3)의 노드(n)에 방전용 전압원(VSS)가 공급됨에도 불구하고, 상기 제 3 스테이지(ST3)의 노드(n)는 상기 충전용 전압원(VDD)에 의해 충전 상태로 유지된다.
따라서, 상기 충전된 노드(n)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
한편, 이 제 1 기간(T1) 동안 제 2 내지 제 6 클럭펄스(CLK2 내지 CLK6)는 로우 상태이므로, 나머지 스테이들로부터의 출력은 없다.
요약하면, 상기 제 1 기간(T1)에는 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 제 2 및 3 스테이지(ST2, ST3)가 인에이블된다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2) 동안에는, 도 3에 도시된 바와 같이, 제 1 및 제 2 클럭펄스(CLK1, CLK2)가 하이 상태로 유지되고, 스타트 펄스(Vst) 그리고, 제 3 내지 제 6 클럭펄스(CLK3 내지 CLK6)는 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)가 턴-오프되고, 로우 상태의 제 6 클럭펄스(CLK6)에 응답하여 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-오프된다.
이때, 상기 제 1 및 제 3 스위칭소자(Tr1, Tr3)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 노드(n)가 플로팅 상태로 유지된다. 따라서, 상기 제 1 스테이지(ST1)의 노드(n)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지된다.
이에 따라 상기 노드(n)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 노드(n)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping).
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
즉, 제 2 기간(T2)에 상기 제 1 스테이지(ST1)는 완전한 목표전압으로 유지되는 제 1 스캔펄스(Vout1)를 출력한다.
또한, 이 제 2 기간(T2)에 하이 상태를 유지하는 제 2 클럭펄스(CLK2)는 제 2 스테이지(ST2)에 공급된다.
즉, 상기 제 2 클럭펄스(CLK2)는 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)의 드레인단자와, 제 1 풀다운 스위칭소자(Trpd1)의 드레인단자와, 제 1 풀다운 스위칭소자(Trpd1)의 드레인단자에 공급된다.
상기 제 2 스테이지(ST2)에 공급된 제 2 클럭펄스(CLK2)는 상기 턴-온 상태의 풀업 스위칭소자(Trpu)를 통해 제 2 스테이지(ST2)의 출력단자(340)로 츌력된다.
상기 풀업 스위칭소자(Trpu)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(Vout2)이다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 4 스테이지(ST4)에 공급된다.
상기 제 3 스테이지(ST3)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지를 인에이블 시키고,상기 제 4 스테이지에(ST4)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 4 스테이지(ST4)를 인에이블시킨다.
요약하면, 상기 제 2 기간(T2)에 제 1 스테이지(ST1)가 완전한 목표전압에 도달한 제 1 스캔펄스(Vout1)를 출력하고, 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하기 시작하고, 또한 제 3 및 4 스테이지(ST3, ST4)가 인에이블된다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
상기 제 3 기간(T3) 동안에는, 도 3에 도시된 바와 같이, 제 2 및 제 3 클럭 펄스(CLK2, CLK3)가 하이 상태로 유지된다. 반면, 스타트 펄스(Vst), 제 1 클럭펄스(CLK1), 그리고 제 4 내지 제 6 클럭펄스(CLK4 내지 CLK6)는 로우 상태로 유지된다.
이 제 3 기간(T3)에는 상술한 바와 같은 동작으로, 제 2 스테이지(ST2)가 완전한 목표전압에 도달한 제 2 스캔펄스(Vout2)를 출력하고, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하기 시작하고, 또한 제 4 및 5 스테이지(ST4, ST5)가 인에이블된다. 또한, 상기 제 3 기간(T3) 기간에 제 3 스테이지(ST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(ST1)에 공급되어, 상기 제 1 스테이지(ST1)을 디스에이블시킨다.
이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다.
이에 따라, 상기 제 2 스위칭소자(Tr2)가 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 로우 상태의 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST1)의 노드(n)에 공급된다. 따라서, 상기 제 1 스테이지(ST1)의 노드(n)가 상기 로우 상태의 제 1 클럭펄스(CLK1)에 의해서 방전된다.
또한, 이 제 3 기간(T3)에 상기 제 1 스테이지(ST1)에 구비된 제 1 풀다운 스위칭소자(Trpd1)가 턴-온 된다. 이는, 상기 제 1 풀다운 스위칭소자(Trpd1)의 드레인단자에 로우 상태의 제 1 클럭펄스(CLK1)가 공급되기 때문이다.
이 턴-온된 제 1 풀다운 스위칭소자(Trpd1)는 제 1 스테이지(ST1)의 출력단 자(340)에 로우 상태의 제 1 클럭펄스(CLK1)를 공급함으로써, 상기 제 1 스테이지(ST1)의 비출력 기간동안 상기 제 1 게이트 라인에 원치 않는 전압이 누적되는 것을 방지한다.
이와 마찬가지 방식으로, 제 2 스테이지(ST2)는 제 4 스테이지(ST4)로부터의 제 4 스캔펄스(Vout4)에 응답하여 자신의 노드(n)를 로우 상태의 제 2 클럭펄스(CLK2)로 방전시킨다.
나머지 스테이지들도 상술한 바와 같은 방식으로, 비출력 기간에 자신의 노드(n)를 클럭펄스를 이용하여 방전시킨다.
도 15는 도 14의 회로 구성을 갖는 쉬프트 레지스터에서 제 7 스테이지로부터 출력된 스캔펄스의 파형을 나타낸 도면으로서, 동 도면에 도시된 바와 같이, 노드의 전압 및 스캔펄스의 전압이 상당히 안정적으로 출력됨을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
첫째, 방전용 전압원이 아닌 클럭펄스를 이용하여 노드를 방전시킴으로써 방전용 전송라인의 부하를 줄일 수 있다.
둘째, 노드의 수 및 스위칭소자들의 수를 줄임으로써 스테이지의 사이즈를 줄일 수 있다.

Claims (19)

  1. 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며;
    각 스테이지가,
    노드의 신호상태에 따라 제어되며, 서로 다른 위상의 클럭펄스를 전송하는 다수의 클럭전송라인들 중 어느 하나와 상기 출력단자간에 접속된 풀업 스위칭소자; 및,
    상기 노드의 신호상태를 제어하며, 상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스를 사용하여 상기 노드를 방전상태로 만드는 노드 제어부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    현재단 스테이지의 노드 제어부는,
    스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용 전압원을 전송하는 충전용 전원공급라인과 상기 노드간에 접속된 제 1 스위칭소자; 및, 다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 클럭전송라인들 중 어느 하나와 상기 노드간에 접속된 제 2 스위칭소자를 포함하며;
    상기 제 2 스위칭소자에 접속된 클럭전송라인의 클럭펄스가 비액티브 상태인 기간에, 상기 제 2 스위칭소자가 턴-온되며; 그리고, 상기 제 2 스위칭소자와 상기 풀업 스위칭소자가 동일한 클럭전송라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    n 번째 스테이지의 노드 제어부에 구비된 제 1 스위칭소자는 제 n-1 스테이지로부터의 스캔펄스 또는 제 n-2 스테이지로부터의 스캔펄스에 의해 제어되며; 그리고,
    상기 n 번째 스테이지의 노드 제어부에 구비된 제 2 스위칭소자는 제 n+2 스테이지로부터의 스캔펄스 또는 제 n+3 스테이지로부터의 스캔펄스에 의해 제어되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 현재단 스테이지는,
    상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스에 의해 제어되며, 방전용 전압원을 전송하는 방전용 전압공급라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자를 더 포함하며,
    상기 제 1 풀다운 스위칭소자와 상기 제 2 스위칭소자가 동일한 기간에 턴-온되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스에 의해 제어되며, 전단 스테이지의 출력단자와 상기 노드간에 접속된 제 3 스위칭소자를 더 포함하며;
    상기 제 3 스위칭소자에 공급되는 클럭펄스와 상기 전단 스테이지의 출력단자에 공급되는 스캔펄스가 동일 위상인 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    한 프레임 기간에 한번의 액티브 상태를 갖는 제 1 제어신호에 의해 제어되며, 제 2 제어신호를 전송하는 제어신호라인과 상기 노드간에 접속된 제 4 스위칭소자를 더 포함하며;
    상기 제 2 제어신호는 상기 방전용 전압원 또는, 상기 제 1 제어신호에 대하여 180도 위상 반전된 신호인 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 2 항에 있어서,
    상기 현재단 스테이지는,
    상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스에 의해 제어되며, 상기 클럭전송라인들 중 어느 하나와 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자를 더 포함하며,
    상기 제 1 풀다운 스위칭소자와 상기 제 2 스위칭소자가 동일한 기간에 턴- 온되며; 상기 제 1 풀다운 스위칭소자의 소스단자 또는 드레인단자와, 상기 제 2 스위칭소자와, 상기 풀업 스위칭소자가 동일한 클럭전송라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스에 의해 제어되며, 전단 스테이지의 출력단자와 상기 노드간에 접속된 제 3 스위칭소자를 더 포함하며;
    상기 제 3 스위칭소자에 공급되는 클럭펄스와 상기 전단 스테이지의 출력단자에 공급되는 스캔펄스가 동일 위상인 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    한 프레임 기간에 한번의 액티브 상태를 갖는 제 1 제어신호에 의해 제어되며, 제 2 제어신호를 전송하는 제어신호라인과 상기 노드간에 접속된 제 4 스위칭소자를 더 포함하며;
    상기 제 2 제어신호는 방전용 전압원 또는, 상기 제 1 제어신호에 대하여 180도 위상 반전된 신호인 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 2 항에 있어서,
    상기 현재단 스테이지는,
    상기 출력단자의 신호상태에 의해 제어되며, 상기 클럭전송라인들 중 어느 하나와 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자를 더 포함하며,
    상기 제 1 풀다운 스위칭소자와, 상기 제 2 스위칭소자와, 상기 풀업 스위칭소자가 동일한 클럭전송라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    상기 클럭전송라인들 중 어느 하나로부터의 클럭펄스에 의해 제어되며, 전단 스테이지의 출력단자와 상기 노드간에 접속된 제 3 스위칭소자를 더 포함하며;
    상기 제 3 스위칭소자에 공급되는 클럭펄스와 상기 전단 스테이지의 출력단자에 공급되는 스캔펄스가 동일 위상인 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 현재단 스테이지의 노드 제어부는,
    한 프레임 기간에 한번의 액티브 상태를 갖는 제 1 제어신호에 의해 제어되며, 제 2 제어신호를 전송하는 제어신호라인과 상기 노드간에 접속된 제 4 스위칭소자를 더 포함하며;
    상기 제 2 제어신호는 방전용 전압원 또는, 상기 제 1 제어신호에 대하여 180도 위상 반전된 신호인 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 6 항 또는, 제 9 항 또는, 제 12 항에 있어서,
    상기 제 1 제어신호는 스타트 펄스인 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 6 항 또는, 제 9 항 또는, 제 12 항에 있어서,
    상기 제 4 스위칭소자는 스타트 펄스에 의해 인에이블되는 스테이지를 제외한 나머지 스테이지들 각각에 구비된 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 6 항 또는, 제 9 항 또는, 제 12 항에 있어서,
    상기 제 1 제어신호는 스타트 펄스이며, 상기 클럭펄스들 중 하나의 클럭펄스가 상기 스타트 펄스와 동기된 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 5 항 또는, 제 8 항 또는, 제 11 항에 있어서,
    스타트 펄스에 의해 인에이블되는 스테이지를 제외한 스테이들 각각에 구비된 노드 제어부는,
    한 프레임 기간에 한번의 액티브 상태를 갖는 제 1 제어신호에 의해 제어되며, 상기 충전용 전원라인과 상기 노드간에 접속된 제 4 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  17. 제 1 항에 있어서,
    스타트 펄스에 의해 인에이블되는 스테이지에 구비된 노드 제어부는,
    상기 스타트 펄스에 의해 제어되며, 상기 스타트 펄스를 전송하는 스타트 전송라인과 상기 노드간에 접속된 제 1 스위칭소자; 및, 다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 클럭전송라인들 중 어느 하나와 상기 노드간에 접속된 제 2 스위칭소자를 포함하며;
    상기 제 2 스위칭소자에 접속된 클럭전송라인의 클럭펄스가 비액티브 상태인 기간에, 상기 제 2 스위칭소자가 턴-온되며; 그리고, 상기 제 2 스위칭소자와 상기 풀업 스위칭소자가 동일한 클럭전송라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  18. 제 1 항에 있어서,
    서로 인접한 기간에 출력되는 클럭펄스들이 일정 기간동안 동시에 액티브 상태로 유지됨을 특징으로 하는 쉬프트 레지스터.
  19. 제 6, 제 9, 또는 제 12 항에 있어서,
    상기 제 2 제어신호는 제 1 제어신호에 대하여 180도 위상 반전된 신호이며; 그리고,
    상기 제 2 제어신호는 제 1 스위칭소자의 드레인단자 또는 소스단자에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
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