[go: up one dir, main page]

JP3290041B2 - 多層プリント基板、多層プリント基板の製造方法 - Google Patents

多層プリント基板、多層プリント基板の製造方法

Info

Publication number
JP3290041B2
JP3290041B2 JP02970495A JP2970495A JP3290041B2 JP 3290041 B2 JP3290041 B2 JP 3290041B2 JP 02970495 A JP02970495 A JP 02970495A JP 2970495 A JP2970495 A JP 2970495A JP 3290041 B2 JP3290041 B2 JP 3290041B2
Authority
JP
Japan
Prior art keywords
via hole
layer
forming
insulating layer
filling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP02970495A
Other languages
English (en)
Other versions
JPH08242077A (ja
Inventor
尚吾 水本
裕 塚田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP02970495A priority Critical patent/JP3290041B2/ja
Priority to EP96300569A priority patent/EP0727926A3/en
Priority to US08/595,063 priority patent/US5662987A/en
Publication of JPH08242077A publication Critical patent/JPH08242077A/ja
Priority to US08/795,182 priority patent/US5956843A/en
Application granted granted Critical
Publication of JP3290041B2 publication Critical patent/JP3290041B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y10T29/49167—Manufacturing circuit on or in base by forming conductive walled aperture in base with deforming of conductive path
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願発明は多層プリント基板の構
造に係わるものである。特に、本願発明は多層プリント
基板において隣接しない層間の電気的接続をバイアホー
ルによって行うときの構造及びその形成方法に係わる。
【０００２】
【従来技術】多層プリント基板は複数の配線層からなる
プリント基板である。多層プリント基板においては層間
の導通をとるために、導通すべき層に接続用のランドを
設け、それらの層を含むすべての層を貫通するスルーホ
ールを形成し、このスルーホールに導電材料を被覆する
等の方法によりスルーホールを介してスルーホールが形
成されている層の上に位置する層とその下に位置する層
とを電気的に接続する方法が一般的に採られている。
【０００３】一方、層間を電気的に接続する手段として
はバイアホールによることもできる。バイアホールは一
つの層に開けられた小孔で、その内面が導電材料でメッ
キされており、上層と下層とを電気的に接続する役割を
果たす。バイアホールを形成する方法はビルドアップ工
法によってなされている。ビルドアップ工法は図１〜４
に示すように、１層づつ絶縁樹脂層、バイアホール、メ
ッキ、というプロセスを繰り返し複数の層を積み上げる
(build up)方法である。一例を示すと、図１に示すよう
に、まず接続用ランド１０５を有する基板１００上に感
光性を有する絶縁樹脂膜１１０が塗布される。この際の
塗布方法は例えばスピンコーテイング、スクリーン印刷
法、カーランコータ法等による。そして、図２に示すよ
うにこの感光性の絶縁樹脂層を所定のパターンで露光・
現像・エッチングすることによってランド１０５上にバ
イアホール１３０を形成する。このエッチング方法とし
ては乾式、あるいは、湿式両方の方法でなされる。その
後、図３に示すようにバイアホール１３０上に導電材料
によるメッキ層１４０が施される。さらに、図４に示す
ようにこの上に次の絶縁樹脂層１５０を形成し複層とす
る。この方法は基板を貫通するスルーホールのような孔
を形成する必要がなく、必要な個所のみに孔をあければ
いいから、それだけ配線の自由度が大きくなるという点
で優れている。
【０００４】ビルドアップ法では、従来は例えば図５に
示すように隣接しない二つの層１１０及び１８０上の点
Ａと点Ｂを電気的に接続する場合、第二の絶縁層１５０
に形成された第二のバイアホール１６０を第一の絶縁層
１１０に形成された第一のバイアホール１３０の直上で
はなく、その位置を少しずらして形成し、両層間をメッ
キ層１４０、１７０によって電気的に接続する。第二の
絶縁層１５０と第三の絶縁層１８０との間でも同様に第
二の絶縁層に形成されたバイアホール１６０から少しず
らして第三の絶縁層１８０に第三のバイアホール１９０
を形成する。このように、従来技術ではバイアホールを
すでに存在する別のバイアホールの直上に形成すること
なく隣接しない二つの層の電気的な接続を行っていた。
【０００５】しかし、このような構造をとると点Ａと点
Ｂをバイアホールによって電気的に接続するためには図
５で示すように略ｄ１の二乗に比例した面積が必要とな
る。ｄ１はバイアホールが一つのバイアホールの直上で
はなく、斜め上に形成されているから大きくなる。
【０００６】このように一つのバイアホールの斜め上に
次のバイアホールを形成することによる層間の接続は高
密度化の要請に沿わない。つまり、バイアホールおよび
そのレイアウトについても面積を低減することが要請さ
れている。この要請を確保するために例えば図６に示す
ように二つのバイアホールをあるバイアホールの直上に
形成することも考えられる。図６に示すように、この構
造は第一の絶縁層１１０に第一のバイアホール１３０が
形成されており、この直上に第二の絶縁層１５０をエッ
チングして第二のバイアホール１６０が形成されてい
る。そして、第二のバイアホール１６０上にメッキ層１
７０が形成され、第二の絶縁層上の点Ａと第一の絶縁層
の点Ｂとの導通を達成する。このように重ねた場合の問
題点は以下の諸点である。
【０００７】まず第一に第二のバイアホール１６０を形
成する際に第二の絶縁層１５０を湿式等の方法でエッチ
ングするのであるが、このエッチングは通常のバイアホ
ールの場合の２倍程度の深さで行う必要があるから時間
がかかる。このような長時間のエッチングを行うと、エ
ッチングが深さ方向のみならず半径方向にも起こり、孔
径ｄ２がかなり大きくなってしまう。先ほどの例と同様
に点Ａと点Ｂを接続するための消費面積は概略ｄ２の二
乗で評価可能であるが、この面積は従来の方法によって
上層と下層を電気的に接続するときに必要とする面積で
ある概略ｄ１の二乗（図５参照）とほとんど変わらない
ことになる。
【０００８】また、第二の問題点としてエッチングが必
ずしも完全に行われるとは限らないことである。エッチ
ングが不完全だと第一のバイアホール１３０の底面に第
二の絶縁層１５０がエッチングされきらないで残留する
１７２。このような残留絶縁層１７２が多くなると第一
のバイアホール１３０上に形成されたメッキ層１４０と
第二のバイアホール上に形成されるべきメッキ層１７０
との導通を害し信頼性の低下をきたす。
【０００９】従って、一つのバイアホール上に他のバイ
アホールを単純に形成する方法によれば消費面積、信頼
性の面でともに要求を満たし得ない。
【００１０】互いに隣接しない二つの層を電気的に接続
するための構造としてはバイアホールによらない方法も
考えられる。その代表的なものがスタッドと呼ばれる導
電性材料で構成された柱を用いる方法である。このスタ
ッド法のプロセスについて図７以下に説明する。まず、
図７に示すように基板２００上にレジスト等２１０を塗
布し、それに所定のパターンで開口部を形成した後に、
その開口部にメッキ等の手法によって金属等の導電性材
料２２０を充填させる。その後図８に示すようにレジス
ト２１０を適当な方法で除去し、金属等の導電性材料か
ら構成されるスタッド２２０のみを残す。次に図９に示
すようにこのスタッド２２０を完全におおうように絶縁
樹脂層２３０を形成し、図１０のように表面を平滑化す
る。このプロセスを繰り返せば図１１のように二点Ａと
Ｂを電気的に接続する構造を得ることができる。この方
法は先に述べた方法のようにエッチングを含まないの
で、点Ａと点Ｂを電気的に接続するために必要な構造の
消費面積（ｄ３の二乗に比例する）は小さくて済む。こ
の点で、高集積化を果たすための利点が大きい。
【００１１】しかし、この方法にも欠点がある。まず第
一に、図８のようにスタッド２２０の支持がない状態で
絶縁層２３０を塗布する（図９）のでこの過程において
スタッドの倒壊が起こりやすいということである。スタ
ッド２２０の倒壊が生じると、その箇所において意図し
ていた電気的な接続が得られないから、完成品に誤動作
等の悪影響をきたす。特に、プリント基板上で１箇所で
も倒壊が起これば誤動作の可能性があるから、信頼性に
非常に大きな影響を及ぼすことになる。第二に図１０に
示すように、絶縁樹脂層２３０と金属スタッド２２０と
の界面Ａの接合強度の確保が困難である。接合強度はそ
の界面に混入するわずかなごみなどの不純物によって低
下し、界面の遊離を来たしたり、隙間を生じたり、これ
を原因として腐食に進んだりする。以上のように、この
方法によれば製品の信頼性という点で大きな欠点があ
り、この欠点は製品の歩留まりの低下につながる。
【００１２】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑みて本願発明は以下の点を目的とする。 （１）多層プリント基板において二つ以上の層を電気的
に接続する構造を提供すること。特に少なくとも一つの
層を介した二点を電気的に接続すること。 （２）消費面積が小さく、その結果、配線の高集積化に
耐えうる構造を提供すること。 （３）工程の信頼性が高く製品の歩留まりがよい構造を
提供すること。
【００１３】
【課題を解決するための手段】本願発明に係る構造は、
表面が銅層で覆われた第一のバイアホールを有し、基板
上に配された第一の絶縁層と、前記表面が銅層で覆われ
た第一のバイアホール内のみに充填され、平滑な上面を
有する第一の充填材料と、前記第一の充填材料の平滑な
上面上に設けられた第一の導電層と、前記第一の絶縁層
上に接して形成され、前記第一のバイアホールの直上に
位置する第二のバイアホールを有する第二の絶縁層と、
前記第二のバイアホール上に設けられ、前記第一の充填
材料の平滑な上面上に設けられた前記第一の導電層の平
滑な上面に接続する銅層と、前記銅層が設けられた前記
第二のバイアホール内のみに充填され、平滑な上面を有
する第二の充填材料とを含む、多層プリント基板に係わ
る。
【００１４】そして、本願発明に係る構造は、基板上に
配された第一の絶縁層の所定の位置に第一のバイアホー
ルを形成するステップと、前記第一のバイアホールに第
一の銅メッキ層を形成するステップと、前記第一の銅メ
ッキ層が形成された前記第一のバイアホールを第一の充
填材料で充填するステップと、前記充填するステップの
後に、前記基板の表面を平滑にするステップと、前記平
滑にされた基板上に第二の銅メッキ層を形成するステッ
プと、前記第一および第二の銅メッキ層のパターン形成
をするステップと、前記第一の絶縁層上に第二の絶縁層
を形成するステップと、前記第二の絶縁層に前記第一の
バイアホールの直上に位置する第二のバイアホールを形
成するステップと、前記第二のバイアホール上に、前記
パターン化された第二の銅メッキ層に接続するように第
三の銅メッキ層を形成するステップと、前記第三の銅メ
ッキ層が形成された前記第二のバイアホールを第二の充
填材料で充填するステップと、前記第二の充填材料で充
填するステップの後に、前記基板の表面を平滑にするス
テップと、を含む製造方法によって作ることができる。
【００１５】そして、かかる構造によって第二の絶縁層
上の第一の点（点Ａ ）と第一の絶縁層中の第二の点
（点Ｂ ）が第一の絶縁層に形成されたバイアホール上
の銅層（銅メッキ層）、導電層（例えば銅メッキ層）お
よび、第二の絶縁層に形成されたバイアホール上の銅層
（銅メッキ層）を介して電気的に接続されるから（図１
３参照）、本願発明の目的を達成できる。
【００１６】
【参考例】 参考例 の構造を図１２ に示す。この構造は
基板３００上の第一の絶縁層３１０に形成された第一の
バイアホールに導電材料によるメッキ層３３０ を施
し、その後第一のバイアホール３４０を金属、金属ペー
スト、樹脂等で充填した構造をなす。この充填された構
造はその表面が平滑化されており、その上にまた別の第
二の絶縁層３２０が形成される。第二の絶縁層３２０に
は第二のバイアホール３５０とその上にメッキ層３６０
が形成されるが、第二のバイアホール３５０は充填され
た第一のバイアホール３４０の略直上に形成される。こ
の結果、点Ａと点Ｂとを電気的に接続するために要する
面積は概略バイアホールの径ｄ４ の二乗に比例する
が、これは通常のバイアホール径と同等であるから、隣
接しない二つの層に係わる二点を電気的に接続した場合
でも消費面積が増大することがない。
【００１７】このような構造によってバイアホールを積
層していけば、一つの層を挟んだ二つの点を電気的に接
続する場合のみならず、２つ以上の層を挟んだ二つの点
を電気的に接続する場合でも全く同等の消費面積に抑え
ることが可能となる。図１２のような充填バイアホール
を任意の数だけ積層すればよいからである。
【００１８】充填される材料としては好ましくは金属が
よい。特に、メッキ層と同一の金属元素であることが腐
食防止の観点などから好ましく、この点、銅がもっとも
頻繁に使用される。金属材料等の導電材料が好ましい理
由は発明の目的が隣接しない二つの層にある２ 点を電
気的に接続することなので、バイアホールを充填する作
用と同時に導電性を担保することができる充填材料を用
いれば、電気的な接続の面でより信頼性を向上させるこ
とが可能だからである。このように、充填材料として導
電材料を用いたときの導電路は点Ａ 〜メッキ層３６０
・充填材３５０ 〜充填材３４０ ・メッキ層３３０ 〜
点Ｂ となる。図１２の構造の一つのポイントは形成し
たバイアホールを充填・平滑化することによってその直
上にもバイアホールを形成することを可能ならしめる点
にある。
【００１９】
【実施例】 充填材料として樹脂などの絶縁材料、あるい
は、金属ペーストなどの導電性が劣る材料を使用したと
きの構造を図１３ に示す。図１３は本願発明の実施例
である。この構造は基本的には図１２ に示した金属を
充填材料として使用したときの構造と同一であるが、第
一のバイアホール３４０ 上に形成されたメッキ層３３
０ と充填された第二のバイアホール３５０ との間に導
電材料層３９０ が形成されている点のみが異なる。こ
の導電材料層が点Ａ と点Ｂ との間の良好な導電路を形
成する。この構造においての導電路は点Ａ 〜メッキ層
３６０ 〜導電材料層３９０ 〜メッキ層３３０ 〜点Ｂ
となる。
【００２０】次にかかる構造を得るための方法について
説明する。図１４に示すように、基板５００ 上の電極
５２０ の接続すべき点Ｂ の直上に第一の絶縁層５１０
をエッチングして第一のバイアホール５３０ を形成す
る。このバイアホールの形成はレジストの塗布、現像等
の通常の方法で行うことができる。次に、図１５ に示
すように第一のバイアホール５３０ 上に銅等の金属材
料によるメッキ層５４０ を全面に形成し点Ｂ との導通
を図る。次の工程は充填材料として何を選択するかによ
って異なる。充填材料として金属を用いる場合は、図１
６ のようにバイアホール以外の部分を耐メッキレジス
ト５８０ で被覆し、次のメッキ工程でバイアホールの
みに金属メッキ層５５０ が形成されるようにする。そ
して、その後耐メッキレジスト５８０ を除去する。ま
た、充填材料としてペースト状のものを使用するときに
は全面にスキージ等を用いてペーストを広げたり、スク
リーン印刷法を用いて次に図１７ に示すように金属ペ
ースト、樹脂ペースト等の充填材料５５０ を第一のバ
イアホール５３０ 内に充填する。この時点では充填材
料を第一のバイアホールに過不足なく充填するというこ
とは通常はできない。充填材料はバイアホール上に盛り
上がったり（図１６ ）、バイアホールの周辺に５５５
のように残留するので（図１７ ）、必要に応じて表面
研磨を施し表面の平滑化を図る。最後に銅メッキをパタ
ーン形成すると図１８ に示すような構造を得る。ま
た、このときにさらに銅メッキを行った後にパターン形
成をすると図１９ に示すような構造となり、第一のメ
ッキ層５４０ 上にさらに第二のメッキ層５６０ が形成
されることになる。図１８ の構造が複層集積されると
図１２に示した構造となり、図１９ の構造が複層集積
されると図１３ に示した構造となる。つまり、この工
程を複数層について繰り返すことによって所望の集積バ
イアホール構造が得られることになる。このときに本願
発明の構造を得るには第一のバイアホールの直上に第二
のバイアホールを形成することが重要である。
【００２１】最後に互いに隣接していない複数層上の２
点を接続するときに、本願発明によってどの程度の消費
面積の低減が図れるかを示す。従来技術における場合の
消費面積はｄ１の二乗に比例し、下層のバイアホールを
充填することなくその直上にバイアホールをあけた場合
の消費面積はｄ２の二乗に比例し、スタッド法による場
合の消費面積はｄ３の二乗に比例し、本願発明による場
合はｄ４の二乗に比例すると考える。
【００２２】 ｄ１ ｄ２ ｄ３ ｄ４ ｄ(mm) 0.25 0.45 0.15 0.12 ｄの二乗 0.0625 0.205 0.0225 0.0144 (dn/d4)2 4.34 14.24 1.56 - このように、本願発明は従来技術の４分の１程度の消費
面積で同等の点間の接続が可能となる。また、スタッド
法と比べても優位である。
【００２３】
【発明の効果】本願発明に係わる方法はバイアホールを
充填し、その直上に新たなバイアホールを形成すること
によって隣接しない複数の層に存在する２点を接続する
ことができる。そして、通常のバイアホールの形成プロ
セス以上の深いエッチングを行わないためにバイアホー
ル径も必要以上に大きくなることはなく、消費面積は一
層のバイアホールが消費する面積と同等であるから、高
集積化が果たせることになる。また、スタッド法等の他
の従来技術に比べてプロセスの信頼性が高く、よって、
製品の歩留まりが向上可能である。さらに、この構造に
よれば隣接しない複数の層間に２層以上の層が存在して
も全く消費面積が変わることがない点でその効果は非常
に大きなものである。
【図面の簡単な説明】
【図１】従来技術であるビルドアップ法によるバイアホ
ールの形成方法を示す工程図である。
【図２】従来技術であるビルドアップ法によるバイアホ
ールの形成方法を示す工程図である。
【図３】従来技術であるビルドアップ法によるバイアホ
ールの形成方法を示す工程図である。
【図４】従来技術であるビルドアップ法によるバイアホ
ールの形成方法を示す工程図である。
【図５】従来技術であるビルドアップ法によりバイアホ
ールを用いた電気的接続の断面図である。
【図６】従来技術に係わる積層バイアホールの構造の断
面図である。
【図７】従来技術であるスタッド法による電気的接続の
形成方法を示す工程図である。
【図８】従来技術であるスタッド法による電気的接続の
形成方法を示す工程図である。
【図９】従来技術であるスタッド法による電気的接続の
形成方法を示す工程図である。
【図１０】従来技術であるスタッド法による電気的接続
の形成方法を示す工程図である。
【図１１】従来技術であるスタッド法による電気的接続
の断面図である。
【図１２】参考例による積層バイアホールの断面図であ
る。
【図１３】本願発明による積層バイアホールの断面図で
ある。
【図１４】本願発明による積層バイアホールの形成方法
を示す工程図である。
【図１５】本願発明による積層バイアホールの形成方法
を示す工程図である。
【図１６】本願発明による積層バイアホールの形成方法
を示す工程図である。
【図１７】本願発明による積層バイアホールの形成方法
を示す工程図である。
【図１８】本願発明による積層バイアホールの形成方法
を示す工程図である。
【図１９】本願発明による積層バイアホールの形成方法
を示す工程図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水本 尚吾 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (72)発明者 塚田 裕 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 平５−218645（ＪＰ，Ａ) 特開 平５−218646（ＪＰ，Ａ) 特開 平７−283539（ＪＰ，Ａ) 特開 平７−283538（ＪＰ，Ａ) 特開 平７−79078（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】多層プリント基板であって、 表面が銅層で覆われた第一のバイアホールを有し、基板
    上に配された第一の絶縁層と、 前記表面が銅層で覆われた第一のバイアホール内のみに
    充填され、平滑な上面を有する第一の充填材料と、 前記第一の充填材料の平滑な上面上に設けられた第一の
    導電層と、 前記第一の絶縁層上に接して形成され、前記第一のバイ
    アホールの直上に位置する第二のバイアホールを有する
    第二の絶縁層と、 前記第二のバイアホール上に設けられ、前記第一の充填
    材料の平滑な上面上に設けられた前記第一の導電層の平
    滑な上面に接続する銅層と、 前記銅層が設けられた前記第二のバイアホール内のみに
    充填され、平滑な上面を有する第二の充填材料と、 を含む多層プリント基板。
  2. 【請求項２】上記第一および第二の充填材料が金属ペ一
    ストまたは樹脂からなる、請求項１の多層プリント基
    板。
  3. 【請求項３】上記第一および第二の充填材料が金属ペ一
    ストである請求項２の多層プリント基板。
  4. 【請求項４】多層プリント基板の製造方法であって、 基板上に配された第一の絶縁層の所定の位置に第一のバ
    イアホールを形成するステップと、 前記第一のバイアホールに第一の銅メッキ層を形成する
    ステップと、 前記第一の銅メッキ層が形成された前記第一のバイアホ
    ールを第一の充填材料で充填するステップと、 前記充填するステップの後に、前記基板の表面を平滑に
    するステップと、 前記平滑にされた基板上に第二の銅メッキ層を形成する
    ステップと、 前記第一および第二の銅メッキ層のパターン形成をする
    ステップと、 前記第一の絶縁層上に第二の絶縁層を形成するステップ
    と、 前記第二の絶縁層に前記第一のバイアホールの直上に位
    置する第二のバイアホールを形成するステップと、 前記第二のバイアホール上に、前記パターン化された第
    二の銅メッキ層に接続するように第三の銅メッキ層を形
    成するステップと、 前記第三の銅メッキ層が形成された前記第二のバイアホ
    ールを第二の充填材料で充填するステップと、前記第二の充填材料で充填するステップの後に、前記基
    板の表面を平滑にするステップと、 を含む多層プリント基板の製造方法。
  5. 【請求項５】前記第一および第二の充填材料が金属ペ一
    ストまたは樹脂からなる、請求項４の製造方法。
  6. 【請求項６】上記第一および第二の充填材料が金属ペ一
    ストである請求項５の製造方法。
JP02970495A 1995-02-17 1995-02-17 多層プリント基板、多層プリント基板の製造方法 Expired - Lifetime JP3290041B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP02970495A JP3290041B2 (ja) 1995-02-17 1995-02-17 多層プリント基板、多層プリント基板の製造方法
EP96300569A EP0727926A3 (en) 1995-02-17 1996-01-26 Multilayer printed writing board and method of manufacturing such a board
US08/595,063 US5662987A (en) 1995-02-17 1996-02-01 Multilayer printed wiring board and method of making same
US08/795,182 US5956843A (en) 1995-02-17 1997-02-04 Multilayer printed wiring board and method of making same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02970495A JP3290041B2 (ja) 1995-02-17 1995-02-17 多層プリント基板、多層プリント基板の製造方法

Publications (2)

Publication Number Publication Date
JPH08242077A JPH08242077A (ja) 1996-09-17
JP3290041B2 true JP3290041B2 (ja) 2002-06-10

Family

ID=12283504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02970495A Expired - Lifetime JP3290041B2 (ja) 1995-02-17 1995-02-17 多層プリント基板、多層プリント基板の製造方法

Country Status (3)

Country Link
US (2) US5662987A (ja)
EP (1) EP0727926A3 (ja)
JP (1) JP3290041B2 (ja)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765550B2 (ja) * 1996-01-23 1998-06-18 日本電気株式会社 多層配線基板、および多層配線基板の製造方法
JP2831970B2 (ja) * 1996-04-12 1998-12-02 山一電機株式会社 回路基板における層間接続方法
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US6703565B1 (en) * 1996-09-06 2004-03-09 Matsushita Electric Industrial Co., Ltd. Printed wiring board
JP3324437B2 (ja) * 1997-04-04 2002-09-17 松下電器産業株式会社 多層プリント配線板の製造方法
SE512578C2 (sv) * 1997-08-29 2000-04-03 Ericsson Telefon Ab L M Förfarande jämte anordning för att framställa ett luftgap över åtminstone en ledare på ett kretskort
US6005198A (en) * 1997-10-07 1999-12-21 Dimensional Circuits Corporation Wiring board constructions and methods of making same
USRE40947E1 (en) * 1997-10-14 2009-10-27 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
DE69936892T2 (de) * 1998-02-26 2007-12-06 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
US6303881B1 (en) * 1998-03-20 2001-10-16 Viasystems, Inc. Via connector and method of making same
US6598291B2 (en) 1998-03-20 2003-07-29 Viasystems, Inc. Via connector and method of making same
US6079100A (en) * 1998-05-12 2000-06-27 International Business Machines Corporation Method of making a printed circuit board having filled holes and fill member for use therewith
US6565954B2 (en) 1998-05-14 2003-05-20 Matsushita Electric Industrial Co., Ltd. Circuit board and method of manufacturing the same
SG86345A1 (en) 1998-05-14 2002-02-19 Matsushita Electric Ind Co Ltd Circuit board and method of manufacturing the same
WO1999060831A1 (en) * 1998-05-19 1999-11-25 Ibiden Co., Ltd. Printed circuit board and method of production thereof
JP2000022334A (ja) * 1998-06-26 2000-01-21 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2000022337A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Works Ltd 多層配線板及びその製造方法
US6009620A (en) * 1998-07-15 2000-01-04 International Business Machines Corporation Method of making a printed circuit board having filled holes
US6400028B1 (en) * 1998-07-20 2002-06-04 Intel Corporation Alignment of vias in circuit boards or similar structures
MY144574A (en) 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
FR2785761B1 (fr) * 1998-11-05 2002-01-25 Rapide Circuit Imprime Rci Procede pour realiser des connexions electriques
RU2133081C1 (ru) * 1998-12-08 1999-07-10 Таран Александр Иванович Многослойная коммутационная плата (варианты)
WO2000041447A1 (de) * 1999-01-05 2000-07-13 Ppc Electronic Ag Verfahren zum herstellen einer mehrlagigen leiterplatte
US6125531A (en) * 1999-03-01 2000-10-03 International Business Machines Corporation Method of making a printed circuit board having filled holes and a fill member for use therewith including reinforcement means
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
WO2000059276A1 (en) * 1999-03-29 2000-10-05 Viasystems, Inc. A via connector and method of making same
DE60031680T2 (de) 1999-06-02 2007-09-06 Ibiden Co., Ltd., Ogaki Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte
US6492600B1 (en) * 1999-06-28 2002-12-10 International Business Machines Corporation Laminate having plated microvia interconnects and method for forming the same
US6400570B2 (en) 1999-09-10 2002-06-04 Lockheed Martin Corporation Plated through-holes for signal interconnections in an electronic component assembly
JP2001144387A (ja) * 1999-11-12 2001-05-25 Ibiden Co Ltd 配線板のシールド配線構造
US6800232B2 (en) * 2000-05-31 2004-10-05 Ttm Advanced Circuits, Inc. PCB support plate method for PCB via fill
US6454154B1 (en) 2000-05-31 2002-09-24 Honeywell Advanced Circuits, Inc. Filling device
JP2003535465A (ja) 2000-05-31 2003-11-25 ハネウエル・インターナシヨナル・インコーポレーテツド 充填装置
KR20030007753A (ko) * 2000-05-31 2003-01-23 허니웰 인터내셔날 인코포레이티드 채움 방법
US6855385B2 (en) * 2000-05-31 2005-02-15 Ttm Advanced Circuits, Inc. PCB support plate for PCB via fill
US6506332B2 (en) 2000-05-31 2003-01-14 Honeywell International Inc. Filling method
US6518514B2 (en) * 2000-08-21 2003-02-11 Matsushita Electric Industrial Co., Ltd. Circuit board and production of the same
US6412168B1 (en) * 2000-09-06 2002-07-02 Visteon Global Tech, Inc. Method of making an electrical circuit board
EP1194020A3 (en) * 2000-09-27 2004-03-31 Matsushita Electric Industrial Co., Ltd. Resin board, manufacturing process for resin board, connection medium body, circuit board and manufacturing process for circuit board
JP2002217543A (ja) * 2001-01-22 2002-08-02 Ibiden Co Ltd 多層プリント配線板
JP2002217542A (ja) * 2001-01-22 2002-08-02 Ibiden Co Ltd 多層プリント配線板
JP2002217541A (ja) * 2001-01-22 2002-08-02 Ibiden Co Ltd 多層プリント配線板
EP1791410B1 (en) 2001-03-14 2009-05-13 Ibiden Co., Ltd. Multilayer printed circuit board
US6593534B2 (en) 2001-03-19 2003-07-15 International Business Machines Corporation Printed wiring board structure with z-axis interconnections
JP3564080B2 (ja) * 2001-04-27 2004-09-08 キヤノン株式会社 プロセスカートリッジの再生産方法
US6927471B2 (en) * 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
US7297572B2 (en) * 2001-09-07 2007-11-20 Hynix Semiconductor, Inc. Fabrication method for electronic system modules
JP2003092467A (ja) * 2001-09-19 2003-03-28 Tatsuta Electric Wire & Cable Co Ltd プリント配線基板およびその製法
TW519858B (en) * 2002-05-20 2003-02-01 Via Tech Inc Printing method for manufacturing through hole and circuit of circuit board
JP4291615B2 (ja) * 2002-05-28 2009-07-08 株式会社巴川製紙所 光学素子ウエハ及びその製造方法、光学素子の製造方法
US7084354B2 (en) 2002-06-14 2006-08-01 Intel Corporation PCB method and apparatus for producing landless interconnects
US20040079643A1 (en) * 2002-10-29 2004-04-29 Noritaka Ban Method for manufacturing wiring substrates
KR100467825B1 (ko) 2002-12-12 2005-01-25 삼성전기주식회사 스택형 비아홀을 갖는 빌드업 인쇄회로기판 및 그 제조 방법
US6809269B2 (en) * 2002-12-19 2004-10-26 Endicott Interconnect Technologies, Inc. Circuitized substrate assembly and method of making same
JP4261943B2 (ja) * 2003-03-05 2009-05-13 Ｔｄｋ株式会社 電子部品の製造方法および、電子部品
US20050001309A1 (en) * 2003-06-20 2005-01-06 Akinori Tanaka Printed wiring board for mounting semiconductor
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
CN100531514C (zh) * 2004-07-12 2009-08-19 鸿富锦精密工业（深圳）有限公司 防止短路的印刷电路板结构
JP2006073593A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 配線基板とそれを用いた半導体装置
JP2006216714A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP2006216713A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
TWI261329B (en) 2005-03-09 2006-09-01 Phoenix Prec Technology Corp Conductive bump structure of circuit board and method for fabricating the same
US7503111B2 (en) * 2005-03-31 2009-03-17 International Business Machines Corporation Method for increasing wiring channels/density under dense via fields
US7834273B2 (en) 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7759582B2 (en) * 2005-07-07 2010-07-20 Ibiden Co., Ltd. Multilayer printed wiring board
JP2007027476A (ja) * 2005-07-19 2007-02-01 Sharp Corp 多層プリント配線板の製造方法および多層プリント配線板
US7640424B2 (en) * 2005-10-13 2009-12-29 Sandisk Corporation Initialization of flash storage via an embedded controller
TWI272887B (en) * 2005-12-09 2007-02-01 High Tech Comp Corp Printed circuit board and manufacturing method thereof
US7629559B2 (en) * 2005-12-19 2009-12-08 Endicott Interconnect Technologies, Inc. Method of improving electrical connections in circuitized substrates
TW200839941A (en) * 2007-03-19 2008-10-01 Mutual Tek Ind Co Ltd Interconnection structure and method thereof
USPP19906P2 (en) * 2007-10-31 2009-04-14 Tai-Ling Biotech Inc. Phalaenopsis plant named ‘Queen V6’
US20090178273A1 (en) * 2008-01-15 2009-07-16 Endicott Interconnect Technologies, Inc. Method of making circuitized assembly including a plurality of circuitized substrates
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US20110266671A1 (en) * 2010-05-03 2011-11-03 Samsung Electro-Mechanics Co., Ltd. Substrate for a semiconductor package and manufacturing method thereof
US8946904B2 (en) * 2010-08-27 2015-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate vias for heat removal from semiconductor die
KR20120124319A (ko) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9052587B2 (en) 2011-10-03 2015-06-09 Hitachi Chemical Company, Ltd. Conductive pattern formation method, conductive pattern-bearing substrate, and touch panel sensor
DE102011122037A1 (de) * 2011-12-22 2013-06-27 Kathrein-Werke Kg Verfahren zur Herstellung einer elektrischen Hochfrequenz-Verbindung zwischen zwei Plattenabschnitten sowie eine zugehörige elektrische Hochfrequenz-Verbindung
TWI519221B (zh) * 2012-12-26 2016-01-21 南亞電路板股份有限公司 電路板及其製造方法
KR101397303B1 (ko) * 2012-12-31 2014-05-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9426900B2 (en) * 2013-11-13 2016-08-23 GlobalFoundries, Inc. Solder void reduction for component attachment to printed circuit boards
KR102211741B1 (ko) * 2014-07-21 2021-02-03 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US10381276B2 (en) * 2015-12-17 2019-08-13 International Business Machines Corporation Test cell for laminate and method
JP2017212283A (ja) * 2016-05-24 2017-11-30 ソニー株式会社 表示装置、および電子機器
CN113873786B (zh) * 2020-06-30 2023-12-29 深南电路股份有限公司 一种电路板的加工方法及电路板

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1145771A (en) * 1965-03-18 1969-03-19 Litton Industries Inc Electrical circuit boards
US3471631A (en) * 1968-04-03 1969-10-07 Us Air Force Fabrication of microminiature multilayer circuit boards
US3660726A (en) * 1970-10-12 1972-05-02 Elfab Corp Multi-layer printed circuit board and method of manufacture
US4242719A (en) * 1979-06-01 1980-12-30 Interconnection Technology, Inc. Solder-weld P.C. board apparatus
GB8707929D0 (en) * 1987-04-02 1987-05-07 Int Computers Ltd Printed circuit boards
JPH0754872B2 (ja) * 1987-06-22 1995-06-07 古河電気工業株式会社 二層印刷回路シ−トの製造方法
US5108785A (en) * 1989-09-15 1992-04-28 Microlithics Corporation Via formation method for multilayer interconnect board
JPH0680713B2 (ja) * 1989-10-11 1994-10-12 三菱電機株式会社 ウエハ試験用プローブカードおよびその製造方法
JPH0491489A (ja) * 1990-08-03 1992-03-24 Hitachi Aic Inc プリント配線基板
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JPH05218646A (ja) * 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
JPH05218645A (ja) * 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
JPH05275857A (ja) * 1992-03-30 1993-10-22 Nec Corp 多層印刷配線板
JP3179572B2 (ja) * 1992-05-29 2001-06-25 日本シイエムケイ株式会社 多層プリント配線板およびその製造方法
US5260519A (en) * 1992-09-23 1993-11-09 International Business Machines Corporation Multilayer ceramic substrate with graded vias
JP3152768B2 (ja) * 1992-11-17 2001-04-03 京セラ株式会社 多層配線基板
US5323520A (en) * 1993-04-29 1994-06-28 Fujitsu Limited Process for fabricating a substrate with thin film capacitor
JP3482657B2 (ja) * 1993-07-16 2003-12-22 松下電器産業株式会社 回路基板及びその製造方法
JPH0779078A (ja) * 1993-09-08 1995-03-20 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
US5432675A (en) * 1993-11-15 1995-07-11 Fujitsu Limited Multi-chip module having thermal contacts
JPH07283539A (ja) * 1994-04-14 1995-10-27 Sony Corp ビルドアップ多層プリント配線板
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
US5699613A (en) * 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure

Also Published As

Publication number Publication date
JPH08242077A (ja) 1996-09-17
EP0727926A3 (en) 1998-01-07
EP0727926A2 (en) 1996-08-21
US5662987A (en) 1997-09-02
US5956843A (en) 1999-09-28

Similar Documents

Publication Publication Date Title
JP3290041B2 (ja) 多層プリント基板、多層プリント基板の製造方法
EP0028657B1 (en) Hollow multilayer printed wiring board, and method of fabricating same
JP3585796B2 (ja) 多層配線基板の製造方法、及び半導体装置
US5758413A (en) Method of manufacturing a multiple layer circuit board die carrier with fine dimension stacked vias
US6664485B2 (en) Full additive process with filled plated through holes
US6718631B2 (en) Process for producing a flexible wiring board
US6662443B2 (en) Method of fabricating a substrate with a via connection
JP2009283739A (ja) 配線基板および配線基板の製造方法
US5591353A (en) Reduction of surface copper thickness on surface mount printed wire boards with copper plated through holes by the chemical planarization method
JP2777020B2 (ja) 配線層の平坦化方法
US6105243A (en) Method of fabricating multilayer printed circuit board
JPH10261868A (ja) 多層印刷配線板の製造方法
JP3948105B2 (ja) 多層配線回路基板の製造方法
JP3748974B2 (ja) ビルドアップ多層プリント配線板及びその製造方法
JP3152225B2 (ja) プリント配線板及びその製造方法
JPH02301187A (ja) 両面配線基板の製造方法
JP2000151107A (ja) 多層プリント配線板及びその製造方法
JP2664409B2 (ja) 混成集積回路の製造方法
JP3968562B2 (ja) プリント配線板およびその製造方法
JPH053388A (ja) 多層プリント基板の製造方法及び多層プリント基板用絶縁層
JP2002141668A (ja) 高密度多層配線基板及びその製造方法
JPH03225894A (ja) プリント配線板の製造方法
JPH11214848A (ja) プリント配線基板およびプリント配線基板の製造方法
JPH0837377A (ja) 多層配線基板およびその製造方法
JPH04217389A (ja) 厚膜多層回路基板及びその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090322

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100322

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110322

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110322

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120322

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130322

Year of fee payment: 11