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JP3174786B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3174786B2
JP3174786B2 JP12949291A JP12949291A JP3174786B2 JP 3174786 B2 JP3174786 B2 JP 3174786B2 JP 12949291 A JP12949291 A JP 12949291A JP 12949291 A JP12949291 A JP 12949291A JP 3174786 B2 JP3174786 B2 JP 3174786B2
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Description

【発明の詳細な説明】
【０００１】（目次） ・産業上の利用分野 ・従来の技術（図７〜図９） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図３，図６） （２）第２の実施例（図４，図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、薄い膜、或いは埋め込まれ
た膜を用いて位置合わせマークを形成する工程を含む半
導体装置の製造方法に関する。
【０００３】近年、半導体装置の性能向上特にＣＭＯＳ
ラッチアップ等の素子間干渉を抑えるため、絶縁分離に
よる半導体装置が作成されるようになっている。その一
例として張り合わせ法によるＳＯＩ基板を用いて作成さ
れる半導体装置がある。
【０００４】
【従来の技術】図７（ａ）〜（ｄ），図８（ｅ）〜
（ｇ），図９（ｈ）は、従来例のＳＯＩ基板の作成方法
及びこのＳＯＩ基板を用いた半導体装置の製造方法につ
いて説明する断面図である。
【０００５】まず、図７（ａ）に示すように、素子領域
層となるべき領域のみを残して第１の半導体基板９をエ
ッチングし、素子領域層となるべき凸部９ａ，９ｂを形
成する。
【０００６】次に、図７（ｂ）に示すように、凸部９
ａ，９ｂを被覆して分離絶縁膜となる絶縁膜１１を第１
の半導体基板９全面に形成する。
【０００７】次いで、図７（ｃ）に示すように、凸部９
ａ，９ｂ上に絶縁膜１１が残存するように絶縁膜１１を
研磨して、絶縁膜１１の表面を平坦にする。
【０００８】次に、図７（ｄ）に示すように、上記の第
１の半導体基板１１上の分離絶縁膜11ａを介して第１の
半導体基板１１を別の第２の半導体基板１２上に重ね、
電圧及び熱を印加して張り合わせる。
【０００９】次いで、図８（ｅ）に示すように、素子領
域層となるべき凸部９ａ，９ｂが島状に残存し、互いに
分離絶縁膜11ａにより絶縁分離されるように第１の半導
体基板９の裏面をエッチング及び研磨し、素子領域層９
ａ，９ｂを形成して、ＳＯＩ基板５２が完成する。
【００１０】次に、素子領域層９ａ，９ｂの表面にゲー
ト絶縁膜となる絶縁膜13ａ，13ｂを形成した後、この絶
縁膜13ａ，13ｂを被覆してゲート電極となるポリシリコ
ン膜１４を形成する。続いて、ポリシリコン膜１４上に
レジスト膜１５を形成し、露光法によりマスク１６上の
パターンを転写した（図８（ｆ））後、現像し、レジス
トパターン15ａ，15ｂを形成する。次いで、レジストパ
ターン15ａ，15ｂをマスクとして下地のポリシリコン膜
１４を選択的にエッチングし、ゲート電極14ａ，14ｂを
形成する（図８（ｇ））。
【００１１】次に、ゲート電極14ａ，14ｂの両側にＳ／
Ｄ領域層17ａ／17ｂ，17ｃ／17ｄを形成した後、ゲート
電極14ａ，14ｂを被覆して絶縁膜10ａ，10ｂを形成す
る。その後、Ｓ／Ｄ領域層17ａ〜17ｄに接続してＳ／Ｄ
電極18ａ〜18ｄを形成すると、半導体装置が完成する
（図９（ｈ））。
【００１２】
【発明が解決しようとする課題】ところで、ＳＯＩ基板
５２の作成後、図８（ｆ）に示すように、ゲート電極14
ａ，14ｂを形成するためポリシリコン膜１４等をパター
ニングする際、素子領域層９ａ，９ｂを形成するときに
形成された不図示の位置合わせマークは分離絶縁膜11ａ
に埋め込まれているため、位置合わせマークを、垂直の
段差が作るコントラストとして読み取るという通常のパ
ターン検出ができない。
【００１３】また、同様に不図示のＳＩＭＯＸ等のＳＯ
Ｉ基板上に素子を形成する場合でも絶縁膜上の半導体層
が薄い時にはこの膜中に位置合わせマークを形成しても
段差のコントラストが不十分でパターン検出が困難にな
る。
【００１４】本発明はかかる従来の問題点に鑑みてなさ
れたもので、直前の工程で作成された位置合わせマーク
に直接位置合わせする、所謂直接法による位置合わせが
可能な位置合わせマークを形成することができる半導体
装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体装置の製造方法に係
り、第１の半導体基板をエッチングして素子形成領域と
なるべき凸部，及び位置合わせマークとなるべき凸部を
残して溝を形成する工程と、前記溝を埋め、かつ前記凸
部を被覆して前記第１の半導体基板上に絶縁膜を形成す
る工程と、前記凸部上に前記絶縁膜が残存するように該
絶縁膜を研磨又はエッチングして該絶縁膜の表面を平坦
化する工程と、前記絶縁膜を介して前記第１の半導体基
板と別の第２の半導体基板を張り合わせる工程と、前記
張り合わせた第１の半導体基板の裏面から該第１の半導
体基板を研磨又はエッチングして、前記凸部を残存し、
前記絶縁膜に埋め込まれた島状の領域を形成する工程
と、前記素子形成領域となるべき凸部の周辺部の絶縁膜
を覆い、かつ前記位置合わせマークとなるべき島状の領
域の周辺部の絶縁膜が少なくとも露出するようにエッチ
ング耐性膜を形成して前記絶縁膜を選択的にエッチング
し、前記位置合わせマークとなるべき島状の領域の周縁
部に位置合わせに必要な段差を形成する工程と、全面に
不透明膜を形成する工程とを有することを特徴とし、請
求項２記載の発明は、請求項１記載の半導体装置の製造
方法に係り、前記半導体基板をエッチングして、素子形
成領域となるべき凸部、及び位置合わせマークとなるべ
き凸部を残して溝を形成する工程の代わりに、前記素子
形成領域及び前記位置合わせマーク形成部を耐酸化膜で
選択的に被覆した後、前記第１の半導体基板を選択的に
酸化して、前記凸部及び溝を形成する工程を有すること
を特徴とし、請求項３記載の発明は、半導体装置の製造
方法に係り、半導体基板上の絶縁膜を半導体膜が覆って
なる積層構造に対し、前記半導体膜内に画定され、互い
に異なる第一の領域と第二の領域とのうち、該第一の領
域に位置合わせマークをパターニング形成し、該第二の
領域に素子形成領域をパターニング形成する工程と、前
記第二の領域を覆い、かつ前記第一の領域において前記
位置合わせマークの周辺部の絶縁膜が少なくとも露出す
るようにエッチング耐性膜を形成して前記絶縁膜を選択
的にエッチングし、前記位置合わせマークの周縁部に位
置合わせに必要な段差を形成する工程と、前記位置合わ
せマークの周縁部に位置合わせに必要な段差を形成する
工程と、全面に不透明膜を形成する工程とを有すること
を特徴としている。
【００１６】
【作用】本発明の半導体装置の製造方法においては、第
１に、張り合わせにより半導体膜を絶縁膜に埋め込み、
絶縁分離された素子形成領域とともに位置合わせマーク
となるべき島状の領域を形成し、更に、素子領域層とな
るべき島状の領域の周辺部の絶縁膜を覆い、かつ位置合
わせマークとなるべき島状の領域の周辺部の絶縁膜が少
なくとも露出するようにエンチング耐性膜を形成して絶
縁膜を選択的にエッチングし、位置合わせマークとなる
べき島状の領域の周縁部に位置合わせに必要な段差を形
成している。さらに、全面に不透明膜を形成している。
【００１７】即ち、張り合わせにより形成された半導体
基板の表面が平坦であっても、位置合わせマークにはア
ライメントに必要な段差が形成されている。従って、位
置合わせマークに基づいてパターニングすべき不透明膜
により当該位置合わせマークが被覆されていても、不透
明膜を直接法によりアライメントすることが可能にな
り、位置合わせ精度を向上させることができる。
【００１８】第２に、直前に形成された半導体膜から第
一の領域に位置合わせマークをパターニング形成し、第
二の領域に素子領域層をパターニング形成し、その後、
第二の領域を覆い、かつ第一の領域において位置合わせ
マークの周辺部の絶縁膜が少なくとも露出するようにエ
ッチング耐性膜を形成して絶縁膜を選択的にエッチング
し、位置合わせマークの周縁部に位置合わせに必要な段
差を形成している。即ち、たとえ半導体膜の膜厚が薄
く、半導体膜のみの段差ではアライメントが難しい場合
でも、位置合わせマークにはアライメントに必要な段差
を得ることができる。
【００１９】ところで、絶縁ゲート型電界効果トランジ
スタを形成する場合、素子形成領域にゲート電極を形成
する必要がある。この場合、全面にゲート電極の材料と
なる配線材料からなる膜を形成することになる。この場
合、位置合わせマークの周縁部に位置合わせに必要な段
差を有しているので、位置合わせマークが配線材料から
なる膜のような不透明膜で被覆された場合でも、その段
差に基づいて位置合わせが可能である。即ち、直接法に
よるアライメントが可能となり、位置合わせ精度を向上
させることができる。
【００２０】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
【００２１】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｇ），図３
（ｈ），（ｉ）は、本発明の第１の実施例の、ＳＯＩ基
板の作成方法及びこのＳＯＩ基板を用いた半導体装置の
製造方法について説明する断面図である。
【００２２】まず、図１（ａ）に示すように、BCl3／Cl
2 ガスを用いたＲＩＥ（反応性イオンエッチング）法に
より、不図示のレジスト膜をマスクとして第１のSi基板
（第１の半導体基板）３８を選択的にエッチングし、素
子領域層となるべき、一辺が約３μｍの正方形状の凸部
38ａ，及び位置合わせマークとなるべき、幅約３μｍ，
長さ約５μｍの長方形状の凸部38ｂを残して深さ約0.1
μｍの溝３９を形成する。
【００２３】次に、図１（ｂ）に示すように、この溝３
９を埋め、かつ素子領域層となるべき凸部38ａ及び位置
合わせマークとなるべき凸部38ｂを被覆して第１のSi基
板３８上に膜厚約１μｍのSiO2膜（絶縁膜）４０をＣＶ
Ｄ法により形成する。
【００２４】次いで、図１（ｃ）に示すように、凸部38
ａ，38ｂ上にSiO2膜４０が残存するようにSiO2膜４０を
研磨してSiO2膜（分離絶縁膜）40ａの表面を平坦化す
る。
【００２５】次に、SiO2膜40ａを介して第１のSi基板３
８と別の第２のSi基板（第２の半導体基板）４１を重ね
合わせた後に、両端からパルス電圧を印加する。その結
果、第１のSi基板３８と第２のSi基板４１とが張り合わ
される（図１（ｄ））。 次いで、図２（ｅ）に示すよ
うに、張り合わされた第１のSi基板３８の裏面から第１
のSi基板３８を研磨して、凸部38ａ，38ｂを残存し、Si
O2膜40ａに埋め込まれた島状の領域層38ａ，38ｂを形成
すると、ＳＯＩ基板（半導体基板）４２が形成される。
なお、上記の島状の領域層38ａは素子領域層となり、島
状の領域層38ｂは位置合わせマークとなる。
【００２６】続いて、レジスト膜（エッチング耐性膜）
４３を全面に形成した後、パターニングし、位置合わせ
マーク38ｂ及びその周辺部が露出するように幅約１０μ
ｍの領域のレジスト膜４３を選択的に除去する。続い
て、CF4 ／CHF3ガスを用いたRIE 法により、CF4 ／CHF3
ガス流量比１／１，ガス圧約1.8Torr ，パワー300 Ｗの
条件で、残存するレジスト膜４３及び位置合わせマーク
38ｂをマスクとしてこの位置合わせマーク38ｂの周辺部
のSiO2膜40ａを選択的にエッチングし、位置合わせマー
ク38ｂの形状の凸部が形成されるように位置合わせマー
ク38ｂの周辺部に深さ約0.5 μｍの溝４４を形成する。
これにより、位置合わせマーク38ｂにはアライメントに
必要な段差が形成される（図２（ｆ））。平面図を図６
（ｂ）に示す図６（ｂ）のＢ−Ｂ線断面図が図２（ｆ）
となっている。なお、位置合わせマーク38ｂの周辺部の
SiO2膜40ａが少なくとも露出するように位置合わせマー
ク38ｂ上にレジスト膜４３を残してもよい。
【００２７】次に、残存するレジスト膜４３を除去した
後、素子領域層38ａにゲート絶縁膜となるSiO2膜49ａを
熱酸化により形成し、その上に厚さ約0.3 μｍのポリシ
リコン膜４６を形成する。続いて、新たなレジスト膜４
７を形成した後、位置合わせマーク38ｂに基づいて露光
マスク４８上のマスクパターン48ａをゲート電極を形成
すべき領域に位置合わせする。このとき、位置合わせマ
ーク38ｂにはアライメントに必要な段差が形成されてい
るので、直前に形成された位置合わせマーク38ｂに基づ
く、所謂直接法によるアライメントが可能になり、位置
合わせ精度を向上することができる。次いで、露光法に
よりこのマスクパターン48ａをレジスト膜４７に転写す
る（図２（ｇ））。
【００２８】次に、レジスト膜４７を現像した後、残存
するレジスト膜47ａをマスクとしてポリシリコン膜４６
を選択的にエッチングし、素子領域層38ａ上のゲート絶
縁膜49ａの上にゲート電極46ａを形成する（図３
（ｈ））。
【００２９】その後、図３（ｉ）に示すように、ゲート
電極46ａの両側の素子領域層38ａにＳ／Ｄ領域層50ａ，
50ｂ及びこれらのＳ／Ｄ領域層50ａ，50ｂにそれぞれ接
続してＳ／Ｄ電極51ａ，51ｂを形成して半導体装置が完
成する。
【００３０】以上のように、本発明の第１の実施例の半
導体装置の製造方法においては、張り合わせにより第１
のSi基板３８の凸部38ａ，38ｂをSiO2膜40ａに埋め込
み、絶縁分離された素子領域層38ａとともに位置合わせ
マーク38ｂを形成し（図２（ｅ））、更に、位置合わせ
マーク38ｂをマスクとしてこの位置合わせマーク38ｂの
周辺部のSiO2膜40ａをエッチングし、位置合わせマーク
38ｂの形状の凸部４５が形成されるように溝４４を形成
している（図２（ｆ））。
【００３１】従って、張り合わせにより形成されたＳＯ
Ｉ基板４２の表面が平坦であっても、位置合わせマーク
38ｂにはアライメントに必要な段差を得ることができ
る。これにより、直接法によるアライメントが可能にな
り、位置合わせ精度を向上することができる。 （２）第２の実施例 図４（ａ）〜（ｄ），図５（ｅ），（ｆ）は、本発明の
第２の実施例の半導体装置の製造方法について説明する
断面図である。
【００３２】まず、Si基板（半導体基板）２１上に膜厚
約0.7 μｍのSiO2膜（絶縁膜）２２を形成した後、膜厚
約0.1 μｍのポリシリコン膜（半導体膜）２３を形成す
る（図４（ｂ））。
【００３３】次いで、レーザアニールによりポリシリコ
ン膜２３を溶融、再結晶化し、単結晶のSi層（半導体
膜）23ａを形成する（図４（ｂ））。
【００３４】次に、Si層23ａ上のパターニングされたレ
ジスト膜24ａ，24ｂをマスクとしてSi層23ａをパターニ
ングし、素子形成領域１９に素子領域層２５を形成する
とともに、位置合わせマーク形成領域２０に位置合わせ
マーク２６を形成する（図４（ｃ））。
【００３５】次いで、レジスト膜24ａ，24ｂを除去した
後、別のレジスト膜（エッチング耐性膜）２７を全面に
形成する。続いて、レジスト膜２７をパターニングし、
位置合わせマーク２６及びその周辺部が露出するように
幅約１０μｍの領域のレジスト膜２７を選択的に除去す
る。なお、位置合わせマーク２６の周辺部のSiO2膜２２
が少なくとも露出するように位置合わせマーク２６上に
レジスト膜２７を残してもよい。
【００３６】次いで、CF4 ／CHF3ガスを用いたRIE 法に
より、残存するレジスト膜２７及び位置合わせマーク２
６をマスクとしてこの位置合わせマーク２６の周辺部の
SiO2膜２２を選択的にエッチングし、位置合わせマーク
２６の形状の凸部２９が形成されるように位置合わせマ
ーク２６の周辺部に深さ約0.5 μｍの溝２８を形成す
る。これにより、位置合わせマーク２６にはアライメン
トに必要な段差が形成される（図４（ｄ））。なお、平
面図を図６（ｂ）に示す。図６（ｂ）のＢ−Ｂ線断面図
が図４（ｄ）となっている。
【００３７】次いで、残存するレジスト膜２７を除去し
た後、素子領域層２５にゲート絶縁膜となるSiO2膜30ａ
を形成し、その上に厚さ約0.3 μｍのポリシリコン膜３
１を形成する。続いて、新たなレジスト膜３２を形成し
た後、位置合わせマーク２６に基づいて露光マスク３３
上のマスクパターン33ａをゲート電極を形成すべき領域
に位置合わせする。このとき、位置合わせマーク２６に
はアライメントに必要な段差が形成されているので、直
前に形成された位置合わせマーク２６に基づく、所謂直
接法によるアライメントが可能になり、位置合わせ精度
を向上することができる。次いで、露光法によりこのマ
スクパターン33ａをレジスト膜３２に転写する（図５
（ｅ））。
【００３８】次に、レジスト膜３２を現像した後、残存
するレジスト膜32ａをマスクとしてポリシリコン膜３１
を選択的にエッチングし、ゲート電極31ａを形成する
（図５（ｆ））。
【００３９】その後、図５（ｇ）に示すように、素子領
域層２５のゲート電極31ａの両側にＳ／Ｄ領域35ａ，35
ｂを形成した後、ゲート電極31ａを被覆して絶縁膜３６
を形成する。その後、Ｓ／Ｄ領域35ａ，35ｂと接続して
Ｓ／Ｄ電極37ａ，37ｂを形成すると、半導体装置が完成
する。
【００４０】以上のように、本発明の第２の実施例の半
導体装置の製造方法においては、直前に形成されたポリ
シリコン膜２３から位置合わせマーク２６を形成し（図
４（ｃ））、更に、この位置合わせマーク２６をマスク
として下地のSiO2膜２２をエッチングし、位置合わせマ
ーク２６の形状の凸部２９が形成されるように位置合わ
せマーク２６の周辺部に溝２８を形成している（図４
（ｄ））。
【００４１】従って、たとえSi層23ａの膜厚が薄く、Si
層23ａのみの段差ではアライメントが難しい場合でも、
位置合わせマーク２６にはアライメントに必要な段差を
得ることができる。これにより、直接法によるアライメ
ントが可能になり、位置合わせ精度を向上することがで
きる。
【００４２】
【発明の効果】本発明の半導体装置の製造方法において
は、張り合わせにより半導体膜を絶縁膜に埋め込み、絶
縁分離された素子形成領域とともに位置合わせマークと
なるべき島状の領域を形成し、更に、位置合わせマーク
となるべき島状の領域の周辺部の絶縁膜を選択的にエッ
チングし、位置合わせマークとなるべき島状の領域の周
縁部に位置合わせに必要な段差を形成している。さら
に、全面に不透明膜を形成している。従って、位置合わ
せマークに基づいてパターニングすべき不透明膜により
当該位置合わせマークが被覆されていても、不透明膜を
直接法によりアライメントすることが可能になり、位置
合わせ精度を向上させることができる。
【００４３】絶縁膜上の半導体膜をパターニングして第
２の領域に素子形成領域を形成するとともに、第１の領
域に位置合わせマークを形成し、さらに位置合わせマー
クの周縁部以外をエッチング耐性膜で覆って絶縁膜をエ
ッチングして位置合わせマークの周縁部に位置合わせに
必要な段差を形成している。即ち、たとえ半導体膜の膜
厚が薄く、半導体膜のみの段差ではアライメントが難し
い場合でも、位置合わせマークにはアライメントに必要
な段差を得ることができる。
【００４４】また、素子形成領域に絶縁ゲート型電界効
果トランジスタを形成する場合、全面にゲート電極の材
料となる配線材料からなる膜を形成し、配線材料の膜で
被覆された位置合わせマークに基づいて位置合わせし、
パターニングして素子形成領域に配線材料の膜からなる
ゲート電極を形成することになる。この場合、位置合わ
せマークの周縁部に位置合わせに必要な段差を有してい
るので、位置合わせマークが配線材料からなる膜のよう
な不透明膜で被覆された場合でも、その段差に基づいて
位置合わせが可能である。即ち、直接法によるアライメ
ントが可能となり、位置合わせ精度を向上させることが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
【図２】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
【図３】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その３）である。
【図４】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
【図５】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
【図６】本発明の第１及び第２の実施例の半導体装置の
製造方法について説明する平面図である。
【図７】従来例の半導体装置の製造方法について説明す
る断面図（その１）である。
【図８】従来例の半導体装置の製造方法について説明す
る断面図（その２）である。
【図９】従来例の半導体装置の製造方法について説明す
る断面図（その３）である。
【符号の説明】
７ 凸部、 ９ 第１の半導体基板、 ９ａ，９ｂ 凸部（素子領域層）、 １１ 絶縁膜、 11ａ 分離絶縁膜、 １２ 第２の半導体基板、 13ａ，13ｂ，10ａ，10ｂ，３６ 絶縁膜、 １４ ポリシリコン膜、 14ａ，14ｂ，31ａ，46ａ ゲート電極、 １５，24ａ，24ｂ，２７，３２，32ａ，４７，47ａ レ
ジスト膜、 15ａ，15ｂ レジストパターン、 17ａ〜17ｄ，35ａ，35ｂ，50ａ，50ｂ Ｓ／Ｄ領域層、 18ａ〜18ｄ，37ａ，37ｂ，51ａ，51ｂ Ｓ／Ｄ電極、 ４２，５２ ＳＯＩ基板（半導体基板）、 １９ 素子形成領域、 ２０ 位置合わせマーク形成領域、 ２１ Si基板（半導体基板）、 ２２，22ａ，30ｂ，４０，49ｂ SiO2膜（絶縁膜）、 ２３ ポリシリコン膜（半導体膜）、 23ａ Si層（半導体膜）、 ２５ 素子領域層、 ２６ 位置合わせマーク、 ２８，３９，４４ 溝、 ２９，４５ 凸部、 30ａ，49ａ SiO2膜（ゲート絶縁膜）、 ３１，４６ ポリシリコン膜、 ３３，４８ 露光マスク、 33ａ，48ａ マスクパターン、 ３８ 第１のSi基板（第１の半導体基板）、 38ａ 凸部（島状の領域層；素子領域層）、 38ｂ 凸部（島状の領域層；位置合わせマーク）、 40ａ，40ｂ SiO2膜（分離絶縁膜）、 ４１ 第２のSi基板（第２の半導体基板）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/762

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の半導体基板をエッチングして素子
    形成領域となるべき凸部，及び位置合わせマークとなる
    べき凸部を残して溝を形成する工程と、 前記溝を埋め、かつ前記凸部を被覆して前記第１の半導
    体基板上に絶縁膜を形成する工程と、 前記凸部上に前記絶縁膜が残存するように該絶縁膜を研
    磨又はエッチングして該絶縁膜の表面を平坦化する工程
    と、 前記絶縁膜を介して前記第１の半導体基板と別の第２の
    半導体基板を張り合わせる工程と、 前記張り合わせた第１の半導体基板の裏面から該第１の
    半導体基板を研磨又はエッチングして、前記凸部を残存
    し、前記絶縁膜に埋め込まれた島状の領域を形成する工
    程と、 前記素子形成領域となるべき凸部の周辺部の絶縁膜を覆
    い、かつ前記位置合わせマークとなるべき島状の領域の
    周辺部の絶縁膜が少なくとも露出するようにエッチング
    耐性膜を形成して前記絶縁膜を選択的にエッチングし、
    前記位置合わせマークとなるべき島状の領域の周縁部に
    位置合わせに必要な段差を形成する工程と、 全面に不透明膜を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  2. 【請求項２】 前記半導体基板をエッチングして、素子
    形成領域となるべき凸部、及び位置合わせマークとなる
    べき凸部を残して溝を形成する工程の代わりに、前記素
    子形成領域及び前記位置合わせマーク形成部を耐酸化膜
    で選択的に被覆した後、前記第１の半導体基板を選択的
    に酸化して、前記凸部及び溝を形成する工程を有するこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 半導体基板上の絶縁膜を半導体膜が覆っ
    てなる積層構造に対し、前記半導体膜内に画定され、互
    いに異なる第一の領域と第二の領域とのうち、該第一の
    領域に位置合わせマークをパターニング形成し、該第二
    の領域に素子形成領域をパターニング形成する工程と、 前記第二の領域を覆い、かつ前記第一の領域において前
    記位置合わせマークの周辺部の絶縁膜が少なくとも露出
    するようにエッチング耐性膜を形成して前記絶縁膜を選
    択的にエッチングし、前記位置合わせマークの周縁部に
    位置合わせに必要な段差を形成する工程と、 全面に不透明膜を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
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