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JP4187808B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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JP4187808B2
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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に溝型の素子分離構造を有する半導体装置において精度良く素子活性領域と第１電極を重ね合わせるためのアライメントマークに関する。
【０００２】
【従来の技術】
図４５〜図５１は溝型の素子分離構造を有する従来の半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。
【０００３】
まず、シリコン基板１上に、シリコン酸化膜３、シリコン窒化膜４を順に形成した後、フィールドのマスクを用いてシリコン酸化膜３及びシリコン窒化膜４をパターニングし、パターニングに用いたレジストを除去した後、ドライエッチング技術を用いて２０００〜４０００オングストロームエッチングすることにより、図４５に示すように、シリコン基板１に所定の深さの溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、アライメントマーク領域１１Ａには比較的広い幅の溝１０Ａを形成し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形成し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成する。このように、アライメントマーク領域１１Ａ及び周辺回路領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが疎で、メモリセル領域１１Ｂは溝１０Ｂのパターンが密になっている。
【０００４】
続いて、図４６に示すように、熱酸化することによって溝１０Ａ〜１０Ｃの側面及び底面を酸化した後、ＣＶＤ法によりシリコン酸化膜２を堆積する。この時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚と等しい膜厚分だけ堆積されることに対し、狭い幅の溝１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内に埋め込まれる結果、溝１０Ｂの底から見れば堆積した膜厚よりも厚くなる。すなわち、溝１０Ｂ上に堆積したシリコン酸化膜２と溝１０Ａ及び溝１０Ｃ上に堆積したシリコン酸化膜２との間には膜厚差が生じる。以下、この差を溝上シリコン酸化膜厚差と呼ぶ。
【０００５】
次に、図４７に示すように、溝上シリコン酸化膜厚差を低減するために、上記フィールドのマスクとは異なる別のマスクを用いて溝幅が広い溝１０Ａ及び溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみにレジストパターン５を形成し、ドライエッチングを用いて凸状態となっているシリコン酸化膜２の一部を除去する。以後、この工程をプリエッチングという場合がある。
【０００６】
続いて、図４８に示すように、レジストパターン５を除去した後ＣＭＰ（Chemical Mechanical Polishing）法を用いて全面を研磨して、シリコン窒化膜４上のシリコン酸化膜２、および、溝部１０Ａ〜１０Ｃのシリコン酸化膜２の一部を除去する。
【０００７】
次に、図４９に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。
【０００８】
続いて、図５０に示すように、熱酸化によりゲート酸化膜６を形成し、ゲート酸化膜６上にリンをドーピングしたポリシリコン膜７、タングステンシリサイド膜８を順に堆積する。
【０００９】
次に、図５１に示すように、素子分離形成工程で製造したアライメントマーク領域１１Ａの埋込シリコン酸化膜２Ａ（アライメントマーク）を用いて写真製版技術により素子分離領域にゲート電極を重ね合わせるパターンを形成し、タングステンシリサイド膜８、ポリシリコン膜７をドライエッチングにより一部除去することにより、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにゲート電極１４を形成する。
【００１０】
【発明が解決しようとする課題】
上記に示す従来の半導体装置およびその製造方法では、以下に示す問題点がある。
【００１１】
第１電極材料であるゲート電極１４をパターニングする際に、活性領域の所定の領域にパターンを形成するために、活性領域と重ね合わせる必要がある。重ね合わせを行うには、素子分離工程で形成されたアライメントマーク領域１１Ａのアライメントマーク２Ａを用いる。
【００１２】
しかしながら、溝型素子分離がなされた従来の半導体装置では、アライメントマーク部の高低差がほとんどないことより表面高低差によるマーク検出が困難となる。さらに、ゲート電極材料の一部であるシリサイド膜は光（単色光（波長が６３３ｍ）や白色光（波長：５３０〜８００ｍ））を反射して光を通さないため、画像認識によるマーク検出も困難となる。
【００１３】
マーク検出が困難になるに伴いアライメント精度が低下してゲート電極形成用のゲートマスクの重ね合わせ処理が精度良くできなくなるという問題点があった。
【００１４】
この発明は、上記のような問題点を解決するためになされたもので、溝型素子分離を有する半導体装置において、装置性能を悪化させることなく精度の良いアライメントが行える半導体装置の製造方法を得ることを目的とする。
【００２０】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置の製造方法は、(a)アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップと、(b)前記半導体基板の前記アライメントマーク領域及び前記素子形成領域の上層部にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１及び第２の溝の底面の形成深さは前記半導体基板の表面から同程度の深さに設定されるとともに、前記第１の溝は前記第２の溝よりも広い幅に設定され、(c)前記半導体基板上の全面に絶縁膜を形成するステップと、(d)前記アライメントマーク領域の前記第１の溝外の周辺近傍領域に対応する前記絶縁膜上に少なくともレジストパターンを形成するステップと、(e)前記レジストパターンをマスクとして前記絶縁膜を除去するステップと、(f)前記レジストパターンを除去した後、前記絶縁膜をさらに除去するステップとを備え、前記ステップ(f)は、ＣＭＰ法に依るディッシングによって前記第１の溝内に前記絶縁膜が一部残り、かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すように行われ、前記ステップ(f)後の前記第１の溝部分がアライメントマークとして規定され、(g)前記半導体基板上の全面に電極層を形成するステップと、(h)前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、前記アライメントマークの前記第１の溝内における中心部とそれ以外の領域である周辺部との間に高低差を設けている。
【００２１】
また、請求項２記載の半導体装置の製造方法において、前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝に対応する前記絶縁膜上にさらに前記レジストパターンを形成し、前記アライメントマークは前記ステップ(f)後に前記第１の溝内に残存する前記絶縁膜であるアライメント用絶縁膜を含み、前記周辺部上に形成される前記アライメント用絶縁膜の最上部が前記半導体基板の表面より高く、前記中心部上に形成される前記アライメント用絶縁膜の表面高さが前記半導体基板の表面高さより低くなるように形成することにより、前記アライメント用絶縁膜に高低差を設けている。
【００２２】
また、請求項３記載の半導体装置の製造方法において、前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝の前記周辺近傍領域に対応する前記絶縁膜上にのみに前記レジストパターンを形成し、前記ステップ(f)は、前記第１の溝の前記周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ、前記第１の溝の前記中心部上の絶縁膜を全て除去するとともに前記第１の溝の前記中心部下の前記半導体基板の一部の領域をも除去するステップを含み、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、前記アライメントマークは前記アライメント用絶縁膜と前記第１の溝とを含み、前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けている。
【００２３】
また、請求項４記載の半導体装置の製造方法において、前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを含み、前記ステップ(b)は、前記第１及び第２の溝を前記ＳＯＩ層を貫通して形成するステップを含み、前記ステップ(f)で除去された前記半導体基板の一部の領域は前記埋め込み絶縁膜の一部の領域を含んでいる。
【００２４】
また、請求項５記載の半導体装置の製造方法において、前記ステップ(h)でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、(i)全面に層間絶縁膜を形成するステップと、(j)前記第１の溝の前記中心部上及び前記制御電極上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記第１の貫通孔はさらに前記埋め込み絶縁膜を貫通して前記下地基板に到達するように形成され、(k)前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、(l)前記金属層をパターニングして配線層を形成するステップとをさらに備えている。
【００２６】
また、請求項６記載の半導体装置の製造方法において、前記第２の溝は、比較的幅の狭い第１の回路用溝と比較的幅の広い第２の回路用溝とを含み、前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記第２の回路用溝で素子分離される第２の回路形成領域とを含み、前記ステップ(d)は、前記第１の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成せず、前記第２の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成している。
【００２７】
また、請求項７記載の半導体装置の製造方法において、前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含んでいる。
【００２８】
この発明に係る請求項８記載の半導体装置の製造方法は、(a)アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップを備え、前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層をからなるＳＯＩ基板を含み、(b)前記ＳＯＩ層を貫通して前記アライメントマーク領域及び前記素子形成領域にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１の溝は前記第２の溝よりも広い幅に設定され、(c)前記第１及び第２の溝を含む前記ＳＯＩ層上の全面に絶縁膜を形成するステップと、(d)前記絶縁膜を除去するステップとをさらに備え、前記ステップ(d)は、ＣＭＰ法に依るディッシングによって前記第２の溝内に埋め込まれた前記絶縁膜を残し、かつ前記第１の溝内の周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ前記第１の溝の中心部上の絶縁膜を全て除去するとともに、前記第１の溝の前記中心部下の前記埋め込み絶縁膜の一部の領域をも除去すように行われ、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、(e)前記半導体基板上の全面に電極層を形成するステップと、(f)前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けている。
【００２９】
また、請求項９記載の半導体装置の製造方法において、前記第２の溝は比較的幅の狭い第１及び第２の回路用溝を含み、前記第２の回路用溝は複数の第２の回路用溝を含み、前記複数の第２の回路用溝は前記ＳＯＩ層を挟んで形成され、前記複数の第２の回路用溝間の前記ＳＯＩ層がダミー層として規定され、前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記複数の第２の回路用溝及び前記ダミー層によって素子分離される第２の回路形成領域とを含んでいる。
【００３０】
また、請求項１０記載の半導体装置の製造方法において、前記ステップ(f)でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、(g)全面に層間絶縁膜を形成するステップと、(h)前記第１の溝及び前記制御電極上の前記中心部上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記１の貫通孔はさらに前記埋め込み絶縁膜を貫通し下地基板に到達するように形成され、(i)前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、(j)前記金属層をパターニングして配線層を形成するステップとをさらに備えている。
【００３２】
また、請求項１１記載の半導体装置の製造造法において、前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含んでいる。
【００３３】
【発明の実施の形態】
＜試行例＞
従来の問題はプリエッチングを行う際にアライメントマーク領域の溝上にレジストパターンを形成したことに起因したと考えられ、以下の図３９〜図４３に示すように、アライメントマーク領域１１Ａ上にレジストパターンを形成しない方法が考えられる。
【００３４】
図３９に示すように、溝上シリコン酸化膜厚差を低減するために写真製版技術を用いて溝１０Ｃ上のみにレジストパターン５１を形成し、ドライエッチングを用いてシリコン酸化膜２の表面側から所定部分除去する。したがって、図３９で示すステップによって、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝１０Ａ上のシリコン酸化膜２とが同時に除去される。
【００３５】
続いて、図４０に示すように、レジストパターン５１を除去した後にＣＭＰ法を用いて、シリコン窒化膜４上のシリコン酸化膜２、および、溝１０Ａ〜１０Ｃ内のシリコン酸化膜２の一部を除去する。この時、アライメントマーク領域１１Ａの溝１０Ａ内のシリコン酸化膜２は、素子形成領域の溝１０Ｂ，１０Ｃ内のシリコン酸化膜２に比べてＣＭＰ研磨前の膜厚が薄いため、ＣＭＰ研磨後の膜厚も素子形成領域のシリコン酸化膜２よりも薄くなる。
【００３６】
次に、図４１に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３、シリコン酸化膜２の一部を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。この時、素子形成領域１１Ｂ，１１Ｃそれぞれの埋込酸化膜２Ｂ，２Ｃの表面はシリコン基板１の表面とほぼ同じになっているのに対し、アライメントマーク形成領域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの中心部はシリコン基板１より幾分低くなっている。
【００３７】
続いて、図４２に示すように、熱酸化によりゲート酸化膜６を形成し、リンがドーピングされたポリシリコン膜７、所定の膜厚のタングステンシリサイド膜８を順に堆積する。
【００３８】
次に、素子分離構造形成工程で作成したアライメントマーク（埋込シリコン酸化膜２Ａ）を用いて、写真製版技術により素子分離領域にゲート電極形成用のゲートマスクのアライメント処理を行い、図４３に示すように、タングステンシリサイド膜８及びポリシリコン膜７をドライエッチングにより一部除去してゲート電極１４を形成する。
【００３９】
しかしながら、上記した方法ではアライメントマーク領域１１Ａの溝１０Ａに対応するシリコン酸化膜２がプリエッチングされてしまうため、ＣＭＰ研磨前には溝１０Ａ近傍のシリコン酸化膜２は薄くなっている。溝１０Ａの溝幅は比較的広いためＣＭＰ研磨速度は早くなる。
【００４０】
したがって、メモリセル領域１１Ｂのシリコン酸化膜２のエッチングに合わせてＣＭＰ研磨を行うと、溝１０Ａを除くアライメントマーク領域１１Ａ上のシリコン酸化膜２はすべてエッチングされ、その下地であるシリコン酸化膜３及びシリコン窒化膜４もエッチングされ、さらに、図４４に示すように、シリコン基板１における溝１０Ａの周縁部１ａ（溝１０Ａとシリコン基板１表面とのコーナー部）が除去され丸められてしまう。
【００４１】
その結果、溝１０Ａの周縁部の検出精度が悪化するため、ゲートマスクの重ね合わせ処理の精度が向上しない問題点を抱えたままとなる。このように、アライメントマーク領域１１Ａに対してプリエッチングを行わない方法も期待した程の成果を得ることはできない。
【００４２】
このように、プリエッチングを行う際にアライメントマーク領域の溝上にレジストパターンを形成した場合（従来例）でも、アライメントマーク領域上に全くレジストパターンを形成しない場合（上記試行例）でも、ゲートマスクの重ね合わせ処理が精度が悪化することを参考材料にして、ゲートマスクの重ね合わせ処理が精度の向上を図ったのが本願発明である。
【００４３】
＜実施の形態１＞
図１〜図８は実施の形態１である溝型の素子分離構造を有する半導体装置（ＤＲＡＭ）の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。
【００４４】
まず、バルクシリコン基板１上に約１００〜５００オングストロームの膜厚のシリコン酸化膜３を形成する。シリコン酸化膜３はシリコンを熱酸化（７００〜１１００℃）しても、ＣＶＤ法（６００〜８５０℃）等で堆積形成してもよい。その後、ＣＶＤ法（６００〜８５０℃）により、シリコン酸化膜３上に１０００〜４０００オングストロームの膜厚のシリコン窒化膜４を形成する。
【００４５】
そして、フィールドのマスクを用いて図示しないレジストをパターニングし、レジストマスクを用いてシリコン酸化膜３及びシリコン窒化膜４をエッチングする。その後、ドライエッチングによりシリコン基板１を１０００〜５０００オングストローム選択的に除去することにより、図１に示すように、シリコン基板１に溝１０（１０Ａ〜１０Ｃ）を形成する。その後、エッチングダメージを回復させるため、６００〜１２００℃でアニールをおこなってもよいし、シリコン基板１を７００〜１２００℃の熱処理により１００〜５００オングストローム程度酸化させてもよい。
【００４６】
上記工程により、アライメントマーク領域１１Ａには比較的広い幅の溝１０Ａが形成され、メモリセル領域１１Ｂには狭い幅の溝１０Ｂが形成され、周辺回路領域１１Ｃには広い幅の溝１０Ｃが形成される。このように、アライメントマーク領域１１Ａ及び周辺回路領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが疎で、メモリセル領域１１Ｂは溝１０Ｂのパターンが密になっている。
【００４７】
続いて、図２に示すように、例えばＣＶＤ法により溝１０Ａ〜１０Ｃを含むシリコン基板１上の全面にシリコン酸化膜２を堆積して、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２を埋め込む。この時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚と等しい膜厚分だけ堆積されることに対し、狭い幅の溝１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内に埋め込まれる結果、堆積した膜厚よりも厚くなる。なお、溝を埋め込むシリコン酸化膜３はいかなる形成方法で形成された絶縁膜でもよい。例えば、高密度プラズマ雰囲気で形成されるＣＶＤ酸化膜を用いることもできる。
【００４８】
次に、図３に示すように、溝上シリコン酸化膜厚差を低減するために、プリエッチング用のマスクを用いてアライメントマーク領域１１Ａの全て及び溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみにレジストパターン５１を形成する。
【００４９】
そして、ドライエッチングを用いてプリエッチング処理を行い、図４に示すように、メモリセル領域１１Ｂ全面及び周辺回路領域１１Ｃの一部上のシリコン酸化膜２を所定の膜厚分除去する。アライメントマーク領域１１Ａはプリエッチング時にレジストパターン５１により全面覆われていたため、溝１０Ａ上と他の領域上との間に生じているシリコン酸化膜２の高低差がプリエッチング後も保持されている。
【００５０】
続いて、図５に示すように、レジストパターン５１を除去した後にＣＭＰ法を用いて全面を研磨して、シリコン窒化膜４上のシリコン酸化膜２及び溝部１０Ａ〜１０Ｃ上のシリコン酸化膜２の一部並びにシリコン窒化膜４の一部を除去する。このとき、アライメントマーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域のシリコン窒化膜４の膜厚よりも若干厚くなる。
【００５１】
次に、図６に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３及びシリコン酸化膜２の一部を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。
【００５２】
続いて、チャネル領域の形成処理を行った後、図７に示すように、熱酸化等によりゲート酸化膜６を形成し、ゲート酸化膜６上にリンをドーピングしたポリシリコン膜７、タングステンシリサイド膜８を順に堆積する。なお、ゲート酸化膜６の形成の際、窒化雰囲気で窒素を多少含有するようにしてもよい。
【００５３】
次に、図８に示すように、素子分離形成工程で製造したアライメントマーク領域１１Ａの埋込シリコン酸化膜２Ａ（アライメントマーク）を用いて写真製版技術により素子分離領域にゲート電極を重ね合わせるパターンを形成し、タングステンシリサイド膜８、ポリシリコン膜７をドライエッチングにより一部除去することにより、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにゲート電極１４を形成する。このゲート電極１４が既存の後工程で製造されるトランジスタ等の半導体素子の動作制御を行う。
【００５４】
図９及び図１０はアライメントマーク領域１１Ａを詳細に示した説明図であり、図９は、堆積されたシリコン酸化膜２をＣＭＰで研磨する前の状態を示す図であり、図１０はＣＭＰ研磨後を示す図である。これらの図に示すように、ＣＭＰ研磨前において溝１０Ａの周縁部上のシリコン酸化膜２の膜厚は十分厚く、ＣＭＰ研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化されたエッチング条件でエッチングしても、溝１０Ａの周縁部におけるシリコン基板１が除去されることはなく、溝１０Ａ内の周辺部に形成されるシリコン酸化膜２の最上部はシリコン窒化膜４の表面と同程度で、溝１０Ａ内の中心部に形成されるシリコン酸化膜２の最下部の表面高さはシリコン窒化膜４の表面高さより低くなり、溝１０Ａのシリコン酸化膜２に高低差ｔ１′が設けられる。
【００５５】
一方、図１１に示すように、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃの溝１０Ｂ及び１０Ｃのシリコン酸化膜２はシリコン窒化膜４の表面とほぼ同じ高さまで埋め込まれており、高低差はほとんどない。
【００５６】
また、実施の形態１ではアライメントマーク領域１１Ａ上の全面にレジストパターン５１を形成したため、アライメントマーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域よりも厚くなるように残存する。
【００５７】
したがって、図６に示すように、シリコン酸化膜３及びシリコン窒化膜４除去後において、溝１０Ａ内の周辺部に形成されるシリコン酸化膜２Ａの最上部がシリコン基板１の表面から突出し、溝１０Ａ内の中心部に形成されるシリコン酸化膜２Ａの表面高さがシリコン基板１の表面高さより低くなり高低差ｔ１が設けられる。
【００５８】
上記したアライメントマーク領域１１Ａのシリコン酸化膜２Ａの高低差ｔ１は、素子形成領域（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低差厚さｔ２（図６参照）と比較した場合、明らかにｔ１＞ｔ２の関係が成り立つ。つまり、実施の形態１の半導体装置では、試行例のような問題を生じさせることなくシリコン酸化膜２Ａの高低差を大きくすることが可能である。
【００５９】
また、シリコン酸化膜２Ａは溝１０Ａの周縁部ではシリコン基板１の表面から突出しているため、シリコン酸化膜２Ａの溝１０Ａの底部からの高さｔ３と溝１０Ａ〜１０Ｃの溝の深さｔｄとを比較した場合も、ｔ３＞ｔｄの関係が成り立つ。
【００６０】
このように、実施の形態１の半導体装置はｔ１＞ｔ２及びｔ３＞ｔｄが成立する程度にアライメントマーク（埋込シリコン酸化膜２Ａ）に高低差が生じるため、上部にゲート電極材料を形成した場合にもゲート電極材料に埋込シリコン酸化膜２Ａの高低差が反映される。
【００６１】
その結果、ゲート電極のパターニングの際に、ゲート電極材料に生じる高低差によってアライメントマーク検出が容易となり、ゲートマスクを精度良く重ね合わせてレジストパターンを形成することができ、ゲート電極を精度良くパターニングすることができる。
【００６２】
＜実施の形態２＞
図１２〜図１７は実施の形態２である溝型の素子分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。
【００６３】
まず、実施の形態１同様、（バルク）シリコン基板１上に約１００〜５００オングストロームの膜厚のシリコン酸化膜３を形成し、シリコン酸化膜３上に１０００〜４０００オングストロームの膜厚のシリコン窒化膜４を形成する。そして、ドライエッチングによりシリコン基板１を１０００〜５０００オングストローム選択的に除去することにより、図１２に示すように、シリコン基板１に溝１０（１０Ａ〜１０Ｃ）を形成する。
【００６４】
上記工程により、アライメントマーク領域１１Ａには比較的広い幅の溝１０Ａ（１０Ａ１，１０Ａ２）が形成され、メモリセル領域１１Ｂには狭い幅の溝１０Ｂが形成され、周辺回路領域１１Ｃには広い幅の溝１０Ｃが形成される。また、アライメントマーク領域１１Ａにおいて、溝１０Ａ１は溝１０Ａ２より溝幅が広く形成される。
【００６５】
続いて、図１３に示すように、シリコン基板１上の全面にシリコン酸化膜２を堆積して、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２を埋め込む。
【００６６】
次に、図１４に示すように、溝上シリコン酸化膜厚差を低減するために、プリエッチング用のマスクを用いてアライメントマーク領域１１Ａ上のシリコン酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外周の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ上に対応する埋込シリコン酸化膜２上にレジストパターン５２を形成し、ドライエッチングを用いてプリエッチング処理を行い、メモリセル領域１１Ｂの全面及びアライメントマーク領域１１Ａ及び周辺回路領域１１Ｃの一部上のシリコン酸化膜２を除去する。
【００６７】
その結果、アライメントマーク領域１１Ａのシリコン酸化膜２の凸部はプリエッチング時にレジストパターン５２により全面覆われていたため、アライメントマーク領域１１Ａ内における溝１０Ａ上と他の領域上との間に生じているシリコン酸化膜２の高低差がプリエッチング後にさらに拡大する。
【００６８】
続いて、図１５に示すように、レジストパターン５２を除去した後ＣＭＰ法を用いて全面を研磨して、シリコン窒化膜４上のシリコン酸化膜２及び溝部１０Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン窒化膜４の一部を除去する。
【００６９】
このとき、溝幅が溝１０Ａ２より広い溝１０Ａ１は、溝幅が広い場合に中心部が多く除去されるというディッシング作用により、溝１０Ａ１の中心部上のシリコン酸化膜２が全て除去され、溝１０Ａ１の中心部の底面下のシリコン基板１の一部までもが除去され、その結果、溝１０Ａ１は他の溝１０Ｂ，１０Ｃより深い最深部を有することになる。また、アライメントマーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域のシリコン窒化膜４の膜厚よりも若干厚く残る。
【００７０】
次に、図１６に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３及びシリコン酸化膜２の一部を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。
【００７１】
続いて、図１７に示すように、実施の形態１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上にポリシリコン膜７、タングステンシリサイド膜８を順に堆積する。
【００７２】
次に、実施の形態２の素子分離形成工程で製造したアライメントマーク領域１１Ａのアライメントマーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を用いて写真製版技術により素子分離領域にゲート電極を重ね合わせるパターンを形成し、タングステンシリサイド膜８、ポリシリコン膜７をドライエッチングにより一部除去することにより、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにゲート電極を形成する。
【００７３】
図１８はアライメントマーク領域１１Ａを詳細に示した説明図である。図１８に示すように、ＣＭＰ研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化されたエッチング条件でエッチングしても、溝１０Ａ１及び１０Ａ２の周縁部におけるシリコン基板１が除去されることはない。そして、溝１０Ａ１において、その最上部（溝１０Ａ１内の周辺部）がシリコン窒化膜４の表面と同程度の高さで形成され、その下部（溝１０Ａ１の中心部）である最深部の表面高さが当初の溝１０Ａ１の形成深さｔＤよりも深くなり高低差ｔ１′が設けられる。
【００７４】
したがって、図１６に示すように、シリコン酸化膜３及びシリコン窒化膜４除去後において、その最上部がシリコン基板１の表面から突出し、溝１０Ａ１の中心部である最深部は当初の溝１０Ａ１の形成深さより低くなり高低差ｔ１が設けられる。
【００７５】
アライメントマーク領域１１Ａの溝１０Ａ１におけるアライメントマーク（シリコン酸化膜２Ａ＋溝１０Ａ１）の高低差ｔ１は、素子形成領域（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低差厚さｔ２（図７参照）と比較した場合、ｔ１＞ｔ２の関係が成り立つ。
【００７６】
また、ＣＭＰ研磨前（図１４参照）において溝１０Ａ１及び溝１０Ａ２の周縁部上のシリコン酸化膜２の膜厚は十分厚く、ＣＭＰ研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化されたエッチング条件でエッチングしても溝１０Ａ１及び１０Ａ２の周縁部におけるシリコン基板１が除去されることはない。
【００７７】
また、シリコン酸化膜２Ａは溝１０Ａ１ではシリコン基板１の一部が除去されて最深部が形成されるため、シリコン酸化膜２Ａの溝１０Ａ１の底部からの高さｔ３（＝ｔ１）と溝１０Ｂ，１０Ｃの溝の深さｔｄとを比較した場合も、ｔ３＞ｔｄの関係が成り立つ。
【００７８】
このように、実施の形態２の半導体装置は、ｔ１＞ｔ２及びｔ３（＝ｔ１）＞ｔｄが成立する程度にアライメントマーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））に高低差が生じるため、上部にゲート電極材料を形成した場合にもゲート電極材料に埋込シリコン酸化膜２Ａの高低差が反映される。
【００７９】
その結果、ゲート電極のパターニングの際に、ゲート電極材料に生じる高低差によってアライメントマーク検出が容易となり、ゲートマスクを精度良く重ね合わせてレジストパターンを形成することができ、ゲート電極を精度良くパターニングすることができる。
【００８０】
＜実施の形態３＞
図１９〜図２４は実施の形態３である溝型の素子分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。実施の形態３は実施の形態２のシリコン基板１に代わって下地基板２１、埋め込み酸化膜２２及びＳＯＩ層２３からなるＳＯＩ基板を用いた点を特徴とする。ＳＯＩ基板は、酸素を注入して形成するＳＩＭＯＸ基板あるいははり合わせ基板等、いかなる形成方法で作製したものでもよい。
【００８１】
まず、ＳＯＩ層２３上にＣＶＤ法（８００℃程度）あるいはＳＯＩ層２３を熱酸化（８００℃程度の酸化条件）して約１００〜３００オングストロームの膜厚のシリコン酸化膜３を形成し、ＣＶＤ法（７００℃程度）によりシリコン酸化膜３上に１０００〜４０００オングストロームの膜厚のシリコン窒化膜４を形成する。
【００８２】
その後、実施の形態２と同様の工程を経た後、図１９に示すように、ＳＯＩ層２３と埋め込み酸化膜２２との界面に底部が設けられるように、溝１０Ａ〜１０Ｃを形成し、図２０に示すように、全面にシリコン酸化膜２を堆積する。
【００８３】
そして、図２１に示すように、溝上シリコン酸化膜厚差を低減するために、プリエッチング用のマスクを用いてアライメントマーク領域１１Ａ上のシリコン酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外周の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ上に対応する埋込シリコン酸化膜２上にレジストパターン５２を形成し、ドライエッチングを用いてプリエッチング処理を行い、メモリセル領域１１Ｂの全面及びアライメントマーク領域１１Ａ及び周辺回路領域１１Ｃの一部上のシリコン酸化膜２を除去する。
【００８４】
その結果、アライメントマーク領域１１Ａのシリコン酸化膜２の凸部はプリエッチング時にレジストパターン５２により全面覆われていたため、アライメントマーク領域１１Ａ内における溝１０Ａ上と他の領域上との間に生じているシリコン酸化膜２の高低差がプリエッチング後にさらに拡大する。
【００８５】
続いて、図２２に示すように、レジストパターン５２を除去した後ＣＭＰ法を用いて全面を研磨して、シリコン窒化膜４上のシリコン酸化膜及び溝部１０Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン窒化膜４の一部を除去する。このとき、溝幅が溝１０Ａ２より広い溝１０Ａ１は、中心部上のシリコン酸化膜２が全て除去され、中心部下方の埋め込み酸化膜２２の一部までもが除去されて最深部が形成される。また、アライメントマーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域のシリコン窒化膜４の膜厚よりも若干厚く残存する。
【００８６】
次に、図２３に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３及びシリコン酸化膜２に一部を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。
【００８７】
続いて、図２４に示すように、実施の形態１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上にポリシリコン膜７、タングステンシリサイド膜８を順に堆積する。
【００８８】
次に、実施の形態３の素子分離形成工程で製造したアライメントマーク領域１１Ａのアライメントマーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を用いて写真製版技術により素子分離領域にゲート電極を重ね合わせるパターンを形成し、タングステンシリサイド膜８、ポリシリコン膜７をドライエッチングにより一部除去することにより、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにゲート電極を形成する。
【００８９】
このような構造の実施の形態３の半導体装置は、アライメントマーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））に実施の形態２と同様の高低差が生じるため、上部にゲート電極材料を形成した場合にもゲート電極材料に埋込シリコン酸化膜２Ａの高低差が反映される。
【００９０】
その結果、ゲート電極のパターニングの際に、ゲート電極材料に生じる高低差によってアライメントマーク検出が容易となり、ゲートマスクを精度良く重ね合わせてレジストパターンを形成することができ、ゲート電極を精度良くパターニングすることができる。
【００９１】
特に、溝１０Ａ１のように埋め込み酸化膜２２の一部が除去される構造では、ＳＯＩ層２３の膜厚（溝１０Ａの当初の形成深さが制限される）やＳＯＩ層２３上に形成したシリコン窒化膜４の膜厚から制限されてきたアライメントマークの高低差を埋め込み酸化膜２２をも除去することにより大きくすることが可能となる。
【００９２】
＜実施の形態４＞
実施の形態３の半導体装置では、溝１０Ａ１の中心部下方の埋め込み酸化膜２２の一部が除去され、アライメントマーク（シリコン酸化膜２Ａ＋溝１０Ａ１）の最上部と最下部との高低差をより大きくできることを示したが、本実施の形態４の半導体装置はその効果を利用した構造である。
【００９３】
図２６〜図２９は実施の形態４である溝型の素子分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態４の半導体装置の製造方法を説明する。
【００９４】
まず、実施の形態３と同様に、ＳＯＩ層２３上約１００〜３００オングストロームの膜厚のシリコン酸化膜３を形成し、シリコン酸化膜３上にの１０００〜４０００オングストロームの膜厚のシリコン窒化膜４を形成する。
【００９５】
その後、実施の形態２と同様の工程を経た後、図２５に示すように、ＳＯＩ層２３と埋め込み酸化膜２２との界面に底部が設けられるように、溝１０Ａ〜１０Ｃ′を形成する。このとき、周辺回路領域１１Ｃの溝１０Ｃ′もメモリセル領域１１Ｂの溝１０Ｂ同様に比較的狭い幅で形成する。そして、溝１０Ｃ′，１０Ｃ′間にＳＯＩ層２３を挟むように形成する。溝１０Ｃ′，１０間に挟まれたＳＯＩ層２３がダミーパターン２３Ｄとして規定される。
【００９６】
つづいて、図２６に示すように、全面にシリコン酸化膜２を堆積する。なお、シリコン酸化膜２の膜厚は、実施の形態３のプリエッチング後のメモリセル領域１１Ｂ及び周辺回路領域１１Ｃ上のシリコン酸化膜２の膜厚（図１５参照）と同程度に形成する。
【００９７】
そして、図２７に示すように、ＣＭＰ法を用いて全面を研磨して、シリコン窒化膜４上のシリコン酸化膜２及び溝部１０Ａ〜１０Ｃ′のシリコン酸化膜２の一部を除去する。このとき、溝１０Ａ内の中心部上のシリコン酸化膜２が全て除去され、中心部下方の埋め込み酸化膜２２の一部までもが除去される。
【００９８】
次に、シリコン窒化膜４及びシリコン酸化膜３を除去して溝型素子分離構造を完成させる。このとき、周辺回路領域１１Ｃはダミーパターン２３Ｄ及びダミーパターン２３Ｄを挟む溝１０Ｃ′，１０Ｃ′からなる素子分離領域によって素子分離される。ダミーパターン２３Ｄの形成幅を広く形成することによって素子分離領域の幅は、実施の形態１〜３の溝１０Ｃの幅と同程度にすることができる。
【００９９】
その後、図２８に示すように、実施の形態１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上にポリシリコン膜７、タングステンシリサイド膜８を順に堆積する。
【０１００】
次に、実施の形態４の素子分離形成工程で製造したアライメントマーク領域１１Ａのアライメントマーク（埋込シリコン酸化膜２Ａ＋溝１０Ａ）を用いて写真製版技術により素子分離領域にゲート電極を重ね合わせるパターンを形成し、タングステンシリサイド膜８、ポリシリコン膜７をドライエッチングにより一部除去することにより、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにゲート電極１４を形成する。
【０１０１】
その後、ソース・ドレイン領域を形成し、図２９に示すように、層間絶縁膜２４を形成して、コンタクトホールＣＴ１〜ＣＴ４を設けた後、全面にアルミ層２５を形成する。このときコンタクトホールＣＴ１は埋め込み酸化膜２２を貫通して下地基板２１の拡散領域２７に達するように形成し、コンタクトホールＣＴ２，ＣＴ４は層間絶縁膜２４を貫通してゲート電極１４に到達するように形成する。
【０１０２】
アルミのパターニングは、プラズマ雰囲気でのドライエッチングでおこなわれる。このエッチングの際にエッチングダメージにより、デバイスの特性劣化が懸念される。エッチングダメージは、エッチャントから導入された電荷が、アルミを伝搬してゲート電極１４に達し、ゲート電極が帯電し基板とゲート電極とに電位差が生じることがデバイス劣化の原因となると考えられている。
【０１０３】
実施の形態４の製造方法は、図２９に示すように、アライメントマーク領域１１Ａの溝１０Ａ上にコンタクトホールＣＴ１を形成してアルミのダミーパターンを形成し、コンタクトホールＣＴ１を介してアルミ層２５と下地基板２１の高濃度なＮ型の拡散領域２７と電気的に接続する。一方、コンタクトホールＣＴ２，ＣＴ４を介してアルミ層２５とゲート電極１４とを電気的に接続する。
【０１０４】
したがって、レジスト２６を全面形成した後にアルミ層２５をパターニングする際、下地基板２１とゲート電極１４とがアルミ層２５によって電気的に接続されているため、下地基板２１の基板電位とゲート電極１４との電位差を小さくすることにより、エッチングダメージを大幅に低減させることができる。その結果、動作性能の良い半導体装置を得ることができる。
【０１０５】
なお、図３０はアルミのパターニング後の平面構造を示す平面図である。同図におけるＡ−Ａ断面が図２９に相当する。図２９に示すように、パターニング後におけるゲート電極１４に接続されるアルミ層２５は、コンタクトＣＴ１を介して下地基板２１に接続されるアルミ層２５とは電気的に絶縁されるため、装置完成後に動作に問題が生じることはない。なお、図３０のＳＯＩ層２３，２３間の白地部分が埋め込みシリコン酸化膜の形成領域となっている。
【０１０６】
また、溝１０Ａの最深部は埋め込み酸化膜２２を一部除去して形成されており、溝１０Ａの最深部下の埋め込み酸化膜２２の膜厚は薄くなっているため、埋め込み酸化膜２２を貫通させてコンタクトホールＣＴ１を比較的容易に形成することができる。
【０１０７】
なお、実施の形態４では、アライメントマーク領域１１ＡにコンタクトホールＣＴ１にアルミのダミーパターンを形成したが、回路の構成上、周辺回路などの空きの領域にＣＭＰ研磨後に埋め込み酸化膜２２が除去されるような構造を形成し、そこにアルミのダミーパターンを形成してもよい。
【０１０８】
また、本実施の形態４では、周辺回路領域１１Ｃの溝１０Ｃ′を比較的狭くして本来、溝を形成するために除去されるＳＯＩ層２３をダミーパターン２３Ｄとして残し、ダミーパターン２３Ｄを挟む２つの溝１０Ｃ′，１０Ｃ′及びダミーパターン２３Ｄとによって素子分離領域を形成している。
【０１０９】
したがって、溝１０Ｂ及び溝１０Ｃ′の幅に差がさほどないため、メモリセル領域１１Ｂ及び周辺回路領域１１Ｃ上に形成されるシリコン酸化膜２の膜厚に差は生じない。
【０１１０】
このため、プリエッチングを全く行うことなく製造プロセスを簡略化してアライメントマーク領域１１Ａに溝１０Ａとシリコン酸化膜２Ａとからなるアライメントマークを精度良く形成することができる。
【０１１１】
また、溝１０Ｃ′個々は幅が溝１０Ｂ同様、比較的狭いため、ＣＭＰ研磨によるディッシング（溝内の中心部が大きく削られること）を防止することができる。このように、実施の形態４の半導体装置は、周辺回路領域１１Ｃのダミーパターン２３Ｄを形成することにより、メモリセル領域１１Ｂ，周辺回路領域１１Ｃ間のパターンの疎密に差がある場合でもプリエッチングを行うことなくＣＭＰ処理が可能となり、プリエッチング後のシリコン酸化膜２の膜厚誤差を考慮する必要がなくなる分、ＣＭＰ研磨処理における研磨条件のマージンが拡大する。
【０１１２】
また、図３１に示すように、層間絶縁膜２４の膜厚を基板接続用コンタクトホールＣＴ１形成部分とゲート接続用コンタクトホールＣＴ２，４形成部分とで層間絶縁膜２４の膜厚を均一にすると、コンタクトホールＣＴ１〜ＣＴ４の形成長さがほぼ同一になるため、コンタクトホール形成時のエッチング条件のマージンが増大する。図３１の例では、コンタクトホールＣＴ１〜ＣＴ４にタングステン層２８を埋め込み、タングステン層２８上にアルミ層２５を形成している。
【０１１３】
なお、アルミ層２５のパターニングの際のエッチングダメージ軽減のみを目的とする場合は、実施の形態３のようにプリエッチングを行って素子分離領域及びアライメントマークを形成してゲート電極を設けた後、図２９に示すように、コンタクトホールの形成、アルミ層の堆積及びパターニングを行うようにすれば良い。
【０１１４】
＜実施の形態５＞
実施の形態５の半導体装置は、実施の形態３の構造に加え、図３２で示すような平面配置にある基板上回路領域１１Ｄについての構造を加えたものである。
【０１１５】
図３３〜図３５はこの発明の実施の形態５である半導体装置の製造方法を示す断面図であり、図３２のＢ−Ｂ断面に相当する。なお、実施の形態５の製造方法は実施の形態３の製造工程に下地基板上回路の製造工程を加味したものである。
【０１１６】
溝１０Ａ〜１０Ｃの形成時（実施の形態３の図１９で示す工程）に、非常に大きな幅の溝３０を形成し、プリエッチング時（実施の形態３の図２１で示す工程時）に、図３３に示すように、溝３０を除いた部分にレジストパターン５２を残す。
【０１１７】
そして、ＣＭＰ研磨（実施の形態３の図２２で示す工程）時に、ディッシング作用により溝３０の底面下の埋め込み酸化膜２２を貫通させて、下地基板２１が完全に露出するようにする。
【０１１８】
この溝３０の下地基板２１上に既存の工程を用いて、図３５に示すように、半導体素子を形成する。なお、図３５において、３１，３２はウェル領域、３３はＬＤＤ構造のゲート部、３４は（二重）拡散領域である。
【０１１９】
このように、実施の形態５の半導体装置は、ＳＯＩ層２３に半導体素子を形成するとともに、下地基板２１にも半導体素子を直接形成することができる。ＳＯＩ層２３にディジタル回路、低消費電力用の半導体素子、下地基板２１にアナログ回路、高耐圧が必要な半導体素子（ＥＳＤ（Electric Static Discharge）耐性向上や高ドレイン耐圧向上が必要な入出力回路、センスアンプ、ワード線駆動回路や昇圧電位発生回路を構成するトランジスタ等）を形成することにより、用途に応じて下地基板２１及びＳＯＩ層２３のうちより適したほうに半導体素子を形成することができる。
【０１２０】
なお、実施の形態５は実施の形態４の製造方法に並行して行っても良い。この場合、以下のようになる。
【０１２１】
溝１０Ａ〜１０Ｃの形成時（実施の形態４の図２５で示す工程）に、図３６に示すように、非常に大きな幅の溝３０を形成する。
【０１２２】
そして、ＣＭＰ研磨（実施の形態３の図２４で示す工程）後に、ディッシング作用により溝３０の底面下の埋め込み酸化膜２２を貫通させて、下地基板２１が完全に露出するようにする。以降の処理は前述した通りである。
【０１３２】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の製造方法において、ステップ(d)でアライメントマーク領域の第１の溝外の周辺近傍領域に対応する絶縁膜上に少なくともレジストパターンを形成し、ステップ(e)でレジストパターンをマスクとして絶縁膜を除去するした後、ステップ(f)でレジストパターンを除去した後、絶縁膜全体をさらに除去することにより、アライメントマークの第１の溝内における周辺部と中心部との間に高低差を設けている。
【０１３３】
したがって、アライメントマーク上に形成される電極層に上記高低差を反映した高低差が形成されるため、ステップ(h)において電極層に生じる高低差によってアライメントマークの位置検出が容易となり、当該アライメントマークに基づき電極層を精度良くパターニングすることができる。
【０１３４】
また、ステップ(e)で用いるレジストパターンは、少なくともアライメントマーク領域の第１の溝外の周辺近傍領域に対応する絶縁膜上に形成されるため、ステップ(f)の処理後に絶縁膜とともに第１の溝の周縁部近傍の半導体基板まで除去されて第１の溝の周縁部が丸められることに伴うアライメントマーク検出精度の悪化を招くこともない。
【０１３５】
請求項２記載の半導体装置の製造方法において、ステップ(e)で用いるレジストパターンはアライメントマーク領域の第１の溝に対応する絶縁膜上にさらに形成され、アライメントマークは第１の溝内に形成される絶縁膜であるアライメント用絶縁膜を含み、第１の溝内の周辺部上に形成されるアライメント用絶縁膜が半導体基板の表面より高くし、中心部上に形成されるアライメント用絶縁膜の表面高さが半導体基板の表面高さより低くなるように形成することにより、アライメント用絶縁膜に高低差を設けている。
【０１３６】
したがって、アライメント用絶縁膜上に形成される電極層に上記高低差を反映した高低差が形成されるため、電極層自体に生じる高低差をアライメントマークとすることができる。
【０１３７】
請求項３記載の半導体装置の製造方法において、ステップ(e)で用いるレジストパターンはアライメントマーク領域の第１の溝の上記周辺近傍領域に対応する絶縁膜上にのみに形成され、アライメントマークはアライメント用絶縁膜と第１の溝とを含み、アライメント用絶縁膜の最上部と第１の溝の最深部の底面との間に高低差を設けている。
【０１３８】
したがって、アライメント用絶縁膜及び第１の溝上に形成される電極層に上記高低差を反映した高低差が形成されるため、電極層自体に生じる高低差をアライメントマークとすることができる。
【０１３９】
請求項４記載の半導体装置の製造方法において、ステップ(b)で形成される第１の溝はＳＯＩ基板のＳＯＩ層を貫通して形成されるため、位置精度良くＳＯＩ基板上の半導体装置を製造することができる。
【０１４０】
請求項５記載の半導体装置の製造方法は、ステップ(j)で形成される層間絶縁膜、第１の溝の中心部及び埋め込み絶縁膜を貫通して下地基板に達する第１の貫通孔と、層間絶縁膜を貫通して制御電極に達する第２の貫通孔とを形成し、ステップ(k)で第１及び第２の貫通孔を含む層間絶縁膜上に金属層を形成する。
【０１４１】
したがって、ステップ(l)で金属層をパターニングするとき、第１及び第２の貫通孔を介して下地基板と制御電極とを電気的に接続され両者の間に生じる電位差が小さくすることができるため、パターニング時のダメージを受けることなく配線層を得ることができ、その結果、動作性能の良い半導体装置を製造することができる。
【０１４２】
また、第１の溝内の中心部に位置する最深部は埋め込み絶縁膜を一部除去して形成されているため、上記最深部下の埋め込み絶縁膜を貫通させて第１の貫通孔を比較的容易に形成することができる。
【０１４４】
請求項６記載の半導体装置の製造方法において、素子形成領域は比較的幅の狭い第１の回路用溝で素子分離される第１の回路形成領域と、比較的幅の広い第２の回路用溝で素子分離される第２の回路形成領域とを含んでいる。
【０１４５】
比較的幅の狭い第１の回路用溝上に形成される絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上に形成される絶縁膜の膜厚より厚くなる性質があるため、第１の回路形成領域上の絶縁膜を第２の回路形成領域上の絶縁膜より余分に除去する必要が生じ、第１の回路形成領域上の絶縁膜を選択的に除去するステップが不可欠となる。
【０１４６】
したがって、ステップ(d)において、第２の回路形成領域上にレジストパターンを形成し、第１の回路形成領域上にレジストパターンを形成せずに、第１の回路形成領域上の絶縁膜を同時に除去すればよい。
【０１４７】
請求項７記載の製造方法で製造される半導体装置の第１の回路形成領域はダイナミック型のメモリセルからなる領域を含んでいるため、ダイナミック型のメモリセルの電極層を精度良くパターニングすることができる。
【０１４８】
この発明における請求項８記載の半導体装置の製造方法において、ステップ(d)において、絶縁膜全体を除去し、第１の溝内の周辺部に絶縁膜をアライメント用絶縁膜として残存させ、第１の溝内の中心部上の絶縁膜を全て除去するとともに第１の溝の中心部下の埋め込み絶縁膜の一部の領域をも除去すように行い、アライメント用絶縁膜の最上部と第１の溝の最深部の底面との間に高低差を設けている。
【０１４９】
したがって、アライメント用絶縁膜及び第１の溝上部に形成される電極層に上記高低差を反映した高低差が形成されるため、ステップ(f)おいて電極層に生じる高低差によってアライメントマークの位置検出が容易となり、当該アライメントマークに基づき電極層を精度良くパターニングすることができる。
【０１５０】
また、ステップ(d)の処理に先だって絶縁膜を選択的に除去するステップを省略することにより製造プロセスを簡略化することができる。
【０１５１】
請求項９記載の半導体装置の製造方法において、素子形成領域は第１の回路用溝で素子分離される第１の回路形成領域と、複数の第２の回路用溝及びダミー層によって素子分離される第２の回路形成領域とを含んでいる。
【０１５２】
第２の回路形成領域は複数の第２の回路用溝及びダミー層からなる素子分離領域によって素子分離されているため、第２の回路用溝自体の幅は狭くとも、ダミー層の幅を広くすることにより、素子分離領域の幅を広くすることができる。
【０１５３】
したがって、第１の回路形成領域上と第２の回路形成領域上との間で絶縁膜の膜厚は変わらないため、ステップ(d)に先だって絶縁膜を選択的に除去するステップは必要ない。
【０１５４】
請求項１０記載の半導体装置の製造方法は、ステップ(h)で層間絶縁膜、第１の溝の中心部及び埋め込み絶縁膜を貫通して下地基板に達する第１の貫通孔と、層間絶縁膜を貫通して制御電極に達する第２の貫通孔とを形成し、ステップ(i)で第１及び第２の貫通孔を含む層間絶縁膜上に金属層を形成する。
【０１５５】
したがって、ステップ(j)で金属層をパターニングするとき、第１及び第２の貫通孔を介して下地基板と制御電極とを電気的に接続され両者の間に生じる電位差が小さくすることができるため、パターニング時のダメージを受けることなく配線層を得ることができ、その結果、動作性能の良い半導体装置を製造することができる。
【０１５６】
また、第１の溝内の中心部に位置する最深部は埋め込み絶縁膜を一部除去して形成されているため、上記最深部下の埋め込み絶縁膜を貫通させて第１の貫通孔を比較的容易に形成することができる。
【０１５８】
請求項１１記載の製造方法で製造される半導体装置の第１の回路形成領域はダイナミック型のメモリセルからなる領域を含んでいるため、ダイナミック型のメモリセルの電極層を精度良くパターニングすることができる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図８】 実施の形態１の半導体装置の製造方法を示す断面図である。
【図９】 実施の形態１の半導体装置の構造の特徴を示す断面図である。
【図１０】 実施の形態１の半導体装置の構造の特徴を示す断面図である。
【図１１】 実施の形態１の半導体装置の構造の特徴を示す断面図である。
【図１２】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１３】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１４】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１５】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１６】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１７】 実施の形態２の半導体装置の製造方法を示す断面図である。
【図１８】 実施の形態２の半導体装置の構造の特徴を示す断面図である。
【図１９】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２０】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２１】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２２】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２３】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２４】 実施の形態３の半導体装置の製造方法を示す断面図である。
【図２５】 実施の形態４の半導体装置の製造方法を示す断面図である。
【図２６】 実施の形態４の半導体装置の製造方法を示す断面図である。
【図２７】 実施の形態４の半導体装置の製造方法を示す断面図である。
【図２８】 実施の形態４の半導体装置の製造方法を示す断面図である。
【図２９】 実施の形態４の半導体装置の製造方法を示す断面図である。
【図３０】 実施の形態４の半導体装置の平面構造を示す平面図である。
【図３１】 実施の形態４の半導体装置の変形例を示す断面図である。
【図３２】 実施の形態５の半導体装置の平面構造を示す平面図である。
【図３３】 実施の形態５の半導体装置の製造方法を示す断面図である。
【図３４】 実施の形態５の半導体装置の製造方法を示す断面図である。
【図３５】 実施の形態５の半導体装置の製造方法を示す断面図である。
【図３６】 実施の形態５の半導体装置の製造方法の他の例を示す断面図である。
【図３７】 試行例の半導体装置の製造方法を示す断面図である。
【図３８】 試行例の半導体装置の製造方法を示す断面図である。
【図３９】 試行例の半導体装置の製造方法を示す断面図である。
【図４０】 試行例の半導体装置の製造方法を示す断面図である。
【図４１】 試行例の半導体装置の製造方法を示す断面図である。
【図４２】 試行例の半導体装置の製造方法を示す断面図である。
【図４３】 試行例の半導体装置の製造方法を示す断面図である。
【図４４】 試行例の半導体装置の問題点を示す断面図である。
【図４５】 従来の半導体装置の製造方法を示す断面図である。
【図４６】 従来の半導体装置の製造方法を示す断面図である。
【図４７】 従来の半導体装置の製造方法を示す断面図である。
【図４８】 従来の半導体装置の製造方法を示す断面図である。
【図４９】 従来の半導体装置の製造方法を示す断面図である。
【図５０】 従来の半導体装置の製造方法を示す断面図である。
【図５１】 従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１ （バルク）シリコン基板、２Ａ〜２Ｃ 埋込シリコン酸化膜、１０Ａ〜１０Ｃ，１０Ｃ′，３０ 溝、１１Ａ アライメントマーク領域、１１Ｂ メモリセル領域、１１Ｃ 周辺回路領域、１１Ｄ 基板上回路領域、２１ 下地基板、２２ 埋め込み酸化膜、２３ ＳＯＩ層、２３Ｄ ダミーパターン、５１，５２レジストパターン。

Claims (11)

  1. 溝型の素子分離構造を有する半導体装置の製造方法であって、
    (a)アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップと、
    (b)前記半導体基板の前記アライメントマーク領域及び前記素子形成領域の上層部にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１及び第２の溝の底面の形成深さは前記半導体基板の表面から同程度の深さに設定されるとともに、前記第１の溝は前記第２の溝よりも広い幅に設定され、
    (c)前記半導体基板上の全面に絶縁膜を形成するステップと、
    (d)前記アライメントマーク領域の前記第１の溝外の周辺近傍領域に対応する前記絶縁膜上に少なくともレジストパターンを形成するステップと、
    (e)前記レジストパターンをマスクとして前記絶縁膜を除去するステップと、
    (f)前記レジストパターンを除去した後、前記絶縁膜をさらに除去するステップとを備え、前記ステップ(f)は、ＣＭＰ法に依るディッシングによって前記第１の溝内に前記絶縁膜が一部残り、かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すように行われ、前記ステップ(f)後の前記第１の溝部分がアライメントマークとして規定され、
    (g)前記半導体基板上の全面に電極層を形成するステップと、
    (h)前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、
    前記アライメントマークの前記第１の溝内における中心部とそれ以外の領域である周辺部との間に高低差を設けたことを特徴とする、
    半導体装置の製造方法。
  2. 前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝に対応する前記絶縁膜上にさらに前記レジストパターンを形成し、
    前記アライメントマークは前記ステップ(f)後に前記第１の溝内に残存する前記絶縁膜であるアライメント用絶縁膜を含み、前記周辺部上に形成される前記アライメント用絶縁膜の最上部が前記半導体基板の表面より高く、前記中心部上に形成される前記アライメント用絶縁膜の表面高さが前記半導体基板の表面高さより低くなるように形成することにより、前記アライメント用絶縁膜に高低差を設けたことを特徴とする、
    請求項１記載の半導体装置の製造方法。
  3. 前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝の前記周辺近傍領域に対応する前記絶縁膜上にのみに前記レジストパターンを形成し、
    前記ステップ(f)は、前記第１の溝の前記周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ、前記第１の溝の前記中心部上の絶縁膜を全て除去するとともに前記第１の溝の前記中心部下の前記半導体基板の一部の領域をも除去するステップを含み、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、
    前記アライメントマークは前記アライメント用絶縁膜と前記第１の溝とを含み、前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けたことを特徴とする、
    請求項１記載の半導体装置の製造方法。
  4. 前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを含み、
    前記ステップ(b)は、前記第１及び第２の溝を前記ＳＯＩ層を貫通して形成するステップを含み、
    前記ステップ(f)で除去された前記半導体基板の一部の領域は前記埋め込み絶縁膜の一部の領域を含む、
    請求項３記載の半導体装置の製造方法。
  5. 前記ステップ(h)でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、
    (i)全面に層間絶縁膜を形成するステップと、
    (j)前記第１の溝の前記中心部上及び前記制御電極上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記第１の貫通孔はさらに前記埋め込み絶縁膜を貫通して前記下地基板に到達するように形成され、
    (k)前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、
    (l)前記金属層をパターニングして配線層を形成するステップとをさらに備える、
    請求項４記載の半導体装置の製造方法。
  6. 前記第２の溝は、比較的幅の狭い第１の回路用溝と比較的幅の広い第２の回路用溝とを含み、
    前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記第２の回路用溝で素子分離される第２の回路形成領域とを含み、
    前記ステップ (d) は、前記第１の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成せず、前記第２の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成する、
    請求項１記載の半導体装置の製造方法。
  7. 前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、
    前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含む、請求項６記載の半導体装置の製造方法。
  8. 溝型の素子分離構造を有する半導体装置の製造方法であって、
    (a) アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップを備え、前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層をからなるＳＯＩ基板を含み、
    (b) 前記ＳＯＩ層を貫通して前記アライメントマーク領域及び前記素子形成領域にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１の溝は前記第２の溝よりも広い幅に設定され、
    (c) 前記第１及び第２の溝を含む前記ＳＯＩ層上の全面に絶縁膜を形成するステップと、
    (d) 前記絶縁膜を除去するステップとをさらに備え、前記ステップ (d) は、ＣＭＰ法に依るディッシングによって前記第２の溝内に埋め込まれた前記絶縁膜を残し、かつ前記第１の溝内の周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ前記第１の溝の中心部上の絶縁膜を全て除去するとともに、前記第１の溝の前記中心部下の前記埋め込み絶縁膜の一部の領域をも除去すように行われ、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、
    (e) 前記半導体基板上の全面に電極層を形成するステップと、
    (f) 前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、
    前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けたことを特徴とする、
    半導体装置の製造方法。
  9. 前記第２の溝は比較的幅の狭い第１及び第２の回路用溝を含み、前記第２の回路用溝は複数の第２の回路用溝を含み、前記複数の第２の回路用溝は前記ＳＯＩ層を挟んで形成され、前記複数の第２の回路用溝間の前記ＳＯＩ層がダミー層として規定され、
    前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記複数の第２の回路用溝及び前記ダミー層によって素子分離される第２の回路形成領域とを含む、
    請求項８記載の半導体装置の製造方法。
  10. 前記ステップ (f) でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、
    (g) 全面に層間絶縁膜を形成するステップと、
    (h) 前記第１の溝及び前記制御電極上の前記中心部上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記１の貫通孔はさらに前記埋め込み絶縁膜を貫通し下地基板に到達するように形成され、
    (i) 前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、
    (j) 前記金属層をパターニングして配線層を形成するステップとをさらに備える、
    請求項９記載の半導体装置の製造方法。
  11. 前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、
    前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含む、請求項９記載の半導体装置の製造方法。
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