KR100278488B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
소자들 사이를 전기적으로 분리하기 위한 소자분리영역과 소자영역이 반도체 기판 상에 형성되며, 상기 소자 영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법이 개시되어 있으며, 상기 방법은 마스크로서 폴리실리콘막 혹은 아몰포스 실리콘막을 사용함으로서 소자분리막을 형성하는 단계와 소자분리막을 형성한 후에 실리콘 막을 제거하는 단계를 구비한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 반도체 기판 상에 소자영역과 소자들 사이를 전기적으로 분리하는 분리영역을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
집적회로의 고집적도가 증대함에 따라, 집적회로를 구성하는데 사용하는 트랜지스터, 배선 및 콘택부와 같은 반도체 소자를 좀 더 미세화하는 것이 요구되고 있다. 또한, 소자들 사이를 분리하기 위한 소자분리폭을 좀 더 좁게 하는 것이 요구되고 있다.
일반적으로, 반도체 소자들 사이를 분리하는데에는 LOCOS 공정을 이용하고 있다. LOCOS 공정에는, 필드산화 동안에 버즈 비크(bird's beak) 침식이 발생할 수도 있다. 이러한 버즈 비크 침식으로 인해, 소자분리폭과 소자폭의 크기를 제어하기가 어렵게 된다. 이러한 상황하에서, 패드산화막의 버즈 비크 침식을 감소하기 위하여 질화막 아래에 형성된 패드산화막을 얇게 하여, 미세한 소자를 형성하고 있다.
그러나, 버즈 비크 침식과 얇은 패드산화막으로 인하여, 산화 동안에 기판에 가해지는 응력에 의해 누설전류가 증가하기 때문에, 미세한 소자분리를 실현하기가 어려워지게 된다.
이러한 문제점을 해결하기 위하여, 질화막과 패드산화막 사이에 폴리실리콘막을 삽입하는 폴리-버퍼 LOCOS 공정이 제안되었다. 폴리실리콘막을 삽입함으로서, 기판에 인가되는 응력을 경감시켜 버즈 비크 침식을 감소시킬 수 있다.
1992년도 IEDM92 의 pp.279-282, 엔 시미즈 (N. Shimizu) 등의, "A Poly-Buffer Recessed LOCOS For 256Mbit DRAM Cells" 에서는, 약 0.25㎛ 의 소자분리폭을 갖는 256Mbit 이상의 DRAM 에 적용할 수 있는 소자분리방법으로서, 변형된 폴리-버퍼 LOCOS 공정인, 폴리-버퍼 리세스된 LOCOS 공정을 제안하고 있다.
응력을 경감하기 위하여 사용된 폴리실리콘막은 트랜지스터, 확산층 등을 형성하기 위하여, 필드산화 이후에 질화막과 함께 제거할 필요가 있다. 또한, 미세한 소자분리폭을 실현하기 위하여 폴리실리콘막 및 그 아래에 형성된 패드산화막을 박막화하는 것이 요구된다. 일반적으로, 버퍼 폴리실리콘막 내에서는 보이드 (void) 가 발생하며, 기판에 대한 응력을 경감하는 작용을 하는 것으로 알려져 있다. 특히, 버즈 비크가 확장되는 곳의 패턴의 에지 주변에, 보이드가 발생된다.
에칭에 의해 질화막을 제거할 때, 이러한 보이드 주변의, 폴리실리콘막 아래에 배치된 패드산화막을 에칭할 수도 있다. 이러한 상태에서, 폴리실리콘막을 에칭하는 경우, 보이드 발생부가 패드산화막을 갖지 않거나 패드산화막이 박막화되기 때문에, 기판에 홀이 발생될 수도 있다. 이는 그 기판이 폴리실리콘막에 대하여 에칭 선택비를 갖지 않는 단결정 실리콘으로 형성되어 있기 때문이다.
기판에 홀이 형성되는 경우에는, 유출전류 및 저항이 증가하게 되므로, 그 특성이 열화되거나 또는 요구되는 반도체 특성을 만족하지 않게 된다. 또한, 반도체 특성을 충족시키더라도, 활성영역 (active region) 의 형상의 미관을 훼손하게 된다.
또한, 버퍼 폴리실리콘막 내에 보이드가 발생하는 것을 방지하기 위하여, 폴리실리콘막에 질소를 도핑하는 방법이 IEDM94 에 제안되어 있다. 그러나, 보이드가 감소되면, 응력을 경감시키는 작용도 감소된다. 또한, 폴리실리콘막에 질소를 도핑하는데, 부가적인 장치가 필요하게 된다.
따라서, 본 발명의 목적은 소자에 미세한 소자분리를 제공할 수 있는 폴리실리콘 버퍼 LOCOS 공정을 채용하여, 전기적인 특성의 열화를 방지할 수 있는, 반도체 장치를 제조하는 방법을 제공하는데 있다.
도 1a 내지 도 1c 는 종래의 반도체 장치의 제조 방법을 나타낸 단면도.
도 2a 내지 도 2h 는 본 발명에 따른 반도체 장치의 제조 방법의 제 1 실시예를 나타낸 단면도.
도 3a 내지 도 3g 는 본 발명에 따른 반도체 장치의 제조 방법의 제 2 실시예를 나타낸 단면도.
도 4a 내지 도 4g 는 본 발명에 따른 반도체 장치의 제조 방법의 제 3 실시예를 나타낸 단면도.
※ 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 패드 산화막
103 : 폴리실리콘막 104 : 질화막
105 : 측벽산화막 106 : 측벽질화막
107 : 필드산화막
본 발명에 따르면,
반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역이 트랜지스터를 포함하는, 반도체 장치를 제조하는 방법으로서,
폴리실리콘막 또는 아몰퍼스 실리콘막을 버퍼로 이용하여, 소자분리막을 형성하는 단계, 및
소자분리막을 형성한 후, 상기 폴리실리콘막 혹은 아몰퍼스막을 실리콘 산화막으로 산화시킨 후, 실리콘 산화막을 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 또다른 측면에 따르면, 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역은 트랜지스터를 포함하는, 반도체 장치를 제조하는 방법으로서,
반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘질화막을 순차적으로 형성하는 단계,
소자분리영역이 형성된 곳에 대응하는 실리콘 질화막, 폴리실리콘막 및 제 1 산화막을 에칭에 의해 완전히 제거하고, 소자분리영역이 형성된 곳에 대응하는 반도체 기판의 부분을 에칭에 의해 제거하는 단계,
반도체 기판의 에칭부를 필드산화시켜 필드산화막을 형성하는 단계,
상기 실리콘질화막을 에칭에 의해 제거하는 단계, 및
폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 소자영역 상의 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 또다른 측면에 따르면, 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는, 반도체 장치를 제조하는 방법으로서,
반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘질화막을 순차적으로 형성하는 단계,
소자분리영역이 형성된 곳에 대응하는 실리콘질화막을 에칭에 의해 완전히 제거하고, 소자분리영역이 형성된 곳에 대응하는 폴리실리콘막의 부분을 에칭에 의해 제거하는 단계,
폴리실리콘막의 에칭부를 필드산화시켜 필드산화막을 형성하는 단계,
실리콘 질화막을 에칭에 의해 제거하는 단계,
폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 소자영역 상의 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 또다른 측면에 따르면, 반도체 기판 상에 소자영역 및 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는, 반도체 장치를 제조하는 방법으로서,
반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘 질화막을 순차적으로 형성하는 단계,
소자분리영역이 형성된 곳에 대응하는 제 1 산화막, 실리콘질화막 및 폴리실리콘막을 에칭에 의해 완전히 제거하고, 소자분리영역이 형성된 곳에 대응하는 반도체 기판의 부분을 에칭에 의해 제거하여 반도체 기판 상에 그루브를 형성하는 단계,
그루브의 측벽과 폴리실리콘막의 부분을 산화시켜 필드산화막을 형성하고 그 그루브를 매립형 산화막으로 매립하는 단계,
실리콘질화막을 에칭에 의해 제거하는 단계,
폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 소자영역 상의 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명에서는, 먼저 폴리실리콘막 또는 아몰퍼스 실리콘막을 실리콘산화막으로 산화시킨 후에, 베이스 실리콘 기판 상에 폴리실리콘막 또는 아몰퍼스 실리콘막을 제거할 때, 실리콘 산화막을 제거한다. 실리콘산화막은 실리콘 기판에 대하여 높은 에칭 선택비를 가지고 있다. 그러므로, 베이스 기판을 에칭에 의해서 거칠지 않게 형성할 수 있다. 따라서, LOCOS 소자분리 공정을 행하여 미세한 소자분리를 행할 수 있다. 또한, 소자의 일그러짐을 감소시킬 수 있기 때문에, 신뢰성과 생산성을 향상시킬 수 있다.
이하, 본 발명을 첨부도면을 참조하여 좀 더 자세히 설명한다.
먼저, 본 발명의 반도체 장치 제조 방법의 바람직한 실시예를 설명하기 전에, 상술한 종래 방법을 설명한다.
도 1a 내지 도 1c 을 참조하여, 폴리-버퍼 리세스된 LOCOS 공정을 이용하여 필드 분리산화막을 형성하는 방법을 설명한다. 도 1a 에서 도시된 바와 같이, 실리콘 기판 (101) 상에 10 ㎚ 두께의 패드 산화물 (102), 50 ㎚ 두께의 폴리실리콘막 (103) 및 200 ㎚ 두께의 질화막 (104) 을 형성한다. 그후, 포토리소그래피에 의해 레지스트 패턴(도시하지 않음) 을 형성한 후, 그 레지스트를 마스크로 이용하여 질화막 (104), 폴리실리콘막(103), 패드산화막 (102) 및 실리콘 기판 (101) 을 에칭한다. 여기서, 실리콘 기판 (101) 의 에칭 깊이는 약 25 내지 200 ㎚ 이다.
그후, 도 1b 에 도시된 바와 같이, 패드 산화막 (102) 을 약 30 ㎚ 만큼 에칭하여, 약 6 ㎚ 의 측벽산화물 (105) 과 약 25 ㎚ 의 측벽 질화막 (106) 을 형성한다.
그후, 도 1c 에 도시된 바와 같이, 필드산화를 약 350㎚ 만큼 행하여, 필드산화막 (107) 을 형성한다. 이렇게 한 경우, 측벽질화막 (106) 이 비즈 비크 침식을 억제하여, 소자가 미세한 소자분리폭을 가지게 된다.
다음으로, 도 2a 내지 도 2h 를 참조하여, 반도체 장치 제조 방법의 제 1 실시예를 설명한다.
이 제 1 실시예는, 본 발명을 폴리실리콘막을 버퍼로 이용하여 소자분리를 수행하는 LOCOS 공정에 적용한 것이다.
먼저, 도 2a 에 도시된 바와 같이, 실리콘 기판 (1) 상에 5 ㎚ 두께의 패드 산화막 (2), 버퍼인 10 ㎚ 두께의 폴리실리콘막 (3) 및 내산화막인 200 ㎚ 두께의 질화막 (4) 을 순차적으로 형성한다.
그후, 도 2b 에 도시된 바와 같이, 질화막 (4) 상에 공지의 포토리소그래피 기술을 이용하여 레지스트 패턴 (5) 을 형성한다.
그후, 도 2c 에 도시된 바와 같이, 레지스트 패턴 (5) 을 마스크로 하고 공지된 에칭 기술을 이용하여, 질화막 (4), 폴리실리콘막 (3) 및 패드산화막 (2) 을 에칭한다. 동시에, 실리콘 기판 (1) 의 부분을 약 30 ㎚ 만큼 에칭하여, 실리콘 기판 (1) 에 리세스된 표면을 형성한다. 그후, 레지스트 패턴 (5) 을 제거한다.
그후, 도 2d 에 도시된 바와 같이, 노출된 실리콘기판 (1) 을 약 30 ㎚ 만큼 산화시켜, 실리콘 기판 (1) 의 리세스된 영역 내에 필드산화막 (6) 을 형성한다. 이 때, 필드산화 동안에 버즈 비크에 응력이 발생하기 때문에, 버퍼 폴리실리콘막 (3) 의 부분에 보이드 (7) 가 형성된다.
그후, 도 2e 에 도시된 바와 같이, 질화막 (4) 을, 인산을 이용하여, 제거한다. 이 때, 버퍼 폴리실리콘막 (3) 은 인산에 의해서 에칭되지 않고 잔존하지만, 폴리실리콘막 (3) 아래의 패드산화막 (2) 은 에칭되며, 폴리실리콘막 (3) 내 에 생성된 보이드 (7) 아래의 패드산화막 (2) 은 모두 제거된다. 최악의 경우, 기판 (1) 의 부분이 패드산화막 (2) 을 제거한 곳에 형성된 공동(cavity)을 통하여 노출되게 된다.
그후, 도 2f 에 도시된 바와 같이, 버퍼 폴리실리콘막 (3) 을 산화시켜, 실리콘산화막을 형성하며, 이는 필드산화막 (6) 과 결합하여 필드산화막 (6) 과 일체로 된다.
그후, 도 2g 에 도시된 바와 같이, 필드산화막 (6) 의 부분을, 소자영역이 될 확산층이 노출될 때까지, 불산을 이용하여 제거한다. 이때, 실리콘 기판 (1) 이 불산에 의해 모두 에칭되지는 않는다. 그후, 실리콘 기판 (1) 상에 소자영역과 분리영역을 형성한다.
그후, 도 2h 에 도시된 바와 같이, 실리콘 기판 (1) 의 소자영역 상에 게이트 분리막 (8) 과 게이트 전극 (9) 을 형성하여, 트랜지스터를 형성한다. 그러므로, 실리콘 기판 (1) 의 소자영역을 필드산화막 (6) 에 의해 분리시킬 수 있으며, 그들 위에 트랜지스터를 형성할 수 있기 때문에, 고집적도의 소자를 얻을 수 있게 된다. 그후, 층간 절연막, 콘택부, 배선 등을 형성하여, 장치를 완성한다.
비록 이 제 1 실시예에서는, 패드산화막 (2), 버퍼 폴리실리콘막 (3) 및 질화막 (4) 의 두께를 각각 한정하고 있지만, 이들에 한정되지 않으며, 필드산화물 이후의 버퍼막을 제거할 수 있는 범위 내에서 변화될 수도 있다.
또한, 이 제 1 실시예에서는, 폴리실리콘막 (3) 을 버퍼막으로 이용한다. 그러나, 이 버퍼막은 폴리실리콘막에 한하지 않고, 버퍼 기능을 갖는 막, 예를 들어, 아몰퍼스 실리콘막으로 대체할 수도 있다.
또한, 이 제 1 실시예에서는, 폴리실리콘막 (3) 상에 질화막 (4) 을 증착하고 있다. 그러나, 내산화막은 질화막에 한정되지 않으며, 필드 산화막에 대하여 내산화 기능을 갖는 막, 예를 들어, 알루미나막으로 대체할 수도 있다.
다음으로, 도 3a 내지 도 3g 를 참조하여, 반도체 장치의 제조 방법의 제 2 실시예를 설명한다.
이 제 2 실시예는, 본 발명을 폴리실리콘막을 버퍼로 이용하여 소자분리를 행하는 LOCOS 공정에 적용한 것이다.
먼저, 도 3a 에 도시된 바와 같이, 실리콘 기판 (1) 상에, 15 ㎚ 두께의 패드 산화막 (2), 버퍼인 20 ㎚ 두께의 폴리실리콘막 (3) 및 내산화막인 200 ㎚ 두께의 질화막 (4) 을 순차적으로, 제 1 실시예와 같이 증착한다.
그후, 도 3b 에 도시된 바와 같이, 질화막 (4) 상에 레지스트 패턴 (5) 을 공지된 포토리소그래피 기술을 이용하여 형성한다.
그후, 도 3c 에 도시된 바와 같이, 질화막 (4) 을 레지스트 패턴 (5) 을 마스크로 하고 공지된 에칭 기술을 이용하여, 완전히 에칭한다. 동시에, 질화막 (4) 아래의 폴리실리콘막 (3) 의 부분을 에칭하고, 레지스트 패턴 (5) 을 제거한다.
그후, 도 3d 에 도시된 바와 같이, 노출된 실리콘 기판 (1) 을 산화시켜, 필드산화막 (6) 을 형성한다. 이 때, 제 1 실시예에서와 같이, 버퍼 폴리실리콘막 (3) 의 부분에 보이드 (7) 가 생성된다.
그후, 도 3e 에 도시된 바와 같이, 질화막 (4) 을, 인산을 이용하여 제거한다. 이 때, 제 1 실시예와 같이, 보이드 (7) 에서 에칭을 행한다.
그후, 도 3f 에 도시된 바와 같이, 버퍼 폴리실리콘막 (3) 을 산화시켜, 필드산화막 (6) 과 동일한 실리콘막을 형성한다.
그후, 도 3g 에 도시된 바와 같이, 확산층을 형성한 곳의 필드산화막 (6) 의 부분을 에칭에 의해 제거하여, 미세한 소자분리를 제공한다.
이 제 2 실시예에서는, 패드 산화막 (2), 버퍼 폴리실리콘막 (3) 및 질화막 (4) 의 두께를 각각 한정하고 있으나, 이들에 한하지 않으며, 필드산화 이후의 버퍼막을 제거할 수 있는 범위 내에서 변화될 수도 있다.
다음으로, 도 4a 내지 도 4g 를 참조하여, 제 3 실시예에 따른 반도체 장치의 제조방법을 설명한다.
이 제 3 실시예는, 본 발명을, 미세한 소자분리를 제공할 수 있는 트렌치 분리 공정에 적용한 것이다.
먼저, 도 4a 에 도시된 바와 같이, 실리콘 기판 (1) 상에 5 ㎚ 두께의 패드산화막 (2), 10 ㎚ 두께의 폴리실리콘막 (3) 및 100 ㎚ 두께의 질화막 (4) 을 순차적으로 증착한다.
그후, 도 4b 에 도시된 바와 같이, 질화막 (4) 상에 레지스트 패턴 (5) 을 공지된 포토리소그래피 기술을 이용하여 형성한다.
그후, 도 4c 에 도시된 바와 같이, 그 레지스트 패턴 (5) 을 마스크로 하고 공지된 에칭 기술을 이용하여, 질화막 (4), 폴리실리콘막 (3), 패드산화막 (2) 및 실리콘 기판 (1) 을 순차적으로 에칭한다. 이때, 실리콘 기판 (1) 은 트렌치 분리를 제공하는 그루브를 형성하기 위하여 약 300 ㎚ 만큼 에칭된다. 그후, 레지스트 패턴 (5) 을 제거한다.
그후, 도 4d 에 도시된 바와 같이, 그루브 (1a) 내의 노출된 실리콘 기판 (1) 을 약 30 ㎚ 만큼 산화시켜, 산화막 (1b) 을 형성한다. 이때, LOCOS 소자분리공정의 경우와 같이, 트렌치 분리단 (10) 에서 버즈 비크 침식이 일어나며, 트렌치분리단 (10) 에서 산화막 (1b) 이 두꺼워진다. 따라서, 트렌치 분리단이 둥굴게 된다. 이 둥굴게된 단은 트랜지스터의 특성을 개선시킴으로써, 신뢰도를 향상시킬 수 있다.
그후, 도 4e 에 도시된 바와 같이, 트렌치 그루브 (1a) 내에 매립형 산화막 (11) 을 매립한 후, 질화막 (4) 위의 산화막을 CMP 처리를 이용하여 제거하고, 질화막 (4) 을 인산으로 제거한다.
그후, 도 4f 에 도시된 바와 같이, 폴리실리콘막 (3) 을 산화시켜, 매립형 산화막 (11) 과 동일한 산화막을 형성한다.
그후, 도 4g 에 도시된 바와 같이, 확산층이 노출될 때까지, 산화막을 에칭한다. 그후, 둥글게된 단을 갖는 트렌치 분리를 포함하는 확산층을 갖는 실리콘 기판을 형성할 수 있다.
비록, 이 제 3 실시예에서는, 패드산화막 (2), 버퍼 폴리실리콘막 (3), 질화막 (4) 등의 두께를 각각 한정하였지만, 이들에 한하지 않으며, 버퍼막을 제거할 수 있는 범위 내에서 변화될 수도 있다.
또한, 이 제 3 실시예에서는, 질화막 (4) 을 CMP 처리시에 에칭 스토퍼로 이용한다. 그러나, 스토퍼는 질화막에 한하지 않으며, 예를 들어, 붕산질화막으로 대체할 수도 있다.
이상, 완전하면서도 명확한 설명을 위하여, 본 발명을 특정 실시예를 통하여 설명하였지만, 첨부된 청구범위는 이에 한정되지 않고 당업자가 행할 수 있는, 여기서의 기본적인 교시 범위이내의 모든 변형예 및 선택적인 구성을 구체화한 것이다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조방법에 의하면, 폴리실리콘 버퍼 LOCOS 공정에 의해, 버퍼인 폴리실리콘층을 소자분리막 형성시에 충분한 응력저감의 기능을 발휘토록 한 후, 소자분리막 형성후에 버퍼인 폴리실리콘층을 산화시켜 기판에 대해 에칭 선택도가 큰 실리콘 산화막으로 함으로써, 제거시에 기판에 보이드 등을 억제하여, 누설전류 등을 저감함으로써, 미세한 소자분리를 가지면서도, 전기적인 특성이 향상된 반도체 장치를 얻을 수 있는 효과를 갖고 있다.
Claims (11)
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역이 트랜지스터를 구비하는 반도체 장치의 제조 방법에 있어서,상기 소자영역에 제 1 산화막, 아몰퍼스 실리콘막 또는 폴리실리콘막, 절연막을 순차 형성하는 단계;상기 소자분리영역에 소자분리막을 형성하는 단계;상기 절연막을 에칭에 의해 제거하는 단계;상기 폴리실리콘막 또는 아몰퍼스 실리콘막을 산화시켜 제 2 산화막을 형성하는 단계; 및상기 제 1 산화막 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판상에 제 1 산화막, 폴리실리콘막 및 실리콘 질화막을 순차 형성하는 단계;상기 소자분리 영역이 형성된 부분에 대응하는 상기 실리콘 질화막, 상기 폴리실리콘막 및 상기 제 1 산화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역이 형성된 부분에 대응하는 상기 기판의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드산화시켜, 필드 산화막을 형성하는 단계;상기 실리콘 질화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜, 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘질화막을 순차 형성하는 단계;상기 소자분리영역을 형성한 부분에 대응하는 상기 실리콘질화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 폴리실리콘막의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드 산화시켜, 필드 산화막을 형성하는 단계;상기 실리콘 질화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘 질화막을 순차적으로 형성하는 단계;상기 소자분리영역을 형성한 곳에 대응하는 상기 제 1 산화막, 상기 실리콘질화막 및 상기 폴리실리콘막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 반도체 기판의 부분을 에칭에 의해 제거하고, 상기 반도체 기판 상에 그루브를 형성하는 단계;상기 그루브의 측벽과 상기 폴리실리콘막의 부분을 산화시켜, 필드산화막을 형성하고 상기 그루브를 매립형 산화막으로 매립하는 단계;상기 실리콘질화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판상에 제 1 산화막, 아몰퍼스 실리콘막 및 실리콘 질화막을 순차 형성하는 단계;상기 소자분리 영역이 형성된 부분에 대응하는 상기 실리콘 질화막, 상기 아몰퍼스 실리콘막 및 상기 제 1 산화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역이 형성된 부분에 대응하는 상기 기판의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드산화시켜, 필드 산화막을 형성하는 단계;상기 실리콘 질화막을 에칭에 의해 제거하는 단계; 및상기 아몰퍼스 실리콘막을 산화시켜, 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판 상에 제 1 산화막, 아몰퍼스 실리콘막 및 실리콘질화막을 순차 형성하는 단계;상기 소자분리영역을 형성한 부분에 대응하는 상기 실리콘질화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 아몰퍼스 실리콘막의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드 산화시켜, 필드 산화막을 형성하는 단계;상기 실리콘 질화막을 에칭에 의해 제거하는 단계; 및상기 아몰퍼스 실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제 1 산화막, 아몰퍼스 실리콘막 및 실리콘 질화막을 순차적으로 형성하는 단계;상기 소자분리영역을 형성한 곳에 대응하는 상기 제 1 산화막, 상기 실리콘질화막 및 상기 아몰퍼스 실리콘막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 반도체 기판의 부분을 에칭에 의해 제거하고, 상기 반도체 기판 상에 그루브를 형성하는 단계;상기 그루브의 측벽과 상기 아몰퍼스 실리콘막의 부분을 산화시켜, 필드산화막을 형성하고 상기 그루브를 매립형 산화막으로 매립하는 단계;상기 실리콘질화막을 에칭에 의해 제거하는 단계; 및상기 아몰퍼스 실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 상기 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판상에 제 1 산화막, 폴리실리콘막 및 내산화막을 순차 형성하는 단계;상기 소자분리 영역이 형성된 부분에 대응하는 상기 내산화막, 상기 폴리실리콘막 및 상기 제 1 산화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역이 형성된 부분에 대응하는 상기 기판의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드산화시켜, 필드 산화막을 형성하는 단계;상기 내산화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜, 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 내산화막을 순차 형성하는 단계;상기 소자분리영역을 형성한 부분에 대응하는 상기 내산화막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 폴리실리콘막의 부분을 에칭에 의해 제거하여, 상기 반도체 기판상에 그루브를 형성하는 단계;상기 그루브의 내표면을 필드 산화시켜, 필드 산화막을 형성하는 단계;상기 내산화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 내산화막을 순차적으로 형성하는 단계;상기 소자분리영역을 형성한 곳에 대응하는 상기 제 1 산화막, 상기 내산화막 및 상기 폴리실리콘막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 반도체 기판의 부분을 에칭에 의해 제거하고, 상기 반도체 기판 상에 그루브를 형성하는 단계;상기 그루브의 측벽과 상기 폴리실리콘막의 부분을 산화시켜, 필드산화막을 형성하고 상기 그루브를 매립형 산화막으로 매립하는 단계;상기 내산화막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 소자영역 및 그 소자들 사이를 전기적으로 분리하는 소자분리영역이 형성되며, 소자영역이 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제 1 산화막, 폴리실리콘막 및 실리콘 질화막을 순차적으로 형성하는 단계;상기 소자분리영역을 형성한 곳에 대응하는 상기 제 1 산화막, 상기 산화막에 대하여 에칭 선택성을 갖는 막 및 상기 폴리실리콘막을 에칭에 의해 완전히 제거하고, 상기 소자분리영역을 형성한 곳에 대응하는 상기 반도체 기판의 부분을 에칭에 의해 제거하고, 상기 반도체 기판 상에 그루브를 형성하는 단계;상기 그루브의 측벽과 상기 폴리실리콘막의 부분을 산화시켜, 필드산화막을 형성하고 상기 그루브를 매립형 산화막으로 매립하는 단계;상기 산화막에 대하여 에칭 선택성을 갖는 막을 에칭에 의해 제거하는 단계; 및상기 폴리실리콘막을 산화시켜 제 2 산화막을 형성한 후, 상기 소자영역 상부의 상기 제 1 및 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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