JP2970412B2

JP2970412B2 - 時間ａ／ｄ変換装置

Info

Publication number: JP2970412B2
Application number: JP6175145A
Authority: JP
Inventors: 秀治我妻; 博文磯村; 高元渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1994-06-29
Filing date: 1994-07-27
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH0875876A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば任意の位相関係
にある２つのパルス信号の位相差等、微小時間を数値化
する時間Ａ／Ｄ変換装置に関する。この時間Ａ／Ｄ変換
装置は、例えば２つのパルスの位相差の正確な測定から
レーザ光線の反射波から対象物までの距離を測定するレ
ーザレーダ装置などに適用することができる。

【０００２】

【従来の技術】従来、この種の装置として、特開平５ー
３７３７８号公報に示す時間Ａ／Ｄ変換装置がある。こ
の時間Ａ／Ｄ変換装置は、図８に示すようなパルス位相
差号化回路を用いている。この図８において、複数の遅
延素子（ゲートディレイ）をリング状に連結してリング
遅延パルス発生回路１を構成し、任意のタイミングで入
力されるパルス信号（第１のパルス信号）ＰＡを周回さ
せるとともにその周回回数をカウンタ２にてカウント
し、任意の位相差をもって入力される別のパルス信号
（検出パルス信号）ＰＢによりパルスセレクタ３にてパ
ルス信号ＰＡの周回位置を特定し、その特定位置をエン
コーダ４にてエンコードする。そのエンコードされた特
定位置とカウンタ２のカウント数により２つのパルス信
号ＰＡ，ＰＢの位相差（時間差）をディジタル値で得
る、すなわち符号化するようにしている。この符号化さ
れた信号はラッチ回路５にてラッチされる。

【０００３】このような構成により、ゲートディレイ１
段分の遅延時間による高分解能で２つのパルス信号Ｐ
Ａ，ＰＢの時間差を検出することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
時間Ａ／Ｄ変換装置をレーザレーダの光往復時間測定、
例えば先行車両の位置をレーザレーダを用いて測定しよ
うとした場合、反射光の入力タイミングを示すパルス信
号ＰＢとしては反射光の入力毎に複数発生し、そのよう
な非定期なタイミングによる複数のパルス信号ＰＢに対
しては回路が不安定な状態でラッチ作動等をするため、
正確なデータを得ることができないという問題がある。

【０００５】本発明は上記問題に鑑みてなされたもの
で、上記非定期なタイミングにて入力される複数のパル
ス信号に対して安定したデータを得るようにすることを
目的とする。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、第１のパ
ルス信号（ＰＡ）を入力して該第１のパルス信号を複数
の遅延素子を通過させるとともに、この第１のパルス信
号の入力後に時間的に異なる複数の検出パルス信号（Ｐ
Ｂ）が入力された時に、前記第１のパルス信号の通過し
た遅延素子の個数にて前記第１のパルス信号と前記複数
のパルス信号のそれぞれの位相差を符号化して測定時間
差データを得るようにした時間Ａ／Ｄ変換装置におい
て、前記検出パルス信号の入力時点から所定の期間内に
入力される、後続の検出パルス信号に対しては、前記第
１のパルス信号と前記後続の検出パルス信号の位相差を
符号化する作動を禁止する禁止手段（２３０〜２５０）
を設けたことを特徴としている。

【０００７】請求項２に記載の発明においては、パルス
信号を入力する入力手段（１００）と、該入力手段に第
１のパルス信号が入力された時にその第１のパルス信号
（ＰＡ）を複数の遅延素子を通過させるとともに、この
第１のパルス信号の入力後に時間的に異なる複数の検出
パルス信号（ＰＢ）が前記入力手段に入力された時に、
前記第１のパルス信号の通過した遅延素子の個数にて前
記第１のパルス信号と前記複数のパルス信号のそれぞれ
の位相差を符号化して測定時間差データを得るようにし
た時間Ａ／Ｄ変換装置において、前記検出パルス信号が
前記入力手段に入力された時点から所定の期間内は、後
続の検出パルス信号に対し前記入力手段の入力作動を禁
止する禁止手段（２３０〜２５０）を設けたことを特徴
としている。

【０００８】請求項３に記載の発明では、請求項２に記
載の発明において、前記禁止手段は、前記検出パルス信
号が前記入力手段に入力されたことを示す信号に基づい
て、所定のマスク時間に相当する信号を作成する回路手
段（２３０〜２５０）を有し、この回路手段からの前記
信号により前記所定の期間内の前記入力手段の入力作動
を禁止するものであることを特徴としている。

【０００９】請求項４に記載の発明では、請求項２又は
３に記載の発明において、前記検出パルス信号に続いて
発生する前記後続の検出パルス信号の発生タイミングを
検出する発生タイミング検出手段（３５０〜３７０，３
８０〜３８２，５１０〜５３４）と、この発生タイミン
グ検出手段により検出された前記後続の検出パルス信号
の発生タイミングに基づき、次回の前記後続の検出パル
ス信号の検出に対する前記所定の期間を変化させる期間
変更手段（２４５，２４６，２６０，５００〜５０２）
を有することを特徴としている。

【００１０】請求項５に記載の発明では、請求項２乃至
４のいずれか１つに記載の発明において、基準時間分だ
け位相が異なる基準時間測定用の２つのパルス信号（Ｓ
ＴＤＰＡ，ＳＴＤＰＢ）を用いて、前記複数の遅延素子
の通過個数により前記２つのパルス信号の位相差を符号
化して基準時間差データを得る手段（基準信号発生回路
１７０からの２つのパルス信号に基づきパルス位相差符
号化回路１１０で基準時間差データを得る部分）と、前
記測定時間差データを前記基準時間差データで補正する
補正手段（１５０）とを有することを特徴としている。

【００１１】請求項６に記載の発明では、請求項５に記
載の発明において、前記基準時間測定用の２つのパルス
信号を発生する基準信号発生手段（１７０）を有するこ
とを特徴としている。請求項７に記載の発明では、請求
項６に記載の発明において、前記入力手段は、前記第１
のパルス信号およびそれに続く前記複数の検出パルス信
号の入力と前記基準信号発生手段からの前記２つのパル
ス信号の入力とを選択的に行う手段（３００，３１０）
を有し、前記複数の遅延素子を用い、前記測定時間差デ
ータを得る作動と前記基準時間差データを得る作動を時
分割的に行わせるようにしたことを特徴としている。

【００１２】請求項８に記載の発明では、請求項２乃至
７のいずか１つに記載の発明において、前記入力手段に
入力される前記複数の検出パルス信号の個数を制限する
手段（２３０）を有することを特徴としている。請求項
９に記載の発明では、請求項２乃至８のいずか１つに記
載の発明において、前記複数の検出パルス信号に対して
得られた複数の測定時間差データをそれぞれ格納する複
数の格納手段（１２０〜１２２）を有することを特徴と
している。

【００１３】請求項１０に記載の発明では、請求項２乃
至９のいずか１つに記載の発明において、前記複数の遅
延素子がリング状に形成されたリング遅延パルス発生手
段（１）と、前記第１のパルス信号が前記リング状の複
数の遅延素子を周回する回数をカウントするカウント手
段（２）と、前記検出パルス信号が入力された時点の前
記第１のパルス信号の通過位置を特定する位置特定手段
（３，４）とを備え、前記カウント手段のカウント値と
前記位置特定手段の特定位置とにより前記測定時間差デ
ータを得るようにしたことを特徴としている。

【００１４】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。

【００１５】

【発明の作用効果】請求項１記載の発明においては、第
１のパルス信号が入力されると、該第１のパルス信号を
複数の遅延素子を通過させる。この後、時間的に異なる
複数の検出パルス信号が入力された時に、前記第１のパ
ルス信号の通過した遅延素子の個数にて前記第１のパル
ス信号と前記複数のパルス信号のそれぞれの位相差を符
号化して測定時間差データを得るようにしている。ここ
で、前記検出パルス信号の入力時点から所定の期間内に
入力される、後続の検出パルス信号に対しては、前記第
１のパルス信号と前記後続の検出パルス信号の位相差を
符号化する作動が禁止される。

【００１６】従って、第１のパルス信号と検出パルス信
号の位相差を符号化する作動が安定しない内に後続の検
出パルス信号に対する符号化作動を行うと、不安定なデ
ータを得てしまう可能性があるが、そのような所定の期
間内に入力される後続の検出パルス信号に対しては符号
化作動を禁止するようにしているので、そのような期間
外の後続の検出パルス信号に対して符号化作動を行うよ
うにすることにより安定した測定時間差データを得るこ
とができる。

【００１７】請求項２に記載の発明においては、パルス
信号を入力する入力手段に対し、前記検出パルス信号が
前記入力手段に入力された時点から所定の期間内は、後
続の検出パルス信号に対し前記入力手段の入力作動を禁
止するようにしている。従って、上記のような不安定状
態にある所定期間内の入力作動を禁止して、請求項１に
記載したような効果を奏する。

【００１８】上記のような所定の期間は、請求項３に記
載のように、前記検出パルス信号が前記入力手段に入力
されたことを示す信号に基づいて作成された所定のマス
ク時間とすることができる。また、請求項４に記載の発
明においては、前記後続の検出パルス信号の発生タイミ
ングに基づき、次回の後続の検出パルス信号の検出に対
する前記所定の期間を変化させようにしている。

【００１９】従って、後続の検出パルス信号が入力作動
を禁止する所定の期間との関係でその期間内に入るか否
かの微妙な位置関係にある場合に、毎回の検出におい
て、その検出パルス信号が検出されたり、されなかった
りするという状態を、いわゆるヒステリシス作用にてな
くすことができる。また、請求項５に記載の発明におい
ては、基準時間分だけ位相が異なる基準時間測定用の２
つのパルス信号を用いて、前記複数の遅延素子の通過個
数により前記２つのパルス信号の位相差を符号化して基
準時間差データを得、前記測定時間差データを前記基準
時間差データで補正するようにしている。

【００２０】従って、前記複数の遅延素子が温度、電源
電圧の変動により影響を受けるようなことがあっても基
準時間差データによる補正にて高精度な位相差を示すデ
ータを得ることができる。上記の基準時間測定用の２つ
のパルス信号は、請求項６に記載のように基準時間測定
用の２つのパルス信号を発生する基準信号発生手段によ
り得ることができる。

【００２１】また、請求項７に記載の発明においては、
前記第１のパルス信号およびそれに続く前記複数の検出
パルス信号の入力と前記基準信号発生手段からの前記２
つのパルス信号の入力とを選択的に行うようにし、測定
時間差データを得る作動と基準時間差データを得る作動
を時分割的に行わうようにすることにより、複数の遅延
素子をそれぞれの作動に対して共通使用しているので、
そのための回路面積を少なくすることができる。

【００２２】請求項８に記載の発明においては、入力手
段に入力される複数の検出パルス信号の個数を制限する
ようにしているから、その個数外の検出パルスに対する
不要な符号化作動等を防止し、所望の検出パルスに対す
るデータのみを得ることができる。また、上記のような
複数の検出パルス信号に対して得られた複数の測定時間
差データに対しては、請求項９に記載のように、それぞ
れのデータを複数の格納手段にそれぞれ格納するように
することにより、その格納された複数のデータに基づい
てデータ処理を行うことができる。

【００２３】さらに、上記のような複数の遅延素子の個
数の特定に対しては、請求項１０に記載のように、複数
の遅延素子をリング状に形成し、このリング状の複数の
遅延素子を第１のパルス信号が周回する回数と、検出パ
ルス信号が入力された時点の第１のパルス信号の通過位
置の特定位置とにより行うことができる。

【００２４】

【実施例】以下本発明を図に示す実施例について説明す
る。まず、この実施例の基本的な考え方について説明す
る。この種の時間Ａ／Ｄ変換装置においては、ゲートデ
ィレイ１段当たりの遅延時間が温度、電源電圧の変動に
よる影響を受けやすい。このため、上記特開平５ー３７
３７８号公報においては、図９に示すような構成を採用
している。

【００２５】すなわち、２つのパルス信号ＰＡ，ＰＢの
時間差を検出する場合に、もう１つのパルス信号ＰＣを
用い、このパルス信号ＰＣを水晶発振器およびカウンタ
によりパルス信号ＰＡの発生から正確な一定時間後に出
力されるものとする。そして、ＳＥＬ信号により、まず
パルス信号ＰＢを選択するようにしておき、パルス位相
差符号化回路１００にて２つのパルス信号ＰＡ，ＰＢの
時間差Ｔ_ABに対応するディジタル値Ｄ_ABを検出する。こ
の後、ＳＥＬ信号によりパルス信号ＰＣを選択するよう
にし、パルス信号ＰＡ，ＰＣの時間差Ｔ_ACに対応するデ
ィジタル値Ｄ_ACを検出するようにする。すなわち、時間
的に分割して両ディジタル値Ｄ_AB，Ｄ_ACを検出するよう
にする。ここで、そのＴ_ACの値は水晶発振器等により正
確な時間に設定されているため、測定時間Ｔ_ABはＴ_AB＝
（Ｄ_AB／Ｄ_AC）・Ｔ_ACにて求められる。

【００２６】本実施例では、上記のように時分割による
パルス信号入力にて測定用のディジタル値と基準用のデ
ィジタル値を求め、その割り算（相対比率演算）にて、
測定時間を求めるようにしている。但し、基準用のディ
ジタル値を求める場合に上記においてはパルス信号ＰＡ
を用いていたが、本実施例では、基準時間計測用の２つ
のパルス信号ＳＴＤＰＡ，ＳＴＤＰＢを用いている。（第１実施例）図１に、本発明の第１実施例を示す。

【００２７】この図１において、入力信号切換回路１０
０、パルス位相差符号化回路１１０、除算回路１５０
は、それぞれ図９における、ＳＥＬ信号による信号切換
部分、パルス位相差符号化回路１０、除算回路１１に相
当している。なお、パルス位相差符号化回路１１０は図
８に示すものと同様のものであるが、パルス信号ＰＢが
入力されずにカウンタ２がオーバーフローした場合に
は、オーバーフロー（ＯＶ）信号を出力するように構成
されている。

【００２８】ここで、上記したパルス信号ＳＴＤＰＡ，
ＳＴＤＰＢは基準信号発生回路１７０において、水晶発
振器およびその発振パルスをカウントするカウンタによ
り高精度のパルス信号として出力される。この部分の構
成は、特開平５ー３７３７８号公報の図３に示す水晶発
振器およびカウンタの構成と同様のものである。この実
施例においては、特開平５ー３７３７８号公報に示すも
のと同様、レーザレーダの光往復時間測定に適用される
ものである。そして、まずレーザ光線発射時刻に対応し
て立ち上がる入力パルス信号ＰＡとレーザ光線受光時刻
に対応して立ち上がる入力パルス信号ＰＢを入力信号切
換回路１００を介しパルス位相差符号化回路１１０に入
力してそれぞれの時間差を示すディジタル値を得る。こ
の後、入力信号切換回路１００を基準信号発生回路１７
０からの信号入力側に切換え、パルス信号ＳＴＤＰＡ，
ＳＴＤＰＢをパルス位相差符号化回路１１０に入力して
その時間差を示すディジタル値を得る。両ディジタル値
がそろった段階で、両ディジタル値を除算回路１５０に
て除算し、温度、電源電圧の変動分を補償した正確なる
レーザレーダの光往復時間を得るようにしている。

【００２９】ここで、上記の作動を繰り返し行うため
に、メインシーケンサ１９０、ＰＢ計測シーケンサ１８
０、さらにデータの書き込み（格納）、転送を行うため
のバッファレジスタ（ＢＦＲ）１２０〜１２２、バッフ
ァゲート（ＢＰＧＴ）１２３〜１２６、レジスタ（ＣＶ
Ｒ）１４０〜１４４、トランスファゲート（ＣＶＧＴ）
１４５〜１４８が設けられている。また、除算回路１５
０にて除算して得られたデータは、レジスタ（ＤＴＲ）
１６０〜１６３に書き込まれるとともに、データゲート
（ＤＴＧＴ）１６４〜１６７から計測データとして出力
される。

【００３０】メインシーケンサ１９０は、図４に示すフ
ローに従って、ＭＳＱ０，ＳＩＧＲＳＴ，ＳＴＡＲＴ，
ＳＩＧＭＰＸの信号等を出力する。このＭＳＱ０信号は
ＰＢ計測中と基準信号計測中を識別するためのもので、
ＰＢ計測中はローレベル、基準信号計測中はハイレベル
になるものである。ＳＩＧＲＳＴ信号はＰＢ計測および
基準信号計測を開始するために入力信号切換回路１０
０、基準信号発生回路１７０をリセットするためのもの
である。ＳＴＡＲＴ信号は基準信号発生回路１７０より
パルス信号ＳＴＤＰＡ，ＳＴＤＰＢを発生させるタイミ
ングを与えるためのものである。ＳＩＧＭＰＸ信号は入
力信号切換回路１００の入力を入力パルス信号ＰＡ，Ｐ
Ｂ側と基準パルス信号ＳＴＤＰＡ，ＳＴＤＰＢ側のいず
れにするかを選択するためのものである。

【００３１】なお、入力パルス信号ＰＡとＳＴＤＰＡ，
入力パルス信号ＰＢとＳＴＤＰＢのうちＳＩＧＭＰＸ信
号により選択された方の信号がＰＡＣＫ、ＰＢＣＫ信号
となる。ＰＢ計測シーケンサ１８０は、メインシーケン
サ１９０からのＭＳＱ０信号によりＰＢ計測、基準信号
計測のいずれであるかを識別し、入力信号切換回路１０
０からのＰＡＣＫ，ＰＢＣＫ信号を入力して、バッファ
１２０〜１２２の書き込みタイミング制御およびパルス
信号ＰＢの取込み数の制御等を行う。このＰＢ計測シー
ケンサ１８０の具体的構成を図２に示す。

【００３２】Ｄタイプフリップフロップ２１０〜２１２
とデコーダ２００によってシーケンサを構成している。
デコーダ２００はＭＳＱ０，ＰＡＣＫ信号により初期化
される。Ｄタイプフリップフロップ２１０〜２１２は、
このデコーダ２００の出力状態をＰＢＣＫ信号が入力さ
れる毎に記憶出力する。デコーダ２００はＤタイプフリ
ップフロップ２１０〜２１２の出力を入力し、その出力
を順次変化させる。従って、Ｄタイプフリップフロップ
２１０〜２１２の出力はＰＢＣＫ信号の入力毎に変化す
る。すなわち、このデコーダ２００とＤタイプフリップ
フロップ２１０〜２１２はＰＢＣＫ信号の入力をカウン
トしてそれに応じた値を出力するカウンタとして機能す
る。

【００３３】Ｄタイプフリップフロップ２１０〜２１２
の出力はデコーダ２２０〜２２２にてデコードされる。
このデコードされたそれぞれの値はＰＢＣＫ信号の発生
回数に応じたものとなり、バッファレジスタ１２０〜１
２２に出力されてそれぞれの書き込みタイミングを与え
る。また、２３０〜２５０に示す回路は、非定期的に入
力されるパルス信号ＰＢに対して、マスク時間を生成す
るためのものである。このマスク時間の間は次のパルス
信号ＰＢが入力されてもその立ち上がり信号は無視され
るようになる。これは、非定期的にパルス信号ＰＢが入
力され、それについてパルス信号計測を行うと、パルス
位相差符号化回路１１０のラッチ回路５等の作動が不安
定な時に次のパルス計測が行われることになり、その結
果不安定な出力を行ってしまうのを防ぐためである。従
って、ラッチ回路５等の作動が安定するまでの時間につ
いてはパルス信号ＰＢの入力に対してマスクをかけるよ
うにし、そのマスク用の信号をこれらの回路２３０〜２
５０にて作成するようにしている。

【００３４】ここで、本実施例では、パルス信号ＰＢの
入力を４発に制限しており、従ってＰＢ計測中において
パルス信号ＰＢが４発計測されたか否かの検出を計測回
路２３０にて行う。また、計測回路２３１においては、
ＭＳＱ０の信号レベルにより基準信号計測中か否かを検
出する。計測時間終了検出回路２３２では、パルス位相
差符号化回路１１０からオーバーフローを示すＯＶ信号
が発生したか否かを検出する。それらの回路は、上記検
出が行われるとハイレベル信号をそれぞれ発生する。

【００３５】そして、それらの回路２３０〜２３２の出
力がいずれもローレベルの時にはＯＲ回路２３３の出力
がローレベルとなり、この状態においては、Ｄタイプフ
リップフロップ２４０と一致回路２４１は、ＰＢＣＫ信
号が入力される毎にトグル出力を行う。この出力によ
り、ディレィ回路２４２、２４３を通し両出力信号の排
他的論理和をＥＸＯＲ回路２４４で取ることにより、デ
ィレィ回路２４２のディレイ時間経過後にパルス信号を
出力することになる。このディレイ時間によるマスクに
ついては後述する。

【００３６】また、ＥＸＯＲ回路２４４の出力はＣＧ信
号（通常ハイレベル）とともにＡＮＤ回路２５０に入力
され、次のパルス信号ＰＢ取り込み許可信号ＳＳＱＲＳ
Ｔとして出力される。なお、ＣＧ信号は、パルス信号Ｐ
Ｂを１発のみ計測する場合に設定されるもので、その場
合にはＣＧ信号はローレベルに固定される。図３に、入
力信号切換回路１００の詳細構成を示す。３００、３１
０はマルチプレクサ回路であり、メインシーケンサ１９
０からのＳＩＧＭＰＸ信号によって、入力パルス信号Ｐ
ＡとＳＴＤＰＡ，入力パルス信号ＰＢとＳＴＤＰＢのう
ちからそれぞれ１つが選択される。

【００３７】この選択された信号はＤタイプフリップフ
ロップ３２０、３３０のクロックとなり、選択された信
号の立ち上がりによってＰＡＣＫ、ＰＢＣＫがハイレベ
ルにセットされる。すなわち、このＤタイプフリップフ
ロップ３２０、３３０は立ち上がりエッジ検出回路とな
っている。Ｄタイプフリップフロップ３２０、３３０は
メインシーケンサ１９０からのＳＩＧＲＳＴ信号によっ
てリセットされるが、Ｄタイプフリップフロップ３３０
は、ＳＩＧＲＳＴ信号あるいはＰＢ計測シーケンサ１８
０からの上記したＳＳＱＲＳＴ信号によってリセットさ
れる。従って、ＰＢ計測中においては、パルス信号ＰＢ
取り込み許可信号であるＳＳＱＲＳＴ信号がハイレベル
になるまで、Ｄタイプフリップフロップ３３０はリセッ
トされず、従ってその間に次のパルス信号ＰＢが入力さ
れてもその信号は無視されることになる。

【００３８】また、図１において、パルス位相差符号化
回路１１０より出力される測定時間差を示すデータは、
ＰＢ計測シーケンサ１８０内のデコーダ２２０〜２２２
の出力状態に応じてバッファレジスタ１２０〜１２２に
順次書き込まれる。また、ＰＢ計測終了後、メインシー
ケンサ１９０からのライトタイミング出力により、トラ
ンスファゲート１２３〜１２６が順次オープンとなり、
バッファレジスタ１２０〜１２２内のデータがレジスタ
１４０〜１４３に書き込まれる。

【００３９】また、パルス信号ＳＴＤＰＡとＳＴＤＰＢ
による基準信号計測後は、その時間差を示すデータは、
バイパスゲート１２３を通して、レジスタ１４４に書き
込まれる。さらに、それらのレジスタ１４０〜１４３に
取り込まれた測定時間差を示すデータは、メインシーケ
ンサ１９０からのリードタイミングで、トランスファゲ
ート１４５〜１４８を介し除算回路１５０にそれぞれ被
除数として入力される。また、レジスタ１４４に書き込
まれた基準時間差を示すデータは、除算回路１５０に除
数として入力される。除算回路１５０は、それぞれの測
定時間差を示すデータを基準時間差を示すデータにて除
算して相対比率を求め、補正された測定時間差データと
して出力する。

【００４０】この補正された測定時間差データは、メイ
ンシーケンサ１９０からライトタイミングにてデータレ
ジスタ１６０〜１６３に書き込まれ、トランスファゲー
ト１６４〜１６７を介し、計測データとして出力され
る。図４に示すメインシーケンサ１９０の処理フローに
従って、上記の構成の作動を説明する。なお、各部信号
のタイミングチャートは図５に示してある通りであり、
図中のメインシーケンサの番号１〜１３は図４の処理フ
ロー番号と対応している。

【００４１】まず、処理手順１で、メインシーケンサ１
９０よりＰＢ計測シーケンサ１８０、入力信号切換え回
路１００にＳＩＧＲＳＴ信号を出力してそれぞれをリセ
ット状態にするとともに、ＳＩＧＭＰＸをハイレベルに
して入力信号切換回路１００のマルチプレクサ３００、
３１０をパルス信号ＰＡ、ＰＢ選択状態とし、さらにＭ
ＳＱ０信号をローレベルにしてパルス信号ＰＢ待ち状態
とする。

【００４２】処理手順２で、パルス信号ＰＡが入力され
ると、Ｄタイプフリップフロップ３２０のＰＡＣＫ信号
はハイレベルになり、パルス位相差符号化回路１１０と
ＰＢ計測シーケンサ１８０が動作する。この後、パルス
信号ＰＢが入力されるとＤタイプフリップフロップ３３
０のＰＢＣＫ信号はハイレベルとなり、パルス位相差符
号化回路１１０はパルス信号ＰＡ，ＰＢ間の時間差を示
すデータＤＴＢＰを出力する。

【００４３】次のパルス信号ＰＢの入力許可は、ＰＢ計
測シーケンサ１８０内の回路２３０〜２５０で実現され
る。パルス信号ＰＢ１発目には回路２３０〜２３２はロ
ーレベルを出力するため、Ｄタイプフリップフロップ２
４０と一致回路２４１はＰＡＣＫ信号の入力毎に出力が
反転するトグル出力となる。そして、ディレィ回路２４
２、２４３の出力がＥＸＯＲ回路２４４に入力される。

【００４４】ここで、ディレィ回路２４２は、図５中の
ディレィ時間ｔｗを生成し、ディレィ回路２４２、２４
３の両出力によりディレィ時間ｔｒを生成する。ＣＧ信
号がハイレベルになっていればディレィ時間ｔｒの間、
ＳＳＱＲＳＴ信号はハイレベルとなる。このディレィ時
間ｔｗとｔｒを加算した時間Ｔ（マスク時間）は、パル
ス位相差符号化回路１１０内でラッチするデータが安定
するまでの時間Ｔ１、パルス位相差符号化回路１１０で
ラッチするデータがバッファレジスタ１２０〜１２２に
到達するまでの時間Ｔ２、ＰＢ計測シーケンサ１８０の
デコーダ２００を通ってＤタイプフリップフロップ２１
０〜２１２に到達するまでの時間Ｔ３の時間以上に設定
される。従って、Ｔをクリティカルパス（Ｔ１、Ｔ２、
Ｔ３のうち最大の時間）の遅延時間以上のマスク時間と
して設定することにより、次のパルス信号ＰＢが入力さ
れても常に安定したデータがラッチされることになる。

【００４５】図５において、パルス信号ＰＢ３発目はマ
スク時間内にあるため、３発目は無視され、４発目が内
部では３発目として認識され、５発目が内部では４発目
として認識される。これらは全て、パルス信号ＰＢの立
ち上がりエッジ時のタイミングで判定されている。さら
に、パルス信号ＰＢの幅が等しくなくともＤタイプフリ
ップフロップ３３０によってＰＢＣＫ信号は、安定して
ハイレベル信号を出力する。なお、パルス信号ＰＢ３発
目と４発目は１つのパルスに合体されたことになり、マ
スク時間を生成する回路２３０〜２５０とＤタイプフリ
ップフロプ２３０は、そのマスク時間によりパルス波形
を処理するパルス波形処理手段を構成している。

【００４６】ここで、マスク時間Ｔの設定をクリティカ
ルパスの遅延時間と等しくすることにより、複数発のＰ
Ａ−ＰＢ間計測を最大限に活用することができる。すな
わち、パルス信号ＰＢ２発目の入力時には、パルス信号
ＰＢ１発目入力時にラッチされたデータがバッファレジ
スタ１２０に入力され、パルス信号ＰＢ３発目の入力時
には、パルス信号ＰＢ２発目入力時にラッチされたデー
タがバッファレジスタ１２１に入力され、パルス信号Ｐ
Ｂ４発目の入力時には、パルス信号ＰＢ３発目入力時に
ラッチされたデータがバッファレジスタ１２２に入力さ
れる。

【００４７】なお、パルス信号ＰＢ４発目には、計測回
路２３０の出力がハイレベルとなるため、Ｄタイプフリ
ップフロップ２４０はトグル出力せず、ＳＳＱＲＳＴ信
号はローレベルのままとなる。従って、次からのパルス
信号ＰＢの入力が禁止され、パルス信号ＰＢ５発目以降
は無視されることになる。また、例えパルス信号ＰＢが
２発しか入力されない状態でパルス位相差符号化回路１
１０からオーバーフロー信号ＯＶが出力された場合、す
なわちその計測範囲を越えた場合には、計測時間終了検
出回路２３２の出力がハイレベルとなり、パルス信号Ｐ
Ｂの計測は２発までで終了となる。

【００４８】パルス信号ＰＢの計測が終了すると、処理
手順３でパルス信号ＰＢ４発目のデータをレジスタ１４
３にライトする。また、処理手順４〜６で、パルス信号
ＰＢ３発目のデータをバッファレジスタ１２２からレジ
スタ１４２に、パルス信号ＰＢ２発目のデータをバッフ
ァレジスタ１２１からレジスタ１４１に、パルス信号Ｐ
Ｂ１発目のデータをバッファレジスタ１２４からレジス
タ１４０にライトする。

【００４９】処理手順７で、ＳＩＧＲＳＴ信号を出力し
てＰＢ計測シーケンサ１８０、入力信号切換え回路１０
０を次のパルス取り込みのためにリセット状態にする。
また、ＳＩＧＭＰＸ信号をローレベルにして入力信号切
換回路１００のマルチプレクサ３００、３１０をパルス
信号ＳＴＤＰＡ、ＳＴＤＰＢ選択状態とし、さらにＭＳ
Ｑ０信号をハイレベルにして基準信号計測状態とする。
このＭＳＱ０のハイレベル信号により、計測回路２３１
の出力はローレベルとなり、この基準信号計測中はＳＳ
ＱＲＳＴ信号はローレベルのままとなる。

【００５０】処理手順８で、ＳＴＡＲＴ信号を基準信号
発生回路１７０に出力する。基準信号発生回路１７０
は、そのＳＴＡＲＴ信号を受けて図５中の基準信号時間
ｔｓだけ位相が異なるパルス信号ＳＴＤＰＡ、ＳＴＤＰ
Ｂを出力する。これらのパルス信号ＳＴＤＰＡ、ＳＴＤ
ＰＢは入力信号切換回路１００を介してパルス位相差符
号化回路１１０に入力され、基準信号時間が計測され
る。

【００５１】処理手順９で、バッファゲート１２３をオ
ープンにし、パルス位相差符号化回路１１０の基準信号
の時間差を示すデータＤＴＢＰをレジスタ１４４にライ
トする。処理手順１０で、トランスファゲート１４５を
オープンし、パルス信号ＰＢ１発目のデータを除算回路
１５０の被除数に入力し、基準信号の時間差を示すデー
タを除数に入力する。両者の除算結果をレジスタ１６０
にライトする。同様にして、処理手順１１〜１３でパル
ス信号ＰＢ２発目、３発目、４発目のデータをそれぞれ
除算回路１５０の被除数に入力し、それらの除算結果を
レジスタ１６１〜１６３にライトする。

【００５２】この後、処理手順１に戻り、上記した処理
を繰り返し行う。レジスタ１６０〜１６３に書き込まれ
たデータは、データゲート１６４〜１６７をオープンす
ることにより計測データとして取り出すことができる。
上記のように、マルチプレクサ回路３００、３１０によ
る時分割入力により、パルス位相差符号回路１１０を、
パルス信号ＰＡ−ＰＢ間計測およびＳＴＤＰＡ−ＳＴＤ
ＰＢ間計測に共通して使用することができるので、これ
らの回路をワンチップ上のＩＣに構成した場合にその回
路面積を小さくすることができる。

【００５３】また、上記実施例ではパルス信号ＰＢを４
発までに制限するものを示したが、それ以上の数にして
もよい。これによりレーザレーダシステム等へ応用した
際には複数発計測により高性能化を図ることができる。（第２実施例）次に、本発明の第２実施例について説明
する。

【００５４】この第２実施例の構成を図６に示す。この
図６から分かるように、この第２実施例では、図１に示
す第１実施例と概略構成は同じであるが、時間計測装置
をマイコン（ＣＰＵ）１９８の周辺モジュール１９７と
した点で異なっている。すなわち、通常ＣＰＵには、除
算命令があるので、相対比率の演算をＣＰＵ１９８で行
うようにし、図１中の除算回路１５０等を省略してい
る。もちろん、ＣＰＵ負荷が大きく、システムに支障を
きたす場合には図１の様な除算回路１５０を入れても問
題はない。

【００５５】この第２実施例において、基準時間の計測
データが書き込まれているレジスタ１４４の出力にはト
ランスファゲート１４９が追加されている。また、コン
トロールレジスタ１９５、ステータスレジスタ１９６が
設けれている。このコントロールゲート１９５におい
て、ＴＥは割り込みイネーブルフラグ、ＴＰは計測範囲
設定フラグ、ＣＧは複数発計測あるいは１発のみ計測の
選択フラグ、ＲＧは基準時間差信号発生切換えフラグ、
ＴＳは計測開始フラグを示している。また、ステータス
レジスタ１９６において、ＴＥは終了信号、ＯＶは計測
範囲を越えたことを知らせる信号、Ｔ４〜Ｔ１はパルス
信号ＰＢを何発目まで計測できたかを知らせる信号を示
している。

【００５６】ＣＰＵ１９８は、トランスファゲート１４
５〜１４９、コントロールレジスタ１９５、ステータス
レジスタ１９６よりリードアクセスができ、アドレスバ
スとデータバス等で構成されるメインバスを通して信号
のやり取りができる。図７に、この第２実施例における
メインシーケンサ１９０の処理フローを示している。

【００５７】上記構成においてその作動を説明する。Ｃ
ＰＵ１９８よりコントロールレジスタ１９５に種々のデ
ータが設定される。メインシーケンサ１９０は、コント
ロールレジスタ１９５に設定されている各フラグの状態
に応じて作動を行う。そして、コントロールレジスタ１
９５に計測開始フラグＴＳが、”１”に設定されると、
メインシーケンサ１９０等による計測が開始される。こ
の計測処理は図７の処理手順２〜９に示すように図１に
示すものと同様である。

【００５８】但し、パルス信号ＰＢが１発計測される
と、Ｔ１が”１”になり、２発計測されると、Ｔ２が”
１”になり、以下Ｔ３、Ｔ４も３発目、４発目が計測さ
れると、”１”になる。４発計測される前に計測範囲を
越えるとＯＶのフラグが”１”になる。従って、このＴ
4 〜Ｔ1 とＯＶのフラグを見ることで何発計測できたか
知ることができる。

【００５９】基準信号の計測まで終了するとＴＦが”
１”になる。ＴＦが”１”の時ＴＥの割り込みイネーブ
ルフラグが”１”に設定されていれば、割り込み信号Ｉ
ＲＱがＣＰＵ１９８に向けて発生される。これを受けて
ＣＰＵ１９８は割り込み処理、例えばトランスファゲー
ト１４５〜１４９を介して各時間差データを入力し、そ
の除算処理により計測データを得る処理等を行う。

【００６０】なお、上記第実施例において、時間計測装
置１９７については、ＣＰＵ、ＲＯＭ、ＲＡＭや周辺回
路（タイマ、ＤＡＣ等）を含めてワンチップ上にＩＣ化
された回路として構成することができる。（第３実施例）次に、本発明の第３実施例について説明
する。

【００６１】本発明を、例えばレーザレーダ等で車間距
離を計測しながら一定の距離を保って自動走行するシス
テムに適用した場合、使用温度等の環境条件や電源電圧
の変動等（±数ｎｓｅｃの計測時間誤差）によっては、
対象物までの距離が計測されたり、されなかったりする
といった変動を生じる可能性がある。例えば、上記マス
ク時間を規定するＳＳＱＲＳＴ信号がハイレベルからロ
ーレベルに変化した直後にパルス信号ＰＢが検出された
時は、それに対する距離検出は行われるが、次回の検出
において、上記したように使用温度等の環境条件や電源
電圧の変動等によりパルス信号ＰＢがＳＳＱＲＳＴ信号
のハイレベル時に発生するようになると、そのパルス信
号ＰＢが検出されない。すなわち、ＳＳＱＲＳＴ信号が
ハイレベルからローレベルに変化するタイミングの前後
で発生するようなパルス信号ＰＢに対しては定期的に検
出できなくなる可能性がある。

【００６２】本実施例では、このような問題を解決する
ため、ＳＳＱＲＳＴ信号を、一つでなく時間軸のヒステ
リシスを持たせて、二つの時間を選択できるようにし、
上記のような場合には、ＳＳＱＲＳＴ信号のパルス幅を
短くして確実に次回のパルス信号ＰＢを検出できるよう
にしている。このため、図１０に示すように、ディレイ
回路２４３、排他的論理和回路２４４と並列に、ディレ
イ回路２４５、排他的論理和回路２４６を設け、異なる
ディレイ時間（ディレイ回路２４３、排他的論理和回路
２４４の方より短いディレイ時間）を有するパルス信号
を作成するようにし、マルチプレクサ回路２６０により
そのいずれかのパルス信号を選択して、ＳＳＱＲＳＴ信
号を生成するようにしている。

【００６３】このマルチプレクサ回路２６０での選択を
行わせるために、選択信号ＣＬＲＳＥＬを用いる。この
選択信号ＣＬＲＳＥＬは、ＳＳＱＲＳＴ制御回路２９５
にて作成される。このＳＳＱＲＳＴ制御回路２９５にお
いては、今回のサンプリング時のパルス信号ＰＢの発生
状況を示す情報を記憶し、次回のサンプリング時に、そ
の記憶した情報に基づき選択信号ＣＬＲＳＥＬを各パル
ス信号ＰＢに対して作成するようにしている。これは毎
回のサンプリングにおいて、パルス信号ＰＢが同じよう
なタイミングで発生する可能性が高いということに鑑み
たもので、今回のサンプリング時のパルス信号ＰＢの発
生状況と同じような状況で、次回のサンプリング時の各
パルス信号ＰＢの発生に対しＳＳＱＲＳＴ信号を作成す
るようにしたものである。

【００６４】まず、上記した今回のサンプリング時のパ
ルス信号ＰＢの発生状況を示す情報を記憶する点につい
て説明する。今回のサンプリング時のパルス信号ＰＢの
発生状況を把握するため、本実施例においては、ＳＳＱ
ＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信
号を用いている。これは、先に発生したパルス信号ＰＢ
から次のパルス信号ＰＢの発生タイミングを調べるため
に用いる。

【００６５】このため、ＳＳＱＲＳＴ制御回路２９５
は、ＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱ
ＲＳＴ３信号を作成する回路を有している。図１２にお
いて、Ｄタイプフリップフロップ５１０とノットゲート
５１１でトグル回路を構成しており、ＳＩＧＲＳＴ信号
によりリセットされた後は、ＰＢＣＫ１信号が発生する
毎に反転した出力を行い、ディレイ回路５１２、５１３
および排他的論理和回路５１４によりＳＳＱＲＳＴ１信
号を作成する。同様に、Ｄタイプフリップフロップ５２
０から排他的論理和回路５２４までの回路にてＰＢＣＫ
２信号の発生に基づきＳＳＱＲＳＴ２信号を作成し、ま
たＤタイプフリップフロップ５３０から排他的論理和回
路５３４までの回路にてＰＢＣＫ３信号の発生に基づき
ＳＳＱＲＳＴ２信号を作成する。ＰＢＣＫ１信号、ＰＢ
ＣＫ２信号、ＰＢＣＫ３信号については後述する。

【００６６】上記ディレイ回路５１２、５２２、５３２
は、図１０中のディレイ回路２４２と同じディレイ時間
を有するものであり、ディレイ回路５１３は図１０中の
ディレイ回路２４３と同じディレイ時間を有するもので
ある。また、ディレイ回路５２３は図１０中のディレイ
回路２４３より長いディレイ時間、ディレイ回路５３３
はディレイ回路５２３よりさらに長いディレイ時間を有
するように設定されている。従って、ＳＳＱＲＳＴ１信
号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信号は、この
順にパルス幅の大きい信号、すなわち図１４（ａ），
（ｂ）、図１５のタイミングチャートに示すようなパル
ス幅の信号となる。

【００６７】このようなＳＳＱＲＳＴ１信号、ＳＳＱＲ
ＳＴ２信号、ＳＳＱＲＳＴ３信号を用い、パルス信号Ｐ
Ｂの発生状況が検出される。図１１にその構成を示す。
この図１１に示すものは、図３に示す構成に対し、ＯＲ
回路３８０〜３８２、Ｄタイプフリップフロップ回路３
５０〜３７０を付加したものである。この図から分かる
ように、Ｄタイプフリップフロップ回路３５０〜３７０
は、それぞれＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信
号、ＳＳＱＲＳＴ３信号によりリセットされた後に発生
するパルス信号ＰＢにより、ＰＢＣＫ１信号、ＰＢＣＫ
２信号、ＰＢＣＫ３信号を出力する。この場合、ＳＳＱ
ＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信
号のパルス幅が異なっているため、前に発生したパルス
信号ＰＢから次回に発生するパルス信号ＰＢまでの時間
に応じてＰＢＣＫ１信号、ＰＢＣＫ２信号、ＰＢＣＫ３
信号が変化する。

【００６８】例えば、図１４（ａ）に示すように、１発
目のパルス信号ＰＢが発生してから２発目のパルス信号
ＰＢが発生するまでの時間が比較的短く、ＳＳＱＲＳＴ
１信号がローレベルになった後に２発目のパルス信号Ｐ
Ｂが発生したような場合には、ＰＢＣＫ１信号のみがハ
イレベルになり、他のＰＢＣＫ２信号、ＰＢＣＫ３信号
はローレベルのままである。また、ＳＳＱＲＳＴ２信号
がローレベルになった後に２発目のパルス信号ＰＢが発
生した場合には、ＰＢＣＫ１信号、ＰＢＣＫ２信号がハ
イレベルになり、またＳＳＱＲＳＴ３信号がローレベル
になった後に２発目のパルス信号ＰＢが発生した場合に
は、ＰＢＣＫ１信号〜ＰＢＣＫ３信号の全てがハイレベ
ルになる。従って、２発目のパルス信号ＰＢが発生した
時のＰＢＣＫ１信号〜ＰＢＣＫ３信号の状態をみれば、
今回のサンプリング時のパルス信号ＰＢの発生状況を示
す情報を得ることができる。

【００６９】このＰＢＣＫ１信号〜ＰＢＣＫ３信号によ
る今回のサンプリング時のパルス信号ＰＢの発生状況
は、図１２に示す回路にて記憶され、この記憶された情
報に基づき、上述した選択信号ＣＬＲＳＥＬが作成され
る。上記したＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信
号、ＳＳＱＲＳＴ３信号の中でＳＳＱＲＳＴ１信号が最
もパルス幅が短く、従ってＰＢＣＫ１信号がハイレベル
に変化する回数が多いため、図１２に示すＳＳＱＲＳＴ
制御回路２９５においては、ＰＢＣＫ１信号を用いてＰ
ＢＣＫ１信号〜ＰＢＣＫ３信号の状態を記憶するように
している。

【００７０】図１２において、ＰＢＣＫ１信号が発生す
る毎に、その発生回数がカウンタ５００にてカウントさ
れる。このカウント値は、デコーダ５０１にてデコード
される。このデコード結果は、次のＰＢＣＫ１信号の発
生時のＰＢＣＫ１信号〜ＰＢＣＫ３信号の書き込み記憶
を与えるライト信号／計測信号となる。例えば、ＰＢＣ
Ｋ１信号の１発目が発生すると、デコーダ５０１は次の
ＰＢＣＫ１信号の発生時、すなわち２発目のＰＢＣＫ１
信号の発生時にＰＢＣＫ１信号〜ＰＢＣＫ３信号の書き
込み記憶を行うためのライト信号／計測信号を出力す
る。

【００７１】このＰＢＣＫ１信号〜ＰＢＣＫ３信号の書
き込み記憶は、図１３に示すＳＳＱＲＳＴ信号セレクト
生成回路５０２にて行われる。ＡＮＤ回路６０１〜６０
３は、２発目ライト情報により、Ｒ−Ｓフリップフロッ
プ６１１〜６１３をセットする待機状態にする。すなわ
ち、上記したようにＰＢＣＫ１信号が１発目が発生した
後に２発目ライト情報がハイレベルになり、この状態に
おいて、２発目のＰＢＣＫ１信号が発生すると、その時
のＰＢＣＫ１信号〜ＰＢＣＫ３信号がＲ−Ｓフリップフ
ロップ６１１〜６１３に記憶される。例えば、図１４
（ａ）において、２発目のＰＢＣＫ１信号が発生した時
には、ＰＢＣＫ２信号、ＰＢＣＫ３信号のいずれもロー
レベルであるため、Ｒ−Ｓフリップフロップ６１１〜６
１３には、それぞれ”１”，”０”，”０”が記憶され
る。この記憶された情報は、２発目計測信号により次回
ＰＢ計測用ＳＳＱＲＳＴセレクト用のデコーダ及びラッ
チ回路６２０にて記憶される。

【００７２】同様に、ＡＮＤ回路６０４〜６０６は、３
発目ライト情報により、Ｒ−Ｓフリップフロップ６１４
〜６１６をセットする待機状態にする。この図１３には
同様の回路がｎ段あり、ＡＮＤ回路６０７〜６０９は、
ｎ発目ライト情報により、Ｒ−Ｓフリップフロップ６１
７〜６１９をセットする待機状態にする。従って、２発
目以降のＰＢＣＫ１信号により、その発生回数に対応し
たＲ−Ｓフリップフロップに、その時のＰＢＣＫ１信号
〜ＰＢＣＫ３信号が記憶されるとともに、デコーダ及び
ラッチ回路６２０にも記憶される。

【００７３】従って、デコーダ及びラッチ回路６２０に
は、ＰＢＣＫ１信号の発生タイミングに応じたＰＢＣＫ
１信号〜ＰＢＣＫ３信号が順次記憶されることになる。
デコーダ及びラッチ回路６２０は、前回の計測時に記憶
した情報を基に、表１に示す関係にて今回のＳＳＱＲＳ
Ｔ信号を決定する選択信号ＣＬＲＳＥＬを出力する。

【００７４】

【表１】

【００７５】すなわち、ＰＢＣＫ１信号のｉ番目の発生
に対して記憶したＰＢＣＫ１信号〜ＰＢＣＫ３信号が、
図１４（ａ）に示すように、”１”，”０”，”０”の
時には、ＳＳＱＲＳＴ３信号と同一の信号、すなわち図
１０の排他的論理和回路２４６からの出力をＳＳＱＲＳ
Ｔ信号とする選択信号ＣＬＲＳＥＬをマルチプレクサ２
６０に出力する。すなわち、このようなマスク期間中の
パルス信号ＰＢに対しては上記第１実施例で述べたよう
に検出を行わないようにする必要があるため、次回のサ
ンプリング時においてもそれを確実に検出しないよう
に、マスク時間を長くしておく。

【００７６】また、ＰＢＣＫ１信号〜ＰＢＣＫ３信号
が、図１４（ｂ）に示すように、”１”，”１”，”
０”の時は、前回と同じＳＳＱＲＳＴ３信号とする選択
信号ＣＬＲＳＥＬを出力する。また、ＰＢＣＫ１信号〜
ＰＢＣＫ３信号が、図１５に示すように、”１”，”
１”，”１”の時には、ＳＳＱＲＳＴ１信号と同一の信
号、すなわち排他的論理和回路２４４からの出力をＳＳ
ＱＲＳＴ信号とする選択信号ＣＬＲＳＥＬを出力する。
従って、このような場合には、ＳＳＱＲＳＴ信号がロー
レベルに変化した直後にパルス信号ＰＢが発生した可能
性があるので、次回においてもそのパルス信号ＰＢを確
実に検出するようにするため、ＳＳＱＲＳＴ信号を短い
パルス幅、すなわちマスク時間を短くする。

【００７７】なお、上記表１に従って制御されるＳＳＱ
ＲＳＴ信号の初期値は、ＳＳＱＲＳＴ３信号とするよう
に設定しておく。上述したように、この第３実施例のよ
うにヒステリシスを設けることにより、電源電圧変動等
に対する検出変動をなくすという効果を有するが、上記
実施例のように一連のサンプリング計測を行う際、マス
ク時間を切り換えれるようにすることで、サンプリング
の均一性を図ることができるという効果も有する。

【００７８】なお、このシステムのＰＢ計測終了条件
は、ＰＢＣＫ１信号によるカウンタ５００でｎ発目まで
の計測をした場合、もしくはＰＢ計測シーケンサ１８０
で４発目まで計測した場合、もしくはＯＶ信号が発生す
るまでのいずれかであり、その時のＥＮＤ信号により、
今回のＰＢ計測が終了する。なお、この第３実施例は、
第１実施例に対し、図１０、図１１（第１実施例におけ
る図２、図３に対応）のように変形させたものであり、
その他の構成は第１実施例と同様のものである。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す全体構成図である。

【図２】図１中のＰＢ計測シーケンサ１８０の具体的構
成を示す回路図である。

【図３】図１中の入力信号切換回路１００の具体的構成
を示す回路図である。

【図４】図１中のメインシーケンサの処理フローを示す
図である。

【図５】図１中の各部の信号波形を示す信号波形図であ
る。

【図６】本発明の第２実施例を示す全体構成図である。

【図７】図６中のメインシーケンサ１８０の処理フロー
を示す図である。

【図８】パルス位相差符号化回路１１０の具体的な構成
を示す回路図である。

【図９】従来技術におけるＡ／Ｄ変換装置の構成を示す
構成図である。

【図１０】本発明の第３実施例において、図２に示すＰ
Ｂ計測シーケンサ１８０を変形させた回路図である。

【図１１】本発明の第３実施例において、図３に示す入
力信号切換回路１００を変形させた回路図である。

【図１２】図１０中のＳＳＱＲＳＴ制御回路の具体的構
成を示す回路図である。

【図１３】図１２中のＳＳＱＲＳＴ信号セレクト生成回
路の具体的構成を示す回路図である。

【図１４】第３実施例の作動説明に供するタイミングチ
ャートである。

【図１５】第３実施例の作動説明に供するタイミングチ
ャートである。

【符号の説明】

１００入力信号切換回路１１０パルス位相差符号化回路１５０除算回路１７０基準信号発生回路１８０ＰＢ計測シーケンサ１９０メインシーケンサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−11527（ＪＰ，Ａ) 特開昭60−253994（ＪＰ，Ａ) 特開平３−220814（ＪＰ，Ａ) 特開平５−308263（ＪＰ，Ａ) 特開平３−125514（ＪＰ，Ａ) 実開平３−33492（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G04F 10/06 H03K 5/26

Claims

(57)【特許請求の範囲】

【請求項１】第１のパルス信号を入力して該第１のパ
ルス信号を複数の遅延素子を通過させるとともに、この
第１のパルス信号の入力後に時間的に異なる複数の検出
パルス信号が入力された時に、前記第１のパルス信号の
通過した遅延素子の個数にて前記第１のパルス信号と前
記複数の検出パルス信号のそれぞれの位相差を符号化し
て測定時間差データを得るようにした時間Ａ／Ｄ変換装
置において、前記検出パルス信号の入力時点から所定の期間内に入力
される、後続の検出パルス信号に対しては、前記第１の
パルス信号と前記後続の検出パルス信号の位相差を符号
化する作動を禁止する禁止手段を設けたことを特徴とす
る時間Ａ／Ｄ変換装置。
【請求項２】パルス信号を入力する入力手段と、該入
力手段に第１のパルス信号が入力された時にその第１の
パルス信号を複数の遅延素子を通過させるとともに、こ
の第１のパルス信号の入力後に時間的に異なる複数の検
出パルス信号が前記入力手段に入力された時に、前記第
１のパルス信号の通過した遅延素子の個数にて前記第１
のパルス信号と前記複数の検出パルス信号のそれぞれの
位相差を符号化して測定時間差データを得るようにした
時間Ａ／Ｄ変換装置において、前記検出パルス信号が前記入力手段に入力された時点か
ら所定の期間内は、後続の検出パルス信号に対し前記入
力手段の入力作動を禁止する禁止手段を設けたことを特
徴とする時間Ａ／Ｄ変換装置。
【請求項３】前記禁止手段は、前記検出パルス信号が
前記入力手段に入力されたことを示す信号に基づいて、
所定のマスク時間に相当する信号を作成する回路手段を
有し、この回路手段からの前記信号により前記所定の期
間内の前記入力手段の入力作動を禁止するものであるこ
とを特徴とする請求項２に記載の時間Ａ／Ｄ変換装置。
【請求項４】前記検出パルス信号に続いて発生する前
記後続の検出パルス信号の発生タイミングを検出する発
生タイミング検出手段と、この発生タイミング検出手段
により検出された前記後続の検出パルス信号の発生タイ
ミングに基づき、次回の前記後続の検出パルス信号の検
出に対する前記所定の期間を変化させる期間変更手段を
有することを特徴とする請求項２又は３に記載の時間Ａ
／Ｄ変換装置。
【請求項５】基準時間分だけ位相が異なる基準時間測
定用の２つのパルス信号を用いて、前記複数の遅延素子
の通過個数により前記２つのパルス信号の位相差を符号
化して基準時間差データを得る手段と、前記測定時間差
データを前記基準時間差データで補正する補正手段とを
有することを特徴とする請求項２乃至４のいずれか１つ
に記載の時間Ａ／Ｄ変換装置。
【請求項６】前記基準時間測定用の２つのパルス信号
を発生する基準信号発生手段を有することを特徴とする
請求項５に記載の時間Ａ／Ｄ変換装置。
【請求項７】前記入力手段は、前記第１のパルス信号
およびそれに続く前記複数の検出パルス信号の入力と前
記基準信号発生手段からの前記２つのパルス信号の入力
とを選択的に行う手段を有し、前記複数の遅延素子を用
い、前記測定時間差データを得る作動と前記基準時間差
データを得る作動を時分割的に行わせるようにしたこと
を特徴とする請求項６に記載の時間Ａ／Ｄ変換装置。
【請求項８】前記入力手段に入力される前記複数の検
出パルス信号の個数を制限する手段を有することを特徴
とする請求項２乃至７のいずか１つに記載の時間Ａ／Ｄ
変換装置。
【請求項９】前記複数の検出パルス信号に対して得ら
れた複数の測定時間差データをそれぞれ格納する複数の
格納手段を有することを特徴とする請求２乃至８のいず
れか１つに記載の時間Ａ／Ｄ変換装置。
【請求項１０】前記複数の遅延素子がリング状に形成
されたリング遅延パルス発生手段と、前記第１のパルス
信号が前記リング状の複数の遅延素子を周回する回数を
カウントするカウント手段と、前記検出パルス信号が入
力された時点の前記第１のパルス信号の通過位置を特定
する位置特定手段とを備え、前記カウント手段のカウン
ト値と前記位置特定手段の特定位置とにより前記測定時
間差データを得るようにしたことを特徴とする請求項２
乃至９のいずれか１つに記載の時間Ａ／Ｄ変換装置。