JPS60125573A - タイミングパルス発生器 - Google Patents
タイミングパルス発生器Info
- Publication number
- JPS60125573A JPS60125573A JP58232814A JP23281483A JPS60125573A JP S60125573 A JPS60125573 A JP S60125573A JP 58232814 A JP58232814 A JP 58232814A JP 23281483 A JP23281483 A JP 23281483A JP S60125573 A JPS60125573 A JP S60125573A
- Authority
- JP
- Japan
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- register
- phase
- timing
- value
- signal
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、タイミングパルス発生器に係り、特に半導体
素子の試験・検査に好適なタイミングパルス発生器に関
するものである。
素子の試験・検査に好適なタイミングパルス発生器に関
するものである。
ＩＣテスタ用のタイミングパルス発生器は、大きく分け
ると、一般に、テスト周期を決定するレイトジェネレー
タ（またはピリオドジェネレータ）と、そのテスト周期
に対して任意の位相で信号を発生する複数個の７エイズ
ジエネレータ（まだはディレィジェネレータ）とによっ
て構成される。
ると、一般に、テスト周期を決定するレイトジェネレー
タ（またはピリオドジェネレータ）と、そのテスト周期
に対して任意の位相で信号を発生する複数個の７エイズ
ジエネレータ（まだはディレィジェネレータ）とによっ
て構成される。
第１図のブロック図を用いて、従来のタイミングパルス
発生器の一例について説明する。ここでは、フェイズジ
ェネレータは、１個として説明を行なうが、これによっ
てタイミングパルス発生器の説明を制限することはない
。
発生器の一例について説明する。ここでは、フェイズジ
ェネレータは、１個として説明を行なうが、これによっ
てタイミングパルス発生器の説明を制限することはない
。
テスト周期信号１１２位相信号１４は、実時間でタイミ
ングを変更するために、外部からのタイミング選択信号
１０によってタイミングの実時間制御をする。
ングを変更するために、外部からのタイミング選択信号
１０によってタイミングの実時間制御をする。
タイミング選択信号１０がテスト周期信号１１によって
タイミングレジスタ７に取り込まれ、テスト周期情報が
書き込まれているレイトメモリ６と、位相信号情報が書
き込まれているフェイズメモリ１６とがアクセスされ、
テスト周期情報と位相信号情報が読み出される。その情
報に従ってタイミングパルス発生器は、テスト周期信号
１１゜位相信号１４を出力する。
タイミングレジスタ７に取り込まれ、テスト周期情報が
書き込まれているレイトメモリ６と、位相信号情報が書
き込まれているフェイズメモリ１６とがアクセスされ、
テスト周期情報と位相信号情報が読み出される。その情
報に従ってタイミングパルス発生器は、テスト周期信号
１１゜位相信号１４を出力する。
テスト周期を作成する部分であるレイトジェネレータ９
は、発振器１の発振周期すなわち基本クロックの整数倍
でテスト周期を決定するレイトカウンタ２と、基本タロ
ツクの周期以上にテスト周期の分解能を向上させるだめ
にレイトカウンタ２の出力を遅延させる可変遅延回路３
と、可変遅延回路３を用いて分解能を上げたため、前回
のテスト周期で設定した可変遅延回路３の遅延量と、今
回のテスト周期の基本クロックの周期未満の設定値の加
算演算を行なうディレィアダー５と、演算結果を保持す
るレイトレジスタ４と、位相信号１４を作成する部分で
あるフェイズジェネレータ１５に対してテスト周期信号
１１と同位相の基本クロックを供給するために発振器１
の出力を遅延させる可変遅延回路８とから構成される。
は、発振器１の発振周期すなわち基本クロックの整数倍
でテスト周期を決定するレイトカウンタ２と、基本タロ
ツクの周期以上にテスト周期の分解能を向上させるだめ
にレイトカウンタ２の出力を遅延させる可変遅延回路３
と、可変遅延回路３を用いて分解能を上げたため、前回
のテスト周期で設定した可変遅延回路３の遅延量と、今
回のテスト周期の基本クロックの周期未満の設定値の加
算演算を行なうディレィアダー５と、演算結果を保持す
るレイトレジスタ４と、位相信号１４を作成する部分で
あるフェイズジェネレータ１５に対してテスト周期信号
１１と同位相の基本クロックを供給するために発振器１
の出力を遅延させる可変遅延回路８とから構成される。
フェイズジェネレータ１５Ａは、テスト周期信号１１に
同期した基本クロックすなわちフェイズクロック１３を
フェイズカウンタ１８によって計数し、フェイズレジス
タ１７の値と一致した時刻に一致出力を生成する。この
ままでは、フェイズジェネレータ１５Ａの設定分解能は
、フェイズクロック１３の周期すなわち発振器１の基本
周期によって決まってしまうため、可変遅延回路１９に
よって分解能を向上し、位相信号１４を出力する。
同期した基本クロックすなわちフェイズクロック１３を
フェイズカウンタ１８によって計数し、フェイズレジス
タ１７の値と一致した時刻に一致出力を生成する。この
ままでは、フェイズジェネレータ１５Ａの設定分解能は
、フェイズクロック１３の周期すなわち発振器１の基本
周期によって決まってしまうため、可変遅延回路１９に
よって分解能を向上し、位相信号１４を出力する。
すなわち、フェイズジェネレータ１５は、あらかじめフ
ェイズメモリ１６内に書き込まれているタイミング情報
に従い、１テスト周期中に任意に設定した位相パルスを
１回出力する機能を有するものである。
ェイズメモリ１６内に書き込まれているタイミング情報
に従い、１テスト周期中に任意に設定した位相パルスを
１回出力する機能を有するものである。
一方、ＩＣテスタの試験対象であるメモリＩＣ。
ロジックＩＣを試験する場合は、規格に定められた周波
数又はクロックからの遅れ時間等で動作しうるか否かの
選別試験がある。これは、試験対象がメモリＩＣであれ
ばアクセスタイムによってグレード分類を行なうことで
あり、ロジックＩＣであれば動作周波数のクラス分けと
なる。また、このようなＩＣ，ＬＳＩの開発段階では、
素子の遅延時間を正確に計測することが要求される。
数又はクロックからの遅れ時間等で動作しうるか否かの
選別試験がある。これは、試験対象がメモリＩＣであれ
ばアクセスタイムによってグレード分類を行なうことで
あり、ロジックＩＣであれば動作周波数のクラス分けと
なる。また、このようなＩＣ，ＬＳＩの開発段階では、
素子の遅延時間を正確に計測することが要求される。
このような時間計測をして被試験素子の検査を行なう場
合、ＩＣテスタは、判定用ストローブ信号のタイミング
で期待値データと比較良否判定を行なうが、ストローブ
信号では１ポイントにおける期待値との比較となるので
、正確な時間測定をするには、ストローブ信号のタイミ
ングをテスト周期毎に変化させ、判定結果がフェイルか
らパスに変化する点、又はパスからフェイルとなる変化
点を検出して時間計測をすることが必要となる。
合、ＩＣテスタは、判定用ストローブ信号のタイミング
で期待値データと比較良否判定を行なうが、ストローブ
信号では１ポイントにおける期待値との比較となるので
、正確な時間測定をするには、ストローブ信号のタイミ
ングをテスト周期毎に変化させ、判定結果がフェイルか
らパスに変化する点、又はパスからフェイルとなる変化
点を検出して時間計測をすることが必要となる。
このストローブ信号のタイミングはタイミング発生器で
作成され、ストローブ信号のタイミング設定は、あらか
じめタイミングパルス発生器内の高速メモリに書き込ん
でおく必要がある。しかし、高速メモリが高価であり、
大容量高速メモリが実現されていないため、従来の−Ｉ
Ｃテスタでは、タイミング設定ができるレベル数は１６
レベル程度である。そのため、正確な時間計測を行なう
には、１６レベルのタイミング設定をホス）ＣＰＵが高
速メモリに書き込み、テスタ高速部を起動建せて１６レ
ベルのタイミング設定で判定比較をしたのち、テスタ高
速部を停止し、再度ホス）ＣＰＵが高速メモリにタイミ
ング設定データを書き込むという作業を繰返し行ない、
正確な時間測定を行なうようにしていた。そのため、テ
スタ高速部が動作している時間、すなわち被試験ＩＣを
測定して。
作成され、ストローブ信号のタイミング設定は、あらか
じめタイミングパルス発生器内の高速メモリに書き込ん
でおく必要がある。しかし、高速メモリが高価であり、
大容量高速メモリが実現されていないため、従来の−Ｉ
Ｃテスタでは、タイミング設定ができるレベル数は１６
レベル程度である。そのため、正確な時間計測を行なう
には、１６レベルのタイミング設定をホス）ＣＰＵが高
速メモリに書き込み、テスタ高速部を起動建せて１６レ
ベルのタイミング設定で判定比較をしたのち、テスタ高
速部を停止し、再度ホス）ＣＰＵが高速メモリにタイミ
ング設定データを書き込むという作業を繰返し行ない、
正確な時間測定を行なうようにしていた。そのため、テ
スタ高速部が動作している時間、すなわち被試験ＩＣを
測定して。
いる時間にくらべ、ホストＣＰＵがテスタ高速部の設定
データの書き換えにかかる時間の方が長くなり、ＩＣテ
スタのスループットを大幅に低下させていた。
データの書き換えにかかる時間の方が長くなり、ＩＣテ
スタのスループットを大幅に低下させていた。
本発明の目的は、上記した従来技術の欠点をなくシ、半
導体素子の試験・検査などで、その所望の各種のタイミ
ング情報に応じて広範囲のタイミング信号を発生するこ
とができるタイミングパルス発生器を提供することにあ
る。
導体素子の試験・検査などで、その所望の各種のタイミ
ング情報に応じて広範囲のタイミング信号を発生するこ
とができるタイミングパルス発生器を提供することにあ
る。
本発明に係るタイミングパルス発生器は、レイトジェネ
レータから外部へ送出されるテスト同期信号に同期した
フェイズクロックを計数し、外部から与えられるタイミ
ング選択信号に基づくタイミング切換信号と上記テスト
同期信号とに従い、上記計数結果を所望値だけ遅延させ
、それに基づいて位相信号を送出するようにしたフェイ
ズジェネレータを具備したタイミングパルス発生器にお
いて、発生・送出すべき位相信号の初期値・変化幅およ
び変化数を記憶する手段と、その初期値・変化幅の記憶
値から上記位相信号のタイミング情報を算出する手段と
、上記位相信号の発生・送出数を上記変化幅の記憶値と
上記のタイミング情報の算出結果とに応じて制御する手
段とを、フェイズジェネレータに設けるようにしたもの
である。
レータから外部へ送出されるテスト同期信号に同期した
フェイズクロックを計数し、外部から与えられるタイミ
ング選択信号に基づくタイミング切換信号と上記テスト
同期信号とに従い、上記計数結果を所望値だけ遅延させ
、それに基づいて位相信号を送出するようにしたフェイ
ズジェネレータを具備したタイミングパルス発生器にお
いて、発生・送出すべき位相信号の初期値・変化幅およ
び変化数を記憶する手段と、その初期値・変化幅の記憶
値から上記位相信号のタイミング情報を算出する手段と
、上記位相信号の発生・送出数を上記変化幅の記憶値と
上記のタイミング情報の算出結果とに応じて制御する手
段とを、フェイズジェネレータに設けるようにしたもの
である。
これを要するに、タイミングパルス発生器内ノ高速メモ
リの容量を増大させずにタイミングの設定数を増大させ
るため、タイミング設定の初期値。
リの容量を増大させずにタイミングの設定数を増大させ
るため、タイミング設定の初期値。
変化幅と変化数とを記憶しておくメモリ又はレジスタと
、この値からタイミング設定値を算出する演算手段とを
設け、初期値から変化幅ずつ位相の異なったタイミング
信号を変化数だけ発生するように制御するものである。
、この値からタイミング設定値を算出する演算手段とを
設け、初期値から変化幅ずつ位相の異なったタイミング
信号を変化数だけ発生するように制御するものである。
第２図は、本発明に係るタイミングパルス発生器の一実
施例のフェイズジェネレータブロック図であシ、テスト
周期ごとにタイミングの設定値を所望時間ずつ増加又は
減少する位相信号を作成するフェイズジェネレータに関
するものであり、以下、その説明を行なう。なお、レイ
トジェネレータについては、前述の第１図のものと同様
であるものとする。
施例のフェイズジェネレータブロック図であシ、テスト
周期ごとにタイミングの設定値を所望時間ずつ増加又は
減少する位相信号を作成するフェイズジェネレータに関
するものであり、以下、その説明を行なう。なお、レイ
トジェネレータについては、前述の第１図のものと同様
であるものとする。
ここで、１０はタイミング選択信号、１１はテスト周期
信号、１２はタイミング切換信号、１３はフェイズクロ
ック、１４は位相信号、１５はフェイズジェネレータ、
１６はフェイズメモリ、１７はフェイズレジスタ、１８
はフェイズカウンタ、１９は可変遅延回路、２０はマル
チプレクサ、２１はフェイズ制御回路、２２はＲ８フリ
ップフロップ、２３は初期値レジスタ、２４はマルチプ
レクサ、２５は演算ユニット（ＡＬＵ）、２６はレジス
タ、２７は変化幅レジスタ、２８は変化数レジスタ、２
９は変化数カウンタ、３０はＡＬＵレジスタである。
信号、１２はタイミング切換信号、１３はフェイズクロ
ック、１４は位相信号、１５はフェイズジェネレータ、
１６はフェイズメモリ、１７はフェイズレジスタ、１８
はフェイズカウンタ、１９は可変遅延回路、２０はマル
チプレクサ、２１はフェイズ制御回路、２２はＲ８フリ
ップフロップ、２３は初期値レジスタ、２４はマルチプ
レクサ、２５は演算ユニット（ＡＬＵ）、２６はレジス
タ、２７は変化幅レジスタ、２８は変化数レジスタ、２
９は変化数カウンタ、３０はＡＬＵレジスタである。
フェイズジェネレータ１５は、テスト周期信号１１に同
期したフェイズクロック１３を計数するフェイズカウン
タ１８と、その−散出力を遅延する可変遅延回路１９と
によって設定された時間に位相信号１４を出力する。
期したフェイズクロック１３を計数するフェイズカウン
タ１８と、その−散出力を遅延する可変遅延回路１９と
によって設定された時間に位相信号１４を出力する。
その設定値は、フェイズレジスタ１７又はレジスタ２６
の値がマルチプレクサ２０によって選択され、フェイズ
カウンタ１８と可変遅延回路１９とにロードされる。こ
こでマルチプレクサ２０が７エイズレジスタ１７を選択
した場合は、従来のタイミングパルス発生器と同様に、
あらかじめフェイズメモリ１６に格納されているタイミ
ング情報に従って位相信号を出力する。
の値がマルチプレクサ２０によって選択され、フェイズ
カウンタ１８と可変遅延回路１９とにロードされる。こ
こでマルチプレクサ２０が７エイズレジスタ１７を選択
した場合は、従来のタイミングパルス発生器と同様に、
あらかじめフェイズメモリ１６に格納されているタイミ
ング情報に従って位相信号を出力する。
次に、タイミング切換信号１２により、フェイズ制御回
路２１ＪＳフリツプフロツプ２２を介してマルチプレク
サ２０がレジスタ２６の出力を選択した場合について説
明する。
路２１ＪＳフリツプフロツプ２２を介してマルチプレク
サ２０がレジスタ２６の出力を選択した場合について説
明する。
タイミング切換信号１２によってフェイズ制御回路２１
が起動されると、レジスタ２６がリセットされ、マルチ
プレクサ２４は初期値レジスタ２３の出力を選択するた
め、ＡＬＵ２５は、ＡＬＵレジスタ３０に従い、初期値
レジスタ２３の値とレジスタ２６の値との加算又は減算
を行なう。ここでは説明の便宜上、ＡＬＵ２５は加算演
算を行なうものとする。この演算結果は位相信号１４に
よってレジスタ２６に格納される。マルチプレクサ２０
はレジスタ２６の出力を選択しているため、フェイズカ
ウンタ１８．可変遅延回路１９には初期値レジスタ２３
の値が設定され、テスト周期信号１１に対して初期値レ
ジスタ２３の値だけ遅延した位相信号１４が出力される
。
が起動されると、レジスタ２６がリセットされ、マルチ
プレクサ２４は初期値レジスタ２３の出力を選択するた
め、ＡＬＵ２５は、ＡＬＵレジスタ３０に従い、初期値
レジスタ２３の値とレジスタ２６の値との加算又は減算
を行なう。ここでは説明の便宜上、ＡＬＵ２５は加算演
算を行なうものとする。この演算結果は位相信号１４に
よってレジスタ２６に格納される。マルチプレクサ２０
はレジスタ２６の出力を選択しているため、フェイズカ
ウンタ１８．可変遅延回路１９には初期値レジスタ２３
の値が設定され、テスト周期信号１１に対して初期値レ
ジスタ２３の値だけ遅延した位相信号１４が出力される
。
一方、マルチプレクサ２４は、フェイズ制御回路２１に
よって変化幅レジスタ２７の値を選択している。そのた
め、ＡＬＵ２５は、レジスタ２６に格納されている初期
値レジスタ２３の値と変化幅レジスタ２７の値とを加算
演算する。その演算結果は、レジスタ２６に格納され、
その値がフェイズカウンタ１８．可変遅延回路１９にロ
ードされるため、位相信号１４は、テスト周期信号１１
に対して、初期値レジスタ２３と変化幅レジスタ２７と
の値が加算された時間後に出力される。以後、この動作
が繰返されるため、初期値レジスタ２３の値をＴｄ１変
化幅レジスタの値をΔｔとすると、第３図のタイミング
チャートに示すように、位相信号１４は、テスト周期ご
とに、それに対してΔｔずつ遅延量が増加する信号とな
る。
よって変化幅レジスタ２７の値を選択している。そのた
め、ＡＬＵ２５は、レジスタ２６に格納されている初期
値レジスタ２３の値と変化幅レジスタ２７の値とを加算
演算する。その演算結果は、レジスタ２６に格納され、
その値がフェイズカウンタ１８．可変遅延回路１９にロ
ードされるため、位相信号１４は、テスト周期信号１１
に対して、初期値レジスタ２３と変化幅レジスタ２７と
の値が加算された時間後に出力される。以後、この動作
が繰返されるため、初期値レジスタ２３の値をＴｄ１変
化幅レジスタの値をΔｔとすると、第３図のタイミング
チャートに示すように、位相信号１４は、テスト周期ご
とに、それに対してΔｔずつ遅延量が増加する信号とな
る。
ここで、位相信号１４の発生数は変化数レジスタ２８の
値によって決定される。すなわち、変化数レジスタ２８
の値が変化数カウンタ２９ＫＯ−ドされ、そのロードさ
れた値だけ位相信号１４を計数したのち、ＲＳフリップ
フロップ２２をリセットする。それによシ、マルチプレ
クサ２０はフェイズレジスタ１０を選択するため、Δを
分解能で位相信号１４が変化するモードから通常のモー
ドに復帰する。
値によって決定される。すなわち、変化数レジスタ２８
の値が変化数カウンタ２９ＫＯ−ドされ、そのロードさ
れた値だけ位相信号１４を計数したのち、ＲＳフリップ
フロップ２２をリセットする。それによシ、マルチプレ
クサ２０はフェイズレジスタ１０を選択するため、Δを
分解能で位相信号１４が変化するモードから通常のモー
ドに復帰する。
ＡＬＵレジスタ３０によってＡＬＵ２５が減算を行なう
場合は、第４図のタイミングチャートに示すように、位
相信号１４は、テスト周期ごとに、それに対してΔｔず
つ遅延量が減少する信号となる。
場合は、第４図のタイミングチャートに示すように、位
相信号１４は、テスト周期ごとに、それに対してΔｔず
つ遅延量が減少する信号となる。
このように本実施例によれば、初期値、変化幅。
変化数を与えることによって、初期値から変化幅ずつ異
なった変化数の位相信号を発生することができる。
なった変化数の位相信号を発生することができる。
以上、詳細に説明したように、本発明によれば、初期値
、変化幅、変化数のタイミング情報を与えることにより
、変化数に相当するタイミング信号の発生ができるので
、メモリＩＣ等のアクセスタイムの試験、まだロジック
ＩＣのスイッチング試験、さらにＩＣテスタ本体のスキ
ュー計測を、タイミング情報が書き込まれた小容量の高
速メモリを書き換えることなく高速に実行することがで
き、ＩＣ試験の効率向上に顕著な効果が得られる。
、変化幅、変化数のタイミング情報を与えることにより
、変化数に相当するタイミング信号の発生ができるので
、メモリＩＣ等のアクセスタイムの試験、まだロジック
ＩＣのスイッチング試験、さらにＩＣテスタ本体のスキ
ュー計測を、タイミング情報が書き込まれた小容量の高
速メモリを書き換えることなく高速に実行することがで
き、ＩＣ試験の効率向上に顕著な効果が得られる。
第１図は、従来のタイミングパルス発生器の一例のブロ
ック回文第２図は、本発明に係るタイミングパルス発生
器の一実施例のフェイズジェネレータのブロック図、第
３図、第４図は、そのタイミングチャートである。 １０・・・タイミング選択信号、１１・・・テスト周期
信号、１２・・・タイミング切換信号、１３・・・フェ
イズクロック、１４・・・位相信号、１５・・・フェイ
ズジェネレータ、１６・・・フエイズメモリミ １７・
・・フェイズレジスタ、１８・・・フェイズカウンタ、
１９・・・可変遅延回路、２０・・・マルチプレクサ、
２１・・・フェイズ制御回路、２２・・・ＲＳフリップ
フロップ、２３・・・初期値レジスタ、２４・・・マル
チプレクサ、２５・・・ＡＬＵ、２６・・・レジスタ、
２７・・・変化幅レジスタ、２８・・・変化数レジスタ
、２９・・・変化数カ第１図 第２図
ック回文第２図は、本発明に係るタイミングパルス発生
器の一実施例のフェイズジェネレータのブロック図、第
３図、第４図は、そのタイミングチャートである。 １０・・・タイミング選択信号、１１・・・テスト周期
信号、１２・・・タイミング切換信号、１３・・・フェ
イズクロック、１４・・・位相信号、１５・・・フェイ
ズジェネレータ、１６・・・フエイズメモリミ １７・
・・フェイズレジスタ、１８・・・フェイズカウンタ、
１９・・・可変遅延回路、２０・・・マルチプレクサ、
２１・・・フェイズ制御回路、２２・・・ＲＳフリップ
フロップ、２３・・・初期値レジスタ、２４・・・マル
チプレクサ、２５・・・ＡＬＵ、２６・・・レジスタ、
２７・・・変化幅レジスタ、２８・・・変化数レジスタ
、２９・・・変化数カ第１図 第２図
Claims (1)
- １、レイトジェネレータから外部へ送出されるテスト同
期信号に同期したフェイズクロックを計数し、外部から
与えられるタイミング選択信号に基づくタイミング切換
信号と上記テスト同期信号とに従い、上記計数結果を所
望値だけ遅延させ、それに基づいて位相信号を送出する
ようにしたフェイスジェネレータを具備したタイミング
パルス発生器において、発生・送出すべき位相信号の初
期値・変化幅および変化数を記憶する手段と、その初期
値・変化幅の記憶値から上記位相信号のタイミング情報
を算出する手段と、上記位相信号の発生・送出数を上記
変化幅の記憶値と上記のタイミング情報の算出結果とに
応じて制御する手段とを、フェイズジェネレータに設け
るように構成したことを特徴とするタイミングパルス発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232814A JPS60125573A (ja) | 1983-12-12 | 1983-12-12 | タイミングパルス発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232814A JPS60125573A (ja) | 1983-12-12 | 1983-12-12 | タイミングパルス発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125573A true JPS60125573A (ja) | 1985-07-04 |
| JPH0536752B2 JPH0536752B2 (ja) | 1993-05-31 |
Family
ID=16945187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232814A Granted JPS60125573A (ja) | 1983-12-12 | 1983-12-12 | タイミングパルス発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125573A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292579A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | 試験信号発生回路 |
| JPH026767A (ja) * | 1988-06-20 | 1990-01-10 | Advantest Corp | Ｉｃ試験用波形発生装置 |
| WO2004031789A1 (ja) * | 2002-10-01 | 2004-04-15 | Advantest Corporation | 試験装置、及び試験方法 |
-
1983
- 1983-12-12 JP JP58232814A patent/JPS60125573A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292579A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | 試験信号発生回路 |
| JPH026767A (ja) * | 1988-06-20 | 1990-01-10 | Advantest Corp | Ｉｃ試験用波形発生装置 |
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| JPH0536752B2 (ja) | 1993-05-31 |
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