JPH09304482A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】温度、電源電圧変動時の試験信号の発生タイミ
ング誤差及び、応答信号の判定タイミング誤差を低減す
ることを目的とする。 【解決手段】所望の設定周期クロックと周期データを出
力するテスト周期発生回路１２、テスト周期発生器１２
からの周期クロックに同期して試験パターンを出力する
パターン発生器１３と、タイミングデータ演算回路４
１、スキューデータ加算回路４２、エッジクロック計数
回路４３、遅延回路４４から構成するエッジ発生器４
と、エッジ発生器４と同一構成のエッジ発生器５、エッ
ジ発生器４、５からのエッジクロック４ａ、５ａとパタ
ーン発生器１３の出により試験波形を生成する波形生成
器７と、その試験波形を所望の電圧レベルに変換して被
試験ＩＣ１５を印可するドライバ３１２、３２２、３３
２と、そのドライバの出力を被試験ＩＣまたは位相比較
器１４のいずれに出力するかを選択するリレー２１〜２
３、被試験ＩＣ１５からの良否判定を行うための回路で
あるアナログコンパレータ３１３、デジタルコンパレー
タ３１４、およびＣＰＵ１９からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ試験装置に関
するものである。

【０００２】

【従来の技術】ＩＣの試験では、ＩＣ試験装置から被試
験ＩＣに試験信号を印可し、被試験ＩＣからの応答信号
をＩＣ試験装置内に取り込み、被試験ＩＣの良否判定を
行っている。この試験信号の作成、応答信号の判定は、
高い時間精度が必要であり、従来は、図１１に示すよう
なＩＣ試験装置を用いていた。（本従来例では、ＩＣ試
験装置の試験信号を作成する回路だけを例に取り説明す
る。）その回路構成は、ある一定周期のパルスを発生す
る原発振回路１１、所望のテスト周期を発生するテスト
周期発生回路１２、そのテスト周期内に所望の試験波形
を発生するパターン発生器１３、そのテスト周期発生器
１２とパターン発生器１３からの信号により試験波形を
発生するピン回路３１〜３３、及びリレー２１〜２３か
らなる。また、ピン回路３１〜３３は、タイミングデー
タ演算回路４１、エッジクロック計数回路４３、５３
と、遅延回路４４、４５と、遅延回路８２〜８５と、そ
の遅延回路８２〜８５に遅延量を設定するレジスタと、
また遅延回路８２〜８５からのエッジクロック８２ａ〜
８５ａにより試験波形を生成する波形生成回路３１１
と、その波形生成回路からの出力を所定の電圧レベルに
変換して被試験ＩＣ１５に試験信号を印可するドライバ
３１２より構成する。ここで、図１６はエッジクロック
計数回路４３、５３の構成例を示したものであり、原発
振回路１１のパルスを計数するカウンタ４３１と、その
カウンタ４３１のカウント結果とタイミングデータ演算
回路４１の出力とを比較し一致していれば一致信号（一
致時に論理値Ｈ）を出す一致比較器４３２と、その一致
信号が出力されている周期だけ原発振回路１１のパルス
を出力するＡＮＤ４３３から構成する。また、図１５
は、波形生成回路３１１の構成図であり、遅延回路８２
〜８５からの出力クロックを波形制御回路４４０いずれ
かを選択してフリップ・フロップ４３３のセット・リセ
ット信号入力を決定する。

【０００３】次に被試験ＩＣ１５に印可する試験信号の
生成例を図１２、図１３で説明する。テスト周期発生器
１２は、原発振回路１１のパルスを計数してテスト周期
Ｒ（ｎ）、Ｒ（ｎ＋１）、−−−のクロックを発生す
る。（ｎはテスト周期数）次にピン回路３１のエッジ発
生タイミングデータ発生器４１、５１は、テスト周期ク
ロックＲ（ｎ）からＥ（ｎ）だけ遅延したクロックを発
生するためのデータの演算を行い、次にエッジクロック
計数回路４３、５３と遅延回路４４、５４によりＥ
（ｎ）、Ｅ（ｎ＋１）だけ遅延したエッジクロック９１
ａ、９２ａを出力する。図１２はエッジクロックの発生
方法の構成例を示したものであり、Ｅ（ｎ）、Ｅ（ｎ＋
１）は、エッジクロック計数回路４３で原発振回路１１
のパルスを計数してＥ（ｎ）ｃｔ、Ｅ（ｎ＋１）−−−
を発生し、その計数したクロックを遅延回路４５で原発
振回路１１のパルスの周期以下の遅延量であるＥ（ｎ）
ｄｌｙ、Ｅ（ｎ＋１）ｄｌｙ−−−を遅延したエッジク
ロック９１ａ、９２ａを出力する。次にエッジクロック
９１ａ，９２ａは、遅延回路８２〜８５を経由して波形
生成器３１１で試験波形を生成するためのタイミングク
ロックとして入力する。図１３の波形生成回路３１１の
動作例を示す。ここでは、パターン発生器１３からの信
号を波形制御データ＃１Ｂ（１６進数）が入力されてい
るときの例であり、これは、遅延回路８２を通過したク
ロックと遅延回路８５を通過したクロックにより、フリ
ップフロップ４３３が動作する設定であり、図１３に示
す時間にエッジクロックが入力された時は、波形生成器
４３のＤＲＶからＲＺ波形が出力される。この時、同時
にＩＯ信号は、ドライバ３１２をＯＮする信号を出力し
て、ドライバ３１２から所定の電圧レベルに変換され被
試験ＩＣ１５に試験信号を印可する。

【０００４】ここで、上記したようなＲＺ波形を全ピン
回路３１〜３３で同一設定を行った場合において、ＩＣ
試験装置では、全てのピン回路からの試験信号が、同一
出力時間で出力することが必要であり、また、この試験
信号が全ピン回路間でどれだけ時間差が相対的にあるか
がＩＣ試験装置の精度となる。図１１に示す従来のＩＣ
試験装置では、ここでピン回路３１〜３２を構成するデ
バイスの製造バラツキ等により、原発振回路１１のパル
スがＡＮＤ４３３、遅延回路４４、遅延回路８２、波形
生成回路３１１、ドライバ３１２を経由して試験波形と
して出力されるまでの信号の伝搬遅延時間（ｔｐｄと以
下略する）が異なる。同一設定時の試験波形を同一時間
にドライバ３１２〜３３３から出力するために各ピン回
路内で補正を行う。図１４はその補正例を示す。ここで
は、ピン回路３１、３２の出力からＲＺ波形を出力した
例であり、ピン回路３１のｔｐｄがｔｐｄ１、ピン回路
３２のｔｐｄがｔｐｄ２である。ＩＣ試験装置の全ピン
回路３１〜３３のスキュー補正点を基準クロック１４ｂ
としたとき、ピン回路３１補正時間は、Ｔｓｋｅｗ１、
ピン回路３２の補正時間は、Ｔｓｋｅｗ２となり、この
補正時間を遅延回路８２の遅延量をレジスタ８１に設定
することでエッジクロック１の補正を行う。また、この
基準クロックとピン回路３１の出力時間の差であるＴｓ
ｋｅｗ１を検出するための回路が位相比較器１４であ
り、リレー２１〜２３を位相比較器１４側を選択する設
定をする事になる。

【０００５】ここで、上記に示した様なＩＣ試験装置の
精度を決める信号の経路であるピン回路部のＡＮＤ４
４、遅延回路４５、遅延回路８２〜８５、波形生成回路
３１１の経路をＣＭＯＳデバイスで構成した場合、ＣＭ
ＯＳデバイスは、温度、電源電圧の変動に対して、ＥＣ
Ｌデバイスを比較して２倍以上デバイスの信号伝搬遅延
時間が変動する。例えば、上記Ｔｐｄと称した経路の伝
搬遅延時間が、ＡＮＤ４３３が１ｎｓ、遅延回路４５の
オフセットが２ｎｓと可変幅で３ｎｓ、遅延回路８２の
オフセットが２ｎｓ、スキュー調整遅延量が１０ｎｓ、
波形生成器が２ｎｓとした場合、合計で２０ｎｓとな
る。

【０００６】例えば、温度、電源電圧の変動によって、
ピン回路３１〜３３間の伝搬遅延時間が最大＋５％の変
動幅があった場合、ピン回路３１〜３３のｔｐｄが２０
ｎｓであれば、最大＋１ｎｓのスキューがピン回路間で
発生する事となる。通常、ＩＣ試験装置の場合、このス
キューの最大幅で精度を保証しており、例えば０．５ｎ
ｓ以下を保証するＩＣ試験装置では、保証範囲を越える
こととなる。また、この種のＩＣ試験装置の関連するも
のには、特開昭５８−３２１７８号公報、特開平５−１
４２３０４号公報等がある。

【０００７】

【発明が解決しようとする課題】以上述べたように従来
のＩＣ試験装置においては、原発振回路のクロックの入
力から波形生成器の出力までの伝搬遅延時間を最小にす
る配慮はなされていなかったため、この経路が長くなれ
ば温度、電源電圧の変動を経路の伝搬遅延時間に比例し
て受けることになるので被試験ＩＣへ出力する試験信号
を少ないスキューで印可することは困難であった。

【０００８】本発明の目的は、このスキュー原因となる
経路の伝搬遅延時間を短くできるタイミング発生器を具
備したＩＣ試験装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明では、基本クロック信号を供給する基本クロッ
ク供給手段と、被試験ＩＣに印可するための試験信号を
発生する試験信号発生手段と、その試験信号に応じて被
試験ＩＣが正しく動作した場合に被試験ＩＣから返され
るべき期待信号を発生する期待信号発生手段と、該試験
信号に対して被試験ＩＣから出力される応答信号と該期
待信号を比較して良否判定を行なう手段と、該試験信号
の発生のタイミング及び該良否判定のタイミングを該基
本クロック信号の所定のカウント数とその基本クロック
信号の周期より小さい遅延量で与えて発生するタイミン
グ発生手段とを備える。

【００１０】より具体的には、上記タイミング発生手段
は、タイミング発生の所望の時刻のデータを格納する第
１の記憶手段と、各試験信号間の出力時間差あるいは各
良否判定のタイミング間の時間差を補正するため上記時
刻のデータに加算すべき時間のデータを格納する第２の
記憶手段と、タイミングの発生に当って第１の記憶手段
から所望の時刻データを読み出す手段と、この時刻デー
タと第２の記憶手段に格納された時間のデータを加算す
る手段と、この加算されたデータのうち基本クロック信
号の周期の整数倍にあたる第１のデータと残りの基本ク
ロック信号の周期より小さい第２のデータにおいて第１
のデータを用いて基本クロック信号を所定のクロック数
だけ計数する手段と、この計数の結果得られた時刻を第
２のデータの時間分だけ遅延させて所望のタイミングを
得る遅延手段とからなる。

【００１１】更に本発明では、被試験ＩＣに印可する各
試験信号間の位相のずれを計測する手段を備えるように
した。この各試験信号間の位相のずれを計測する手段
は、試験信号の発生に係る上記タイミング発生手段と、
試験信号の出力を被試験ＩＣに接続するか次に述べる位
相比較手段に接続するかを選択する手段と、試験信号と
基準となるタイミング時刻との位相差を比較して一致検
出を行なう位相比較手段からなるものである。

【００１２】上記の本発明によるＩＣ試験装置では、各
試験信号あるいは応答信号の良否判定のための各タイミ
ング信号は、この基本クロック信号の所定のクロック数
の計数により得られた時間に遅延手段による遅延時間を
加えた時刻位置にて発生することになり、この遅延手段
による遅延時間は基本クロック信号の周期より小さい遅
延時間であるため、伝搬遅延時間の影響をほとんど受け
ないようにすることができる。

【００１３】また、各試験信号間の位相のずれの計測
は、試験信号の出力を位相比較器に接続したうえで、ま
ず上記第１の記憶手段には所望の時刻値のデータを設定
して第２の記憶手段には補正のための時間として０を設
定してから、位相比較器において一致検出がなされるま
で、タイミング発生手段における遅延手段における遅延
時間あるいは基本クロック信号のカウント数を適宜増や
していき、一致検出までに要した各試験信号それぞれの
時間の増分でもって位相のずれを計測するものである。

【００１４】

【発明の実施の形態】本発明の第１の実施例を図１を用
いて説明する。所望の設定周期クロックと周期データを
出力するテスト周期発生回路１２、テスト周期発生器１
２からの周期クロックに同期して試験信号を生成する際
に必要となるデータ１３ａ、１３ｂを出力するパターン
発生器１３と、タイミングデータ演算回路４１、スキュ
ーデータ加算回路４２、エッジクロック計数回路４３、
遅延回路４４から構成するエッジ発生器４と、エッジ発
生器４と同一構成のエッジ発生器５、エッジ発生器４、
５からのエッジクロック４ａ、５ａとパターン発生器１
３からの出力データ１３ｂにより試験波形を生成する波
形生成器３１１と、その試験波形を所望の電圧レベルに
変換して被試験ＩＣに試験信号を印可するドライバ３１
２、３２２、３３２（ＩＣ試験装置が最大ｎピンの被試
験ＩＣを試験できるものであればｎピン有するものであ
る）、そのドライバの出力を被試験ＩＣまたは位相比較
器１４のいずれに出力するかを選択するリレー２１、２
３、被試験ＩＣ１５からの良否判定を行うための回路で
あるアナログコンパレータ３１３、デジタルコンパレー
タ３１４、およびＣＰＵ１６より構成される。

【００１５】本実施例では、まずＩＣ試験装置の試験信
号を印可する場合の実施例について説明する。図２にテ
スト周期発生回路１２と、エッジ発生器４の詳細構成例
を示す。まず、テスト周期発生回路１２は、パターン発
生器１３からの出力データ（ここではメモリ１２１、４
１１を読み出すためのアドレス）により、メモリ１２１
から被試験ＩＣ１５を試験に所望されるテスト周期時間
を格納したデータを読み出し、そのデータをアダー１２
２とＦＦ１２４によりテスト周期クロックが出力される
毎に累積加算する。次に、ＦＦ１２４の出力とカウンタ
１２５の出力を一致比較器１２６で一致を検出し、テス
ト周期クロック１２ａを出力する。また、エッジ発生器
４は、テスト周期クロック１２ａで出力されるデータを
エッジクロック４ａで演算するためにデータの再同期化
を行うＦＩＦＯ４５（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏ
ｕｔ）と、ＦＦ１２４の出力であるテスト周期データ１
３ａと、メモリ４１１から読み出してデータをＦＩＦＯ
４５を介してアダー４１２で加算演算し、スキューデー
タ演算回路４２に出力する。スキューデータ演算回路４
２では、レジスタ４２１、４２２に設定したデータを波
形生成回路３１１からのデータであるＲｉｓｅ／Ｆａｌ
ｌエッジ選択信号によりいずれかを選択したデータとア
ダー４１２の出力データとをアダー４２４で加算演算し
て出力する。この出力データは、複数ビット構成であ
り、本例では上位ビットをエッジクロック計数回路４３
の計数データ、下位ビットを遅延回路の遅延データに割
り付けている。よって、エッジクロック計数回路４３で
は、カウンタ４３１と一致比較器４３２と比較して一致
した時だけ、ＡＮＤ４３３から計数クロックを出力する
ものである。このとき、同時に遅延回路４４では、遅延
量を示すデータＤＬＹにより計数クロックを遅延し、エ
ッジクロック４ａを発生する。エッジ発生器５も同様に
エッジクロック５ａを発生する。図３にＦＩＦＯ４５の
構成例を示す。入力データＤ１／Ｄ２／Ｄ３をテスト周
期クロック１２ａ（Ｗ）でライトし、エッジクロック４
ａ（Ｒ）でリードする。また、奥行きは、ＦＦ４５３、
４５４−−−の段数ｎ段で決まる。

【００１６】次に、図４に波形生成器７の構成例を説明
する。エッジクロック４ａ，５ａを波形制御回路７８か
らの選択信号で選択しＦＦ７３のセット信号をだすＡＮ
Ｄ−ＯＲ７１と、同様にＦＦ７３のリセット信号をだす
ＡＮＤ−ＯＲ７２から構成される。また、波形制御回路
７８は、パターン発生器１３の出力１３ｂによりエッジ
クロック４ａ，５ａをＦＦ７３のセットまたはリセット
のいずれかを行うか否かを決めるデコーダ回路である。
また、波形制御回路４４０からは、エッジ発生器４、５
のスキューデータ加算回路４２の内部レジスタ４２１、
４２２の選択信号としてＲｉｓｅ／Ｆａｌｌエッジ選択
信号７ａ、７ｂを出力する。図４の回路では、パターン
発生器１３の出力１３ｂのＯｂｉｔ目がＲｉｓｅ／Ｆａ
ｌｌ選択信号に割り付けられており、論理値Ｈの時ＦＦ
７３のセット信号が出力され、また、スキューデータ演
算回路４２内のレジスタ４２１を選択する。次に図１８
でレジスタ４２１、４２２に設定する時間となるデータ
について説明する。図１８は、ドライバ３１２の出力か
らＲＺ波形の試験信号を出力した例であり、Ｔｐｄ４ｒ
は、本実施例において、原振１１が入力されて、ＡＮＤ
４３３、遅延回路４４、ＡＮＤ−ＯＲ７１、７２、ＦＦ
７３、ドライバ３１２を経由して、位相比較器１４まで
到達した時間である。従って、基準クロック１４１にド
ライバ３１２の出力に位相を一致させる場合、Ｔｓｋｅ
ｗ４ｒが、試験信号の立ち上がり時間のスキュー補正時
間となる。また、同様に反転したＲＺ波形を出力した場
合には、その立ち下がり時間と基準クロック１４１との
時間差であるＴｓｋｅｗ４ｆがスキュー補正時間であ
る。次にその測定方法を図１７に示す位相比較器１４を
用いて説明する。ドライバ３１２、３２２、３３２の出
力からいずれかを選択するリレー１４２と、原発振回路
１１のパルスを計数するし、所定の計数値になった時に
基準クロックを出力するクロック計数回路１４１と、Ｆ
Ｆ１４３で構成する。また、ＦＦ１４３の出力はＣＰＵ
１９と接続されており、常にＦＦ１４３の出力を読み出
している。例えば、Ｔｓｋｅｗ４ｒは、図１８に示すド
ライバ３１２と基準クロックの位相関係の状態から遅延
回路の最小設定遅延量で徐々にＲＺ波形を遅延させて行
き、ＦＦ１４３の論理値が１から０に変わる点を検出す
る。その時に遅延回路４４の遅延時間がＴｓｋｅｗ４ｒ
である。Ｔｓｋｅｗ４ｒが遅延回路の可変幅よりも少な
いので、遅延回路４４だけの可変幅で検出できる。ま
た、遅延回路４４の最大遅延量を越えるようなＴｓｋｅ
ｗ４ｒであった場合でも、エッジクロック計数回路４３
を１カウント毎カウントアップして、そのカウントアッ
プ分と遅延回路の遅延分を加算する事でＴｓｋｅｗ４ｒ
は容易に測定することができる。同様にＴｓｋｅｗ４ｆ
についてもＦＦ１４３の論理値が０から１に変化する点
を検出する事で測定ができる。また、その他のドライバ
についても、リレー１４２を切り替えて同様の手順で測
定することが可能である。この測定した時間を全スキュ
ーデータ演算回路４２のレジスタ４２１、４２２に及
び、スキューデータ演算回路５２のレジスタ５２１、５
２２に設定する事になる。図５は図３、図４の動作例を
示すタイミングチャート図をである。（本図では原発振
回路１１のパルス１周期を１ｔとした時間とする。）ま
た、パターン発生器１２からはメモリ１２１、４１１を
読み出すためのデータ１３ａ、および、波形生成器３１
１に与えるデータ１３ｂが出力されており、メモリ１２
１からは３、メモリ４１１からは１ｔ、波形生成器３１
１にはＲＺ波形を出力する＃１Ｂ（１６進数）がそれぞ
れ読み出されている。また、Ｔｓｋｅｗ４ｒ、Ｔｓｋｅ
ｗ４ｆがそれぞれ０．５ｔ、０．６ｔとしてレジスタ４
２１、４２２に設定したものである。次に動作は、テス
ト周期クロック１２ａはメモリ１２１から常に３ｔが読
み出されているので０ｔ、３ｔ、６ｔ、９ｔ時に発生
し、またエッジクロック４ａは、ＦＦ１２９とメモリ４
１１の出力とレジスタ４２１のデータを加算したアダー
４２４の出力値０．５ｔ、４．６ｔ、７．５ｔに発生す
る事になる。このとき、エッジクロック計数回路４３が
０ｔ、４ｔ、７ｔで原発振回路１１の計数クロックを出
力し、残りの０．５ｔ、０．６ｔ、０．５ｔを遅延回路
４４で遅延しエッジクロック４ａを出力する。また、レ
ジスタ４２１、４２２に設定するデータは、予め位相比
較器１４を用い、Ｔｓｋｅｗ４ｒに当たる０．５ｔ及び
Ｔｓｋｅｗ４ｆの０．６ｔの時間を測定する。

【００１７】本実施例では、レジスタ４２１、４２２を
選択回路４２３を用いたが、Ｒｉｓｅ／Ｆａｌｌ選択信
号をアドレス入力、レジスタ４２１、４２２に設定した
データを格納データとするメモリを用いてもなんら問題
はなく、データ数においてもＲｉｓｅ、Ｆａｌｌの２種
類以上を設定してもなんら問題はない。更に本スキュー
データ演算回路の代替方法として、試験時に所望するエ
ッジの発生時間データを設定するメモリ４１１のデータ
に予め、前記説明のＴｓｋｅｗ４ｒ、Ｔｓｋｅｗ４ｆを
加算したデータを格納し、パターン発生器１３からの読
みだしアドレスを変えることで、容易に実現可能であ
る。

【００１８】以上、説明した様に各ピン回路の原発振回
路のパルスの入力から波形生成器までのクロックの経路
から、スキュー補正用の遅延回路分の伝搬遅延時間を取
り除くことが可能となり、温度、電源電圧の変動による
伝搬遅延時間の変動を低減する事が可能である。

【００１９】次に第１の実施例の被試験ＩＣからの応答
信号の判定方法について説明する。図１のピン回路３１
に被試験ＩＣ１５からの良否判定を行うための回路であ
るアナログコンパレータ３１３と、デジタルコンパレー
タ３１４（図６）と、エッジ発生器６（図７）の構成例
を示す。アナログコンパレータ３１３は、被試験ＩＣ１
５からの応答信号が所定の電圧以上又は以下を判定し、
論理値Ｈ、Ｌを出力する。エッジ発生器６は、エッジ発
生器４、５と同一構成であり、唯一異なる点は、エッジ
発生器６のスキューデータ演算回路が図７の構成となっ
ている点である。図７はその構成例であり、レジスタ４
５３、４５４とそれらレジスタを加算するアダー４５２
と、その加算結果とタイミングデータ演算回路４１の出
力データとを加算するアダー４５１から構成する。図５
は、デジタルコンパレータ３１４の構成例を示してお
り、所望の時間に設定されたエッジクロック６ａでアナ
ログコンパレータ３１３からの出力をＦＦ３１４１でラ
ッチし、パターン発生器１３の出力データ１３ｂである
期待値と比較し一致不一致を判定するＥＯＲ３１４２か
ら構成される。次に被試験ＩＣ１５からの応答信号の判
定時間についてドライバ３１２の出力からエッジクロッ
ク４ａで立ち上がり、エッジクロック５ａで立ち下がる
ＲＺ波形を出力した場合を図８、図９を用いて説明す
る。ＩＣ試験装置において、良否の判定をする時間は、
図８に示す様にドライバ３１３の出力点からアナログコ
ンパレータ３１３を経てデジタルコンパレータ３１４の
判定回路３１４１のＤ入力まで到達する時間（ここで
は、Ｔｐｉｎ１）と、図９に示すドライバ３１３から被
試験ＩＣ１５までの試験信号の往復する時間（ここで
は、Ｔｐｉｎ２とする）を遅延した判定用のエッジクロ
ックで応答信号のデータの変化する時間を検出する。こ
こで、Ｔｐｉｎ１とＴｐｉｎ２は、試験信号が出力から
判定回路まで被試験ＩＣの応答信号が戻るまでの遅延時
間である。ここで、Ｔｐｉｎ１の測定方法は、ドライバ
３１２から第１の実施例で示した方法でスキューを測定
し、そのスキュー時間をエッジ発生器４のレジスタ４２
１に設定後、図８に示すＲＺ波形を出す。この波形を出
力状態にして、エッジクロック６ａの立ち上がり時間と
応答信号のＲＺ波形の立ち上がる時間をエッジクロック
６ａの出力時間を測定することにより検出でき、その検
出した時点のエッジクロック計数回路と遅延回路の示す
時間がＴｐｉｎ１となる。また、Ｔｐｉｎ２は、ＴＤＲ
等の測定器を使い容易に測定することができる。実際の
試験時にはその測定したＴｐｉｎ１をレジスタ４５３に
Ｔｐｉｎ２をレジスタ４５４に設定し、Ｔｐｉｎ１とＴ
ｐｉｎ２分だけ遅延した時間に判定用のエッジクロック
６ａを所望の出力時間分に加算して出力し、被試験ＩＣ
１５からの応答信号の良否の判定を行うことになる。

【００２０】従って、第１の実施例によれば、ＩＣ試験
装置が持つ固有の判定時間の遅延分をその判定に使われ
る信号の伝搬経路の時間を測定し、タイミングデータに
加算することで容易に実現できることになる。

【００２１】次に第２の実施例を図１０を用いて説明す
る。図１０は、図２とほぼ同一構成であり、異なる点は
エッジ発生器４のタイミングデータ演算回路４７と、エ
ッジクロック計数回路４６である。タイミングデータ演
算回路４７は、パターン発生器からのデータにより、メ
モリ４１１からエッジクロック４ａの発生時間データを
読み出すメモリであり、エッジクロック計数回路４６
は、原発振回路１１のパルスで計数するダウンカウンタ
４６１と、その出力が０になったことを検出する０検出
器４６２と、０検出した周期に原発振回路１１のパルス
を通過させるＡＮＤ４６３から構成される。ダウンカウ
ンタ４６１は、テスト周期クロック１２ａをカウンタの
ロードエネーブル（ＬＥ）としてアダー４２４からの出
力データをロードし、原発振回路１１のパルスで−１の
ダウンカウントを行う。図１９は、その動作タイミング
チャートを示したものである。ここでは、パターン発生
器１３から、メモリ１２１、４１１のデータを読み出す
ためのアドレスが読み出されており、テスト周期発生回
路１２は、メモリ１２１から３ｔを読み出して３ｔ周期
毎にテスト周期クロック１２ａを発生する。このとき、
メモリ４１１からは、１ｔが読み出され、また、Ｒｉｓ
ｅ／Ｆａｌｌ切替信号３１１ａは、レジスタ４２１を選
択するデータとなっているので、１ｔと０．５ｔを加算
した値１．５ｔがアダー４２４から出力されている。こ
こで、原発振回路１１のパルスの第１発目でテスト周期
クロック１２ａが出力されているのでアダー４２４の出
力データ１ｔ（０．５ｔは遅延回路の遅延量データとな
る。）がダウンカウンタ４６１にロードされる。ここ
で、ダウンカウンタ４６１のカウント値が１なので次の
原振１１を計数クロックをして出力し、そのクロックを
遅延回路４４で更に０．５ｔだけ遅延してエッジクロッ
ク４ａを出力する。以下同様の手順でエッジクロック４
ａを発生する。

【００２２】以上、述べたように第３の実施例では、第
１の実施例と同一のエッジクロック４ａの発生を異なっ
たエッジ発生器で実現することができる。

【００２３】

【発明の効果】本発明によれば、ＩＣ試験装置の試験信
号発生のタイミング及び応答信号の良否判定のタイミン
グを、基本クロック信号の所定数のカウント数と、この
基本クロック信号の周期より小さい遅延量の信号遅延だ
けで規定して発生させることができるため、伝搬遅延時
間の影響をほとんど取り除くことができ、温度あるいは
電源電圧が変動しても、各試験信号間及び各応答信号の
良否判定のタイミング間でスキューを大幅に低減できる
ＩＣ試験装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図。

【図２】第１の実施例の詳細回路構成例を示す図。

【図３】第１の実施例の詳細回路構成例を示す図。

【図４】第１の実施例の詳細回路構成例を示す図。

【図５】第１の実施例の動作タイミングチャートを示す
図。

【図６】第１の実施例の詳細例の回路構成例を示す図。

【図７】第１の実施例の詳細回路構成例を示す図。

【図８】第１の実施例の補足説明図。

【図９】第１の実施例の補足説明図。

【図１０】第２の実施例を示す図。

【図１１】従来のＩＣ試験装置を示す図。

【図１２】エッジクロックの発生原理を示す図。

【図１３】従来例の詳細回路例を示す図。

【図１４】各ピン回路間のスキュー補正分を示す図。

【図１５】従来の詳細回路の構成を示す図。

【図１６】第１の実施例の詳細回路の構成を示す図。

【図１７】第１の実施例の詳細回路の構成を示す図。

【図１８】第１の実施例の補足説明図。

【図１９】第２の実施例の動作タイミングチャートを示
す図。

【符号の説明】

１１……原発振回路、１２……テスト周期発生器、１３
……パターン発生器、１４……位相比較器、１５……被
試験ＩＣ、２１〜２３……リレー、４〜６……エッジ発
生器、７……波形生成器、３１２……ドライバ、３１３
……アナログコンパレータ、３１４……デジタルコンパ
レータ、１６……ＣＰＵ、４１、５１、６１……タイミ
ングデータ演算回路、４２、５２、６２……スキューデ
ータ演算回路、４３、５３、６３……エッジクロック計
数回路、４４、５４、６４……遅延回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】基本クロック信号を供給する基本クロック
   供給手段と、 被試験ＩＣに印可するための試験信号を発生する試験信
   号発生手段と、 その試験信号に応じて被試験ＩＣが正しく動作した場合
   に被試験ＩＣから返されるべき期待信号を発生する期待
   信号発生手段と、 該試験信号に対して被試験ＩＣから出力される応答信号
   と該期待信号を比較して良否判定を行なう手段と、 該試験信号の発生のタイミング及び該良否判定のタイミ
   ングを該基本クロック信号の所定のカウント数とその基
   本クロック信号の周期より小さい遅延量で与えて発生す
   るタイミング発生手段とを備えたことを特徴とするＩＣ
   試験装置。
2. 【請求項２】上記タイミング発生手段は、 タイミング発生の所望の時刻のデータを格納する第１の
   記憶手段と、 各試験信号間の出力時間差あるいは各良否判定のタイミ
   ング間の時間差を補正するため上記時刻のデータに加算
   すべき時間のデータを格納する第２の記憶手段と、 タイミングの発生に当って第１の記憶手段から所望の時
   刻データを読み出す手段と、 この時刻データと第２の記憶手段に格納された時間のデ
   ータを加算する手段と、 この加算されたデータのうち基本クロック信号の周期の
   整数倍にあたる第１のデータと残りの基本クロック信号
   の周期より小さい第２のデータにおいて第１のデータを
   用いて基本クロック信号を所定のクロック数だけ計数す
   る手段と、 この計数の結果得られた時刻を第２のデータの時間分だ
   け遅延させて所望のタイミングを得る遅延手段とからな
   ることを特徴とする請求項１に記載のＩＣ試験装置。
3. 【請求項３】上記第２の記憶手段は、 該試験信号のためのタイミング発生においては、該試験
   信号が立ち上りエッジの場合の補正のための時間を格納
   する第３の記憶手段と、該試験信号が立ち下がりエッジ
   の場合の補正のための時間を格納する第４の記憶手段
   と、試験信号の立ち上りエッジの生成あるいは立ち下が
   りエッジの生成のいづれかに応じてそれぞれ第３あるい
   は第４の記憶手段の一方を選択して出力する手段からな
   ることを特徴とする請求項２に記載のＩＣ試験装置。
4. 【請求項４】上記タイミング発生手段における基本クロ
   ック信号のカウント数とその基本クロック信号の周期よ
   り小さい遅延量でもって被試験ＩＣに印加する各試験信
   号間の位相のずれを計測する手段を備えたことを特徴と
   する請求項１に記載のＩＣ試験装置。
5. 【請求項５】基本クロック信号を供給する基本クロック
   供給手段と、 被試験ＩＣに印可するための試験信号を発生する試験発
   生手段と、 その試験信号に応じて被試験ＩＣが正しく動作した場合
   に被試験ＩＣから返されるべき期待信号を発生する期待
   信号発生手段と、 該試験信号に対して被試験ＩＣから出力される応答信号
   と該期待信号を比較して良否判定を行なう手段と各試験
   信号間あるいは各応答信号の良否判定タイミング間のＩ
   Ｃ試験装置内で起こる位相ずれの補正をこれらそれぞれ
   の信号を発生するためのデータ演算に予め加算して補正
   を行なう手段とを備えたことを特徴とするＩＣ試験装
   置。