JP4495308B2 - 半導体デバイス試験方法・半導体デバイス試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は高速で書き込み、および読び出しが可能なメモリを装備した半導体デバイスを試験する場合に用いて好適な半導体デバイス試験方法およびこの試験方法を用いて動作する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
この発明に係わる従来の技術を説明する前に念のため一般的な半導体デバイスを試験するＩＣ試験装置の概要を説明する。
図９中ＴＥＳは半導体デバイス試験装置の全体を示す。半導体デバイス試験装置ＴＥＳは主制御器１３と、パターン発生器１４、タイミング発生器１５、波形フォーマッタ１６、論理比較器１２、ドライバ１７、信号読取回路１１、不良解析メモリ１８、論理振幅基準電圧源１９、比較基準電圧源２１、デバイス電源２２等により構成される。
【０００３】
主制御器１３は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１４とタイミング発生器１５を制御し、パターン発生器１４から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１６で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１９で設定した振幅値を持った波形に電圧増幅するドライバ１７を通じて被試験半導体デバイスＤＵＴに印加し記憶させる。
【０００４】
被試験半導体デバイスＤＵＴから読み出した応答信号は信号読取回路１１でその論理値を読み取る。論理比較器１２は信号読取回路１１で読み取った論理値がパターン発生器１４から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
図９は１ピン分の試験装置の構成を示すが現実には、この構成が被試験半導体デバイスＤＵＴのピン数分は設けられ、各ピン毎にテストパターンの入力と、被試験半導体デバイスＤＵＴの応答信号の取り込みが実行される。
以上は一般的な半導体デバイスを試験する試験装置の構成である。
ところで半導体で構成されるメモリの品種の中にはクロックと共にデータを入力しクロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用してデータの受け渡しを行うメモリが存在する。
【０００６】
図１０にこの種のメモリの読み出し時の様子を示す。図１０Ａに示すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力されるデータ（ある１つのピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１０Ｂに示すＤＱＳはメモリから出力されるクロックを示す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他の回路にデータＤＡ、ＤＢ、ＤＣ…を受け渡す際の同期信号（データストローブ）として利用される。
【０００７】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の立上りおよび立下りのタイミングから、データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…を測定する項目がある。これらの時間差ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。この時間差の長短によって被試験半導体デバイスのグレードが決定される。
【０００８】
被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの立上りと立下りのタイミングを測定し、この測定した立上りと立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を測定することになる。
【０００９】
上述したように半導体デバイスから出力される基準クロックはその半導体デバイスの内部を通過して出力されるため、その立上りのタイミングおよび立下りのタイミングはこの半導体デバイスの内部及び温度等の外的環境の影響を大きく受け、図１１に示すように各半導体デバイス毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は各半導体デバイスの違いによるものに加えて、半導体デバイスの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象も見られる。
【００１０】
従って、基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を正確に測定するためには、まず半導体デバイスから出力される基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを正確に測定しなければならない。
このため、従来は半導体デバイス試験装置に装備している信号読取回路のストローブパルスの印加タイミングを漸次移動させ、基準クロックＤＱＳの立上りおよび立下りのタイミングを測定し、その測定結果を使って時間ｄＩ１、ｄＩ２、ｄＩ３…を測定している。
【００１１】
図１２に従来用いられている基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するための部分を示す。レベル比較器１０は一対の電圧比較器ＣＰ１とＣＰ２によって構成され、これら一対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳの論理値が正規の電圧条件を満たしているか否かを判定する。電圧比較器ＣＰ１は基準クロックＤＱＳのＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか否かを判定する。また電圧比較器ＣＰ２は基準クロックＤＱＳのＬ論理側の電圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
【００１２】
これらの判定結果を信号読取回路１１に入力し、この信号読取回路１１で基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを測定する。信号読取回路１１はストローブパルスＳＴＢの印加タイミング毎にそのとき入力されている論理値を読み取る動作を実行する。
ストローブパルスＳＴＢは図１３に示すように各テストサイクル毎に少しずつ位相差（τＴ）が与えられて印加される。つまり、テストサイクル毎にストロー部パルスＳＴＢが信号読取回路１１に１個ずつ与えられて電圧比較器ＣＰ１およびＣＰ２の出力の状態を読み取る動作を実行する。
【００１３】
論理比較器１２は信号読取回路１１が出力する論理値と予め定めた期待値（図１２の例ではＨ論理）とを比較し、信号読取回路１１が出力する論理値が期待値と一致した時点でパス（良）を表わすパス信号ＰＡを出力する。レベル比較器１０の出力がＨ論理に反転したことを読み取ったストローブパルスＳＴＢ１（図１３Ｂ）の発生タイミング（ストローブパルスＳＴＢの発生タイミングは既知）から時間Ｔ１（図１３Ｃ）を知り基準クロックＤＱＳの立上りのタイミングを決定する。
【００１４】
基準クロックＤＱＳの立下りのタイミングを検出する場合はストローブパルスＳＴＢの発生は基準クロックＤＱＳのＨ論理に立上ったタイミングより後のタイミングで発生を開始し、立上りの検出と同様に電圧比較器ＣＰ２の出力がＨ論理に反転した状態を読み取ったストローブパルスにより立下りのタイミングを検定する。
上述したように、従来は基準クロックＤＱＳの発生タイミングを半導体試験装置に装備している信号読取回路１１とこの信号読取回路１１に印加するストローブパルスＳＴＢを用いたタイミング測定手段を利用して測定しているから基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するだけでもテストサイクルＴＤを何サイクルも繰り返し実行しなくてはならないため、時間がかかる欠点がある。
【００１５】
しかも、基準クロックＤＱＳの立上りおよび立下りのタイミングの測定は試験すべき被試験メモリの全てのアドレス、あるいは発熱によるジッタの影響を回避する場合には試験パターンの開始から終了までの全てにわたって測定しなければならないから、基準クロックの立上りおよび立下りのタイミングを測定するには長い時間が必要となる。
基準クロックＤＱＳの立上りおよび立下りのタイミングを測定する時間を短くする方法としてはストローブパルスＳＴＢに与える位相差τＴを粗く採り、テストサイクルの実行回数を減らすことも考えられるが、ストローブパルスＳＴＢに与える位相差τＴを粗く変化させると、基準クロックＤＱＳの立上りおよび立下りのタイミング測定の精度が低下し、この結果として基準クロックＤＱＳとデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…の測定結果の信頼性が低下する欠点がある。
【００１６】
これらの不都合を解消するために本出願人は平成１２年１月１８日付けで「特願２０００−００９１１３号：名称半導体デバイス試験方法・半導体デバイス試験装置」を提案した。
本発明の理解を容易にするために先に提案した半導体デバイス試験方法・半導体デバイス試験装置の概要を簡単に説明する。
図１４はこの先に提案した半導体デバイス試験方法を用いて動作する半導体デバイス試験装置の要部の構成を示す。先に提案した半導体デバイス試験装置は図１４に示すように、基準クロックＤＱＳを出力するピンに対してレベル比較器１０と、多相パルス発生器３０と、複数の信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…と、複数の比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…と、これらの比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の判定結果を多相パルスの相番号に変換する変換手段３１と、この相番号を記憶するメモリ３２と、テスト時にメモリ３２から読み出した相番号から、ストローブパルスＳＴＢの発生タイミングを選択して出力するタイミング選択回路３３と、このタイミング選択回路３３で選択したタイミングでストローブパルスＳＴＢを発生させるストローブ発生回路３４とを設けた構成とした半導体デバイス試験装置を提案したものである。
【００１７】
多相パルス発生器３０はこの例では遅延時間がわずかずつ異なる値に設定された複数の遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…によって構成した場合を示す。各遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…の遅延時間に例えば１００ＰＳ（ピコ秒）ずつの時間差を持たせることにより、１００ＰＳの時間差を持つ多相パルスを発生させることができる。
図１５に多相パルスの一例を示す。テストサイクルＴＤの所定の位相位置から例えば１００ＰＳずつ、位相差が与えられた多相パルスＰ１、Ｐ２、Ｐ３、Ｐ４…が信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各ストローブパルスの入力端子に与えられる。
【００１８】
信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各入力端子にはレベル比較器１０からレベル比較結果を入力する。図１４では、基準クロックＤＱＳの立上りのタイミングを測定する場合の構成を示す。従って、信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各入力端子にはＨ論理側のレベル比較を行う電圧比較器ＣＰ１の出力を入力している。
基準クロックＤＱＳの立下り側のタイミングを測定する構成は図１４では省略しているが、その構成は図１２に示す構成と同様であり、その場合はＬ論理側のレベル比較を行う電圧比較器ＣＰ２の出力を多相パルスで読み込む構成とされる。
【００１９】
図１５に基準クロックＤＱＳの立上りのタイミングを測定する様子を、また図１６に基準クロックＤＱＳの立下りのタイミングを測定する様子を示す。図１５Ａおよび図１６Ｂは被試験半導体デバイスＤＵＴの基準クロックを出力するピンから出力される基準クロックＤＱＳの波形を示す。レベル比較器１０を構成する電圧比較器ＣＰ１には比較電圧ＶＯＨが与えられ、基準クロックＤＱＳのレベルが比較電圧ＶＯＨより高くなると電圧比較器ＣＰ１はＨ論理を出力する。
【００２０】
従って電圧比較器ＣＰ１がＨ論理を出力した後に多相パルスで構成されるストローブパルスが印加されると、その信号読取回路はＨ論理を出力する。比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…はそれぞれ期待値（この例ではＨ論理）と信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各読み取り結果とを比較し、信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の出力とＨ論理の期待値とが一致すると一致を表わすＨ論理を出力する。
【００２１】
各比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…は更に前段（多相パルスの相順序が１つ若い番号の比較判定手段）の比較判定手段の判定結果と、自己の信号読み取り結果とを比較し、前段の比較判定結果と自己の信号読み取り結果との間に不一致が発生した状態で有効と判定し、有効を表わす判定結果を出力する。図１５及び図１６の例では比較判定手段ＰＦ４が有効を表わすＨ論理の判定結果を出力した場合を示す。
【００２２】
図１７に比較判定手段の一例としてＰＦ４の具体的な構成の一例を示す。図１７では基準クロックＤＱＳの立下りのタイミングを測定する回路にも兼用できる構成とした場合を示す。従って、電圧比較器ＣＰ２の出力側に信号読み取り回路ＴＣ４´を接続し、信号読取回路ＴＣ４とＴＣ４´のストローブ入力端子には図１５及び図１６に示した多相パルスＰ４及びＴＣ４´がストローブパルスとして与えられる。
【００２３】
比較判定手段ＰＦ４は期待値ＥＸＰと信号読取回路ＴＣ４及びＴＣ４´の出力とを比較するゲートＧ１とＧ２及びこれらのゲートＧ１、Ｇ２の出力の論理和をとるオアゲートＧ３と、このオアゲートＧ３の出力と前段の比較判定結果との不一致を検出する不一致検出ゲートＧ４とによって構成することができる。
基準クロックＤＱＳの立上りのタイミングは電圧比較器ＣＰ１と、信号読取回路ＴＣ４と、ゲートＧ１と、オアゲートＧ３と、不一致検出ゲートＧ４とからなる系路で検出することができる。基準クロックＤＱＳの立上りのタイミングを測定する場合の期待値としてはＨ論理が与えられ、立下りのタイミングを検出する場合の期待値としてはＬ論理が設定される。Ｈ論理の期待値が設定されることにより、ゲートＧ１が有効となり、このゲートＧ１は信号読取回路ＴＣ４の出力がＨ論理に反転するか否かを監視する。
【００２４】
信号読取回路ＴＣ４の出力がＨ論理に反転するとゲートＧ１の出力もＨ論理に反転し、そのＨ論理はオアゲートＧ３を通して不一致検出ゲートＧ４に入力される。不一致検出ゲートＧ４は例えば排他的論理和回路によって構成することができ、その一方の入力端子には前段の比較判定結果Ｐ／Ｆが与えられる。
前段の比較判定結果Ｐ／ＦがＨ論理でなく、自己の信号読取回路ＴＣ４の読み取り結果がＨ論理に反転した場合にだけ不一致検出ゲートＧ４はＨ論理を出力する。このＨ論理の出力は図１４に示す変換手段３１に入力されると共に、次段の比較判定手段、ここではＰＦ５に供給される。次段の比較判定手段ＰＦ５では自己の信号読取回路ＰＣ５がＨ論理を出力するが前段の比較判定手段ＰＦ４からＨ論理が入力されているから不一致の検出結果は出力されず、Ｌ論理が出力される。
【００２５】
この結果、基準クロックＤＱＳのレベルがレベル比較のために設けた比較電圧ＶＯＨを越えた時点から最初に多相パルスが与えられた比較判定手段のみがＨ論理を出力することになる。尚、初段の比較判定手段ＰＦ１の不一致検出ゲートＧ４には前段の比較判定結果としてＬ論理を与える。これにより自己の信号読取回路ＴＣ１がＨ論理を出力するとＨ論理の不一致検出信号を出力し、テストサイクルＴＤの初期において基準クロックＤＱＳが立上ったことを検出する。
【００２６】
変換手段３１は各比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の比較判定結果を取り込んで、可及的に小さいビット数のデータに変換する。つまり、先に提案した発明では比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の各判定結果が有効となる信号読取回路の読み取り結果を与えた多相パルスの相番号に変換する構成とした点を特徴とするものである。
図１８に変換手段３１の変換アルゴリズムを示す。信号読取回路ＴＣ１、ＴＣ２、…と比較判定手段ＰＦ１、ＰＦ２…はデバイスのスペックに対して測定精度を十分満足することのできるストローブ間隔で設定できるだけの個数を設けることが望ましいが、ここでは８個の比較判定手段ＰＦ１〜ＰＦ８が存在するものとして示している。８個の比較判定手段ＰＦ１〜ＰＦ８の何れか一つがＨ論理（図では１で示す）を出力すると、そのビット位置を数値１〜８に変換し、更にその数値から「１」を減算し、その減算結果をこの例では４ビットの数値データＤ０〜Ｄ７に変換した場合を示す。４ビットの数値データＦ０〜Ｆ７は多相パルスＰ１〜Ｐ８の相順序を表わす番号として取り扱うことができる。４ビットにより０〜１５の１６相分の番号に変換することができ、この相番号をメモリ３２に記憶させる。
【００２７】
このように例えば８ビットの比較判定結果を４ビットの相番号データに変換することにより、メモリ３２の記憶空量を小さくできる利点が得られる。
【００２８】
図１９にタイミング選択回路３３の概要を示す。タイミング選択回路３３はストローブパルスＳＴＢの発生タイミングを記憶したタイミングメモリ３３Ａと、このタイミングメモリ３３Ａに記憶した発生タイミングの何れかをメモリ３２から読み出される測定結果にしたがって選択するセレクタ３３Ｂとによって構成される。
タイミングメモリ３３Ａには例えば２００ＰＳ、３００ＰＳ、４００ＰＳ、５００ＰＳ…の１６種類の時間値が記憶されている。この時間値は各テストサイクルＴＤの初期位相位置からの時間値に対応しており、測定した基準クロックＤＱＳの立上りまたは立下りのタイミングを指し示している。この時間値で与えられるタイミングがこれから測定しようとするデータの変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を測定する基準位相位置となる。この時間値をメモリ３２に取り込んである測定結果に従って選択し、その選択された時間値をストローブ発生回路３４に入力する。
【００２９】
ストローブ発生回路３４ではタイミング選択回路３３から入力された時間値に被試験半導体デバイスＤＵＴから読み出されるデータの変化点までの時間（予定値）を加算または減算し、その演算結果のタイミングでストローブパルスＳＴＢを発生し、このストローブパルスＳＴＢを信号読取回路１１に印加して被試験半導体デバイスＤＵＴから読み出されるデータの読取を実行させ、そのストローブパルスのタイミングでデータの変化点が存在するか否かを試験する。
【００３０】
つまり、半導体デバイスの設計者は基準クロックＤＱＳの立上り又は立下りのタイミングから半導体デバイスより読み出されるデータの変化点までの時間を予め設計値として把握している。従って、基準クロックＤＱＳの立上り及び立下りのタイミングを予め測定し、そのタイミングを既知の値にしておくことにより基準クロックＤＱＳの立上り及び立下りのタイミングから、予定した時間の範囲内にデータの変化点が存在したか否かを試験すれば正確な検査を実施することができることになる。
図２０は多相パルス発生器３０の変形実施例を示す。この実施例では互いに等しいわずかな遅延時間を持つ遅延素子ＤＹ１、ＤＹ２、ＤＹ３・・・を継続接続し、この継続接続された各遅延素子ＤＹ１、ＤＹ２、ＤＹ３・・・の各段間からわずかずつ位相差が与えられた多相パルスを発生させる構成として例を示す。
【００３１】
【発明が解決しようとする課題】
先に提案した発明では被試験半導体デバイスを試験する試験パターン発生長の全長（全テストサイクル）に渡って基準クロックＤＱＳのタイミングを測定し、その測定結果をメモリ３２に格納し、この測定結果を利用して実際の試験を実行する試験方法を採ったから試験に要する時間が通常の２倍になる欠点がある。
この発明は試験パターン発生長の全長を１回実行するだけで試験を完了することができる半導体デバイス試験方法及び半導体デバイス試験装置を提案しようとするものである。
【００３２】
【課題を解決するための手段】
この発明の請求項１では、被試験半導体デバイスから読み出される各データの立上り又は立下りのタイミングと、これらのデータに同期して出力される基準クロックの立上り又は立下りのタイミングのそれぞれをわずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作して各データのタイミングと基準クロックのタイミングとの位相差をそれぞれ計測し、この位相差が予め定めた範囲内であるか否かにより被試験半導体デバイスの良否を判定する半導体デバイス試験方法を提案する。
【００３３】
この請求項２では、請求項１記載の半導体デバイス試験方法において、各テストサイクル毎に各テストサイクルの所定の位相位置から順次わずかずつ位相差が与えられた多相パルスを発生させ、この多相パルスを基準クロックの発生タイミングを検出するための信号読取回路と、各データの発生タイミングを検出するための信号読取回路のストローブパルスとして利用すると共に、基準クロックの変化点を検出したストローブパルスの相番号及び各データの変化点を検出したストローブパルスの相番号を基準クロック及び各データの位相と定め、この相番号の差の値が予定した値の範囲内であるか否かにより被試験半導体デバイスの良否を判定する半導体デバイス試験方法を提案する。
【００３４】
この発明の請求項３では、請求項１記載の半導体デバイス試験方法において、各テストサイクル毎に各テストサイクルの所定の位相位置から順次わずかずつ位相差が与えられた多相パルスを発生させ、この多相パルスを基準クロックの発生タイミングを検出するための信号読取回路と、各データの発生タイミングを検出するための信号読取回路のストローブパルスとして利用すると共に、基準クロックの変化点を検出したストローブパルスの相番号と各データの変化点を検出したストローブパルスの相番号のそれぞれによって参照表をアクセスし、参照表から良否の判定結果を直接読み出す半導体デバイス試験方法を提案する。
【００３５】
この発明の請求項４では、
Ａ、被試験半導体デバイスが出力するデータの発生タイミングを計測するために設けられた複数組の信号読取回路と、
Ｂ、被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた１組の信号読取回路と、
Ｃ、信号読取回路のそれぞれの組にわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
Ｄ、複数個の信号読取回路のそれぞれが読み取った結果を期待値と比較する複数組の比較判定手段と、
Ｅ、この複数組の比較判定手段の判定結果の中の基準クロックの変化点を検出したストローブパルスに基準相番号を与える基準相番号変換手段と、
Ｆ、複数組の比較判定手段の判定結果の中の各データの変化点を検出したストローブパルスのそれぞれにデータ相番号を与える複数のデータ相番号変換手段と、
Ｇ、これら基準相番号変換手段とデータ相番号変換手段が変換して基準相番号と各データ相番号との差を求める複数の位相差検出部と、
Ｈ、これら複数の位相差検出部が出力する位相差が所定の範囲内にあるか否かを判定する良否判定部と、
によって構成した半導体デバイス試験装置を提案する。
【００３６】
この発明の請求項５では、
Ａ、被試験半導体デバイスが出力するデータの発生タイミングを計測するために設けられた複数組の信号読取回路と、
Ｂ、被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた１組の信号読取回路と、
Ｃ、信号読取回路のそれぞれの組にわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
Ｄ、複数組の信号の読取回路のそれぞれが読み取った結果を期待値と比較する複数組の比較判定手段と、
Ｅ、この複数組の比較判定手段の判定結果の中の基準クロックの変化点を検出したストローブパルスに基準相番号を与える基準相番号変換手段と、
Ｆ、複数組の比較判定手段の判定結果の中の各データの変化点を検出したストローブパルスのそれぞれにデータ相番号を与える複数のデータ相番号変換手段と、
Ｇ、基準相番号が一方のアドレスに入力され、各データ相番号が他方のアドレスに入力されて各データの発生タイミングが所定の範囲内か否かを参照し、その参照結果を良否判定結果として出力する複数の参照表と、
によって構成した半導体デバイス試験装置を提案する。
【００３７】
この発明の請求項６では、請求項４又は５記載の半導体デバイス試験装置の何れかにおいて、
多相パルス生成手段は遅延時間がわずかずつ異なる複数の遅延素子によって構成され、これら複数の遅延素子にパルスを印加してわずかずつ位相差が与えられた多相パルスを発生させる構成とした半導体デバイス試験装置を提案する。
この発明の請求項７では、請求項４又は５記載の半導体デバイス試験装置の何れかにおいて、
多相パルス発生手段は同一遅延時間を持つ複数の遅延素子を継続接続し、この縦続接続した複数の遅延素子の各接続点から多相パルスを得る構成とした半導体デバイス試験装置を提案する。
【００３８】
この発明の請求項８では、請求項４又は５記載の半導体デバイス試験装置の何れかにおいて、
複数の比較判定手段は多相パルスで構成されるストローブパルスの遅延時間が短い側から順にその比較判定結果を次に遅延時間が長い比較判定手段に出力し、各比較判定手段は各前段の比較判定結果と不一致を検出した比較判定手段のみから有効とする判定結果を出力させ、この有効とする判定結果の出力ビット位置を基準クロックの変換店を検出したストローブパルスの相番号に変換する構成とした半導体デバイス試験装置を提案する。
【００３９】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図１において、図１４と対応する部分には同一符号を付して示す。この発明では被試験半導体デバイスが出力するデータＤ０、Ｄ１、…それぞれと、基準クロックＤＱＳをレベル比較器１０でレベル比較すると共に、そのレベル比較結果を信号読取回路４０に供給し、基準クロックＤＱＳは元より全てのデータＤ０、Ｄ１、…の立上り又は立下りのタイミングを多相パルス発生器３０で生成した多相パルスで構成されるストローブパルスＳＴＲＢで測定する。ここでは図１５で説明した立上りのタイミングを検出するものとして説明する。
【００４０】
信号読取回路４０の出力を比較判定手段５０に入力し、この比較判定手段５０で多相のストローブパルスの中のどの相のストローブパルスがデータＤ０、Ｄ１、…及び基準クロックＤＱＳの立上りの変化点をとらえたかを判定する。
この比較判定手段５０の判定動作は図１７の説明と同様に変化点をとらえた相の比較部のみが優先的に「１」を出力するように構成される。
【００４１】
比較判定手段５０でどの相のストローブパルスがデータＤ０、Ｄ１、…と基準クロックＤＱＳの変化点をとらえたかを判定すると、その判定結果をデータ相番号変化手段３１Ｄと基準相番号変換手段３１Ｒに入力し、データ相番号ＤＮ０と基準相番号ＲＮ０に変換する。
図２にこれらの相番号変換手段３１Ｄと３１Ｒの変換アルゴリズムを示す。図２に示す例では判定手段５０で「１」論理を出力した相のビット位置をそのまま数値データＦ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７、Ｆ８に変換し、この数位データＦ１〜Ｆ８をデータ相番号ＤＮ０と基準相番号ＲＮ０として出力させた場合を示す。
【００４２】
データ相番号変換手段３１Ｄで変換したデータ相番号ＤＮ０と基準相番号変換手段３１Ｒで変換した基準相番号ＲＮ０はそれぞれ各データＤ０、Ｄ１、Ｄ２、Ｄ３…の立上りのタイミング及び基準クロックＤＱＳの立上りのタイミングを規定する位相と定め、これらを位相比較部６０で位相比較を行う。
図３に位相比較部６０の具備例を示す。この例ではデジタル減算器を用いて位相比較部６０を構成した場合を示す。プラス入力端子側にデータ相番号ＤＮ０を入力し、マイナス入力端子側に基準相番号ＲＮ０を入力する。
【００４３】
従って、データ相番号ＤＮ０が図４に示すように「６」、基準相番号ＲＮ０が「３」であった場合は位相比較部６０の出力ＸとしてはＸ＝６−３＝３が出力される。
また、データ相番号ＤＮ０が図５に示すように「３」、基準相番号ＲＮ０が「７」であった場合には位相比較部６０の出力ＸはＸ＝３−７＝−４になる。
図６に良否判定手段７０とスペック設定器７１の構成の一例を示す。スペック設定器７１はレジスタＧ１、Ｇ２で構成することができ、このレジスタＧ１、Ｇ２に利用者が被試験半導体デバイスに対応した仕様の設定値を設定する。ここではレジスタＧ１に「５」を設定し、レジスタＧ２に「０」を設定した場合を示す。
【００４４】
良否判定手段７０は２個の減算器Ｕ１、Ｕ２と、２個のエンコーダＥ１、Ｅ２と、オアゲートＯＲとによって構成することができる。減算器Ｕ１のマイナス入力端子と減算器Ｕ２のプラス入力端子に位相比較部６０の位相比較結果Ｘを入力し、減算器Ｕ１のプラス入力端子にスペック設定器７１を構成するレジスタＧ１に設定した設定値「５」を入力し、減算器Ｕ２のマイナス入力端子にレジスタＧ２に設定した「０」を入力する。
【００４５】
エンコーダＥ１と、Ｅ２は減算器Ｕ１及びＵ２の出力が正ならば０論理を出力し、負ならば１論理を出力する。
オアゲートＯＲはエンコーダＥ１とＥ２の出力をオアゲートし、良否判定結果ＰＡＳＳ／ＦＡＩＬを出力する。オアゲートＯＲの出力が０のときパス（良）、１のときフェイル（不良）と判定する。
従って、図４に示す例の場合はＸ＝３であるから、減算器Ｕ１の出力は５−３＝２、減算器Ｕ２の出力は３−０＝３であるから、エンコーダＥ１とＥ２の出力は共に０となりパスと判定される。
【００４６】
一方、図５に示す例ではＸ＝−４であるから、減算器Ｕ１の出力は５−（−４）＝９、減算器Ｕ２の出力は−４−０＝−４であるから、エンコーダＥ１の出力は０であるが、エンコーダＥ２の出力が１となり、これによりオアゲートＯＲの判定出力は１となりフェイルと判定される。
つまり、この場合の設定例としてはデータの位相より基準クロックＤＱＳの位相が遅れている場合は不良と判定するように設定した場合を示す。
【００４７】
良否判定手段７０の判定結果はスペック設定器７１に設定する設定値により種々に変化するが、その判定結果は利用者の都合によって種々変更される。
図７はこの発明の変形実施例を示す。この実施例ではデータ相変換手段３１Ｄと基準相変換手段３１Ｒの各後段にメモリによって構成した参照表８０を用意し、この参照表８０から直接良否の判定結果ＰＡＳＳ／ＦＡＩＬを出力させるように構成した場合を示す。
【００４８】
この例では基準相番号ＲＮ０を参照表８０を構成するメモリにＸアドレスに入力し、各データ相番号ＤＮ０をメモリのＹアドレスに入力した場合を示す。
図８Ａにデータ相番号ＤＮ０と基準相番号ＲＮ０との差の値を表にして示す。図８Ａに示す表において、利用者が例えば−２〜＋２を良と判定しようとする場合には、参照表８０には図６Ｂに示すように−２〜＋２の範囲の記憶セルにパスをあらわすＰを記憶させ、それ以外の記憶セルにはフェイルを表すＦを記憶させる。
【００４９】
このように記憶させることによりＸアドレス基準相番ＲＮＯを印加し、Ｙアドレスにデータ相番号ＤＮＯを印加することにより−２〜＋２の範囲に入っている位相差に関してはパスＰが読み出され、それ以外の位相差に関してはフェイルＦが読み出され、良否の判定が行われる。
【００５０】
【発明の効果】
以上説明したように、この発明によればリアルタイムで基準クロックと各データの発生タイミングの位相差を測定し、その位相差が所定の範囲か、または基準クロックより速いか遅いか等を判定して、良否を判定できるから、試験パターンを開始から終了までの１巡だけ発生させるだけで試験を終了することができる。この結果、従来より短時間に試験を終了することができる利点が得られる。
また、位相比較部６０の各出力値を試験開始から終了までの間メモリ等に記憶させることによりデータと基準クロックとの位相差のゆらぎ、或いはジッタ等を解析することができる利点も得られる。
【図面の簡単な説明】
【図１】この発明の１実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】図１に示した位相比較部の具体的な回路構造の一例を示すブロック図。
【図４】図３に示した位相比較部の動作を説明するためのタイミングチャート。
【図５】図４と同様の図。
【図６】図１に示した良否判定手段の回路構造を説明するためのブロック図。
【図７】この発明の変形実施例を説明するためのブロック図。
【図８】図７に示した参照表の内部構成の一例を示す図。
【図９】従来の技術としての半導体デバイス試験装置の概要を説明するためのブロック図。
【図１０】データの読み出し出力と同期して基準クロックを発生する半導体デバイスの動作を説明するタイミングチャート。
【図１１】図１０で説明した半導体デバイスが出力する基準クロックにジッタが発生する様子を説明するためのタイミングチャート。
【図１２】半導体デバイス試験装置における読み出し信号の良否を判定するレベル比較器と信号読取回路を説明するためのブロック図。
【図１３】図９に示した従来の半導体デバイス試験装置において読み出した信号の発生タイミングを測定する方法を説明するためのタイミングチャート。
【図１４】先願の技術内容を説明するためのブロック図。
【図１５】図１４に示した先願の動作を説明するためのタイミングチャート。
【図１６】図１４に示した先願の動作を説明するためのタイミングチャート。
【図１７】図１４に示した先願の実施例に用いた比較判定手段の動作を説明するためのブロック図。
【図１８】図１４に示した先願の実施例に用いた変換手段の動作を説明するための図。
【図１９】図１４に示したタイミング選択回路の構造を説明するためのブロック図。
【図２０】先行技術における多相パルス発生器の変形例を示すブロック図。
【符号の説明】
１０ レベル比較器
３０ 多相パルス発生器
３１Ｄ データ相番号変換手段
３１Ｒ 基準相番号変換手段
４０ 信号読取回路
５０ 比較判定手段
６０ 位相比較部
７０ 良否判定手段
７１ スペック設定器
８０ 参照表

Claims (8)

1. 試験パターンに応じて基準クロックとそれに同期した複数のデータとを出力する半導体デバイスの試験方法であって、
   試験パターンの全テストサイクルに渡って、各テストサイクル内で、所定の位相位置から順次わずかづつ位相差が与えられた多相パルスを発生し、
   各テストサイクル内で、被試験半導体デバイスから読み出される複数のデータと基準クロックとをそれぞれ上記多相パルスで構成されたストローブパルスでサンプリングして上記複数のデータそれぞれの多相サンプル出力と基準クロックの多相サンプル出力とを求め、
   上記それぞれのデータの多相サンプル出力内で、隣り合った相のサンプル出力間で変化を生じたサンプル出力を検出して、当該変化を生じたサンプル出力をサンプリングしたストローブパルスの発生位相をそれぞれのデータの立上り又は立下りのタイミング位相として求め、かつ上記基準パルスの多相サンプル出力内で、隣り合った相のサンプル出力間で変化を生じたサンプル出力を検出して、当該変化を生じたサンプル出力をサンプリングしたストローブパルスの発生位相を基準クロックの立上り又は立下りのタイミング位相として求め、
   得られたそれぞれのデータの立上り又は立下りのタイミング位相と基準クロックの立上り又は立下りのタイミング位相との位相差をそれぞれ求め、
   この位相差が予め定めた範囲内であるか否かにより上記被試験半導体デバイスの良否を判定することを特徴とする半導体デバイス試験方法。
2. 請求項１記載の半導体デバイス試験方法において、
   基準クロックのサンプル出力の変化点を検出したストローブパルスの相番号、及びそれぞれのデータのサンプル出力の変化点を検出したストローブパルスの相番号を基準クロック位相及びそれぞれのデータの位相と定め、この相番号の差の値が予定した値の範囲内であるか否かにより被試験半導体デバイスの良否を判定することを特徴とする半導体デバイス試験方法。
3. 請求項１記載の半導体デバイス試験方法において、
   基準クロックのサンプル出力の変化点を検出したストローブパルスの相番号と、それぞれのデータのサンプル出力の変化点を検出したストローブパルスの相番号のそれぞれによって参照表をアクセスし、参照表から良否の判定結果を直接読み出すことを特徴とする半導体デバイス試験方法。
4. 試験パターンの全テストサイクルに渡って、各テストサイクル内で、基準クロックとそれに同期した複数のデータを出力する半導体デバイスの試験装置であって、
   Ａ、各テストサイクル内で、所定の位相位置から順次微小時間づつ時間差が与えられた多相パルスを、上記時間差に応じた相順序で発生する多相パルス発生器と、
   Ｂ、被試験半導体デバイスが各テストサイクル内で出力する上記複数のデータにそれぞれ対応して設けられた複数の信号読取手段であって、各信号読取手段は上記多相パルスの各相にそれぞれ対応して設けられ、対応する相のパルスをストローブパルスとしてして印加される複数の信号読取回路を含み、各信号読取手段の複数の信号読取回路は対応するデータを並列に受け取り、印加された各相のストローブパルスによる上記相順序での発生タイミングでサンプリングして当該データのサンプル出力を出力し、これによって上記複数のデータのそれぞれのサンプル出力を並列に出力する複数の信号読取手段と、
   Ｃ、被試験半導体デバイスが各テストサイクル内で出力する基準クロックに対応して設けられた基準クロック用の信号読取手段であって、上記多相パルスの各相にそれぞれ対応して設けられ、対応する相のパルスをストローブパルスとしてして印加される複数の基準クロック用の信号読取回路を含み、上記複数の基準クロック用の信号読取回路は基準クロックを並列に受け取り、印加された各相のストローブパルスによる上記相順序での発生タイミングでサンプリングして基準クロックのサンプル出力を出力する基準クロック用の信号読取手段と、
   Ｄ、上記複数の信号読取手段にそれぞれ対応して設けられた複数の比較判定手段であって、各比較判定手段は対応する信号読取手段の複数の信号読取回路にそれぞれ対応して設けられた複数の比較判定回路を含み、各比較判定手段の複数の比較判定回路は、対応する信号読取回路から受け取った上記データのサンプル出力のレベルが期待値と一致するか否か比較判定して、かかる比較判定結果を、多相パルスの相順序が１つ後の番号の後段の比較判定回路に出力し、各比較判定回路は自己の比較判定結果と各前段の比較判定結果とを比較し、不一致を検出した比較判定回路のみから有効とする判定結果を出力させ、この有効とする判定結果を発した相のストローブパルスが、当該データの立上り又は立下りの変化点を捉えたものと判定し、これによって上記複数のデータのそれぞれの立上り又は立下りの変化点を検知する複数の比較判定手段と、
   Ｅ、上記基準クロック用の信号読取手段に対応して設けられた基準クロック用の比較判定手段であって、上記複数の基準クロック用の信号読取回路にそれぞれ対応して設けられた複数の基準クロック用の比較判定回路を含み、複数の基準クロック用の比較判定回路は、対応する基準クロック用の信号読取回路から受け取った上記基準クロックの多相サンプル出力のレベルが期待値と一致するか否か比較判定して、かかる比較判定結果を、多相パルスの相順序が１つ後の番号の後段の基準クロック用の比較判定回路に出力し、各基準クロック用の比較判定回路は自己の比較判定結果と各前段の比較判定結果とを比較し、不一致を検出した基準クロック用の比較判定回路のみから有効とする判定結果を出力させ、この有効とする判定結果を発した相のストローブパルスが、当該基準クロックの立上り又は立下りの変化点を捉えたものと判定する基準クロック用の比較判定手段と、
   Ｆ、上記基準クロック用の比較判定手段が出力した有効とする判定結果の出力ビット位置を、基準クロックの変化点を検出したストローブパルスの相番号に変換し、これを基準相番号とする基準相番号変換手段と、
   Ｇ、上記複数の比較判定手段にそれぞれ対応して設けられ、対応する比較判定手段のが出力した有効とする判定結果の出力ビット位置を、各データの変化点を検出したストローブパルスの相番号にそれぞれ変換し、それらをデータ相番号とする複数のデータ相番号変換手段と、
   Ｈ、上記基準相番号変換手段が変換した基準相番号と上記複数のデータ相番号変換手段が変換した各データ相番号とから被試験半導体デバイスの良否を判定する手段と、
   によって構成したことを特徴とする半導体デバイス試験装置。
5. 請求項４記載の半導体デバイス試験装置であって、
   上記良否判定手段は、基準相番号入力用の一方のアドレスと、各データ相番号入力用の他方のアドレスを持ち、これら両アドレスで決まる記憶セルに、入力された基準相番号と各データ相番号との差の値を記憶し、かつ上記相番号の差の値の内の所望の範囲の値を持った記憶セルのみにパスを表わすＰを記憶し、それ以外の記憶セルにフェイルを表わすＦを記憶したメモリによって構成する参照表を含み、上記参照表は基準相番号変換手段から基準相番号を一方のアドレスに入力され、複数のデータ相番号変換手段からデータ相番号を他方のアドレスに入力されて、これら両アドレスで決まる記憶セルが参照され、これによって参照表は当該参照された記憶セルから各データの良否判定結果として出力する、ことを特徴とする半導体デバイス試験装置。
6. 請求項４記載の半導体デバイス試験装置であって、
   上記複数のデータ相番号変換手段にそれぞれ対応して設けられた複数の位相比較部を更に含み、
   上記複数の位相比較部のそれぞれは、対応するデータ相番号変換手段から出力されるデータ相番号と基準相番号変換手段から出力される基準相番号との減算を行うデジタル減算器を含み、
   上記被試験半導体デバイスの良否を判定する手段は、上記複数の位相比較部にそれぞれ対応して設けられた複数の良否判定手段を含み、各良否判定手段は第１及び第２減算器、第１及び第２エンコーダ、及びオアゲートを含み、各良否判定手段においては、第１減算器は対応する位相比較部から出力される減算結果と上限スペック値との減算を行い、第２減算器は対応する位相比較部から出力される減算結果と下限スペック値との減算を行い、第１エンコーダは第１減算器の減算出力の正又は負に応じて０又は１のエンコード出力を出力し、第２エンコーダは第２減算器の減算出力の正又は負に応じて０又は１のエンコード出力を出力し、オアゲートは第１と第２エンコーダの出力をオアゲートし、０又は１に応じて良又は否の判定結果を出力することを特徴とする半導体デバイス試験装置。
7. 請求項４−６の何れかに記載の半導体デバイス試験装置において、
   多相パルス生成手段は遅延時間がわずかずつ異なる複数の遅延素子によって構成され、これら複数の遅延素子にパルスを印加してわずかずつ位相差が与えられた多相パルスを発生させる構成としたことを特徴とする半導体デバイス試験装置。
8. 請求項４−６の何れかに記載の半導体デバイス試験装置において、
   多相パルス発生手段は同一遅延時間を持つ複数の遅延素子を継続接続し、この縦続接続した複数の遅延素子の各接続点から多相パルスを得る構成としたことを特徴とする半導体デバイス試験装置。

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