JP2936536B2 - 半導体デバイスおよびその製造方法 - Google Patents
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスおよ
びその製造方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）基板に形成される半導体
デバイスおよびその製造方法に関する。
びその製造方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）基板に形成される半導体
デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】従来のＳＯＩ基板は、ハンドリングウェ
ーハと、半導体デバイスが形成されるデバイス層および
ハンドリングウェーハと、デバイス層を電気的に絶縁さ
せるベリド酸化膜からなる。
ーハと、半導体デバイスが形成されるデバイス層および
ハンドリングウェーハと、デバイス層を電気的に絶縁さ
せるベリド酸化膜からなる。
【０００３】ＳＯＩ基板に形成されるＭＯＳＦＥＴは４
個のターミナル、即ちゲート、ソース、ドレイン、ボデ
ィ（ｂｏｄｙ）の電極を有するベルク（ｂｕｌｋ）トラ
ンジスタに比して、ボディに対するコンタクトが必要で
なく、３個のターミナル即ち、ゲート、ソース、ドレイ
ンが備えられ、チップサイズを減少できる。
個のターミナル、即ちゲート、ソース、ドレイン、ボデ
ィ（ｂｏｄｙ）の電極を有するベルク（ｂｕｌｋ）トラ
ンジスタに比して、ボディに対するコンタクトが必要で
なく、３個のターミナル即ち、ゲート、ソース、ドレイ
ンが備えられ、チップサイズを減少できる。
【０００４】また、ＳＯＩ基板に形成されるＭＯＳＦＥ
Ｔは、ベルクトランジスタとは異なり、別途のウェル
（ｗｅｌｌ）工程を必要とせず、素子分離膜とベリド酸
化膜が連結されており、ＭＯＳＦＥＴのアクティブ領域
が完全に分離されるので、ＣＭＯＳトランジスタの主な
問題点のラッチアップ（ｌａｔｃｈ−ｕｐ）問題が生じ
ない。
Ｔは、ベルクトランジスタとは異なり、別途のウェル
（ｗｅｌｌ）工程を必要とせず、素子分離膜とベリド酸
化膜が連結されており、ＭＯＳＦＥＴのアクティブ領域
が完全に分離されるので、ＣＭＯＳトランジスタの主な
問題点のラッチアップ（ｌａｔｃｈ−ｕｐ）問題が生じ
ない。
【０００５】また、ＳＯＩ基板でデバイスが形成される
デバイス層の厚さはＭＯＳＦＥＴのソース、ドレインの
接合深さと同一であるので、ソース、ドレインの面積接
合キャパシタンス（Ａｒｅａ ｊｕｎｃｔｉｏｎ ｃａ
ｐａｃｉｔａｎｃｅ）がほとんどなく、ソースまたはド
レイン領域とデバイス層間に接合キャパシタンスのみが
存在する。従って、ＳＯＩ基板に形成されるＭＯＳＦＥ
Ｔはベルク型のＭＯＳＦＥＴに比して高速および低電力
特性を有する。
デバイス層の厚さはＭＯＳＦＥＴのソース、ドレインの
接合深さと同一であるので、ソース、ドレインの面積接
合キャパシタンス（Ａｒｅａ ｊｕｎｃｔｉｏｎ ｃａ
ｐａｃｉｔａｎｃｅ）がほとんどなく、ソースまたはド
レイン領域とデバイス層間に接合キャパシタンスのみが
存在する。従って、ＳＯＩ基板に形成されるＭＯＳＦＥ
Ｔはベルク型のＭＯＳＦＥＴに比して高速および低電力
特性を有する。
【０００６】そして、このＳＯＩ基板は形成方法によっ
て、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎｂｙ Ｉｍｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ）方式とボンディング方式が
あるが、その中ＳＩＭＯＸ方式はシリコン基板内に酸素
イオンを注入して、シリコンウェーハ内にベリド酸化膜
を形成する技術であり、ボンディング方式は少なくとも
いずれか一つのシリコンウェーハ上部に絶縁膜を形成し
た後、ウェーハ等をボンディングする技術である。
て、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎｂｙ Ｉｍｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ）方式とボンディング方式が
あるが、その中ＳＩＭＯＸ方式はシリコン基板内に酸素
イオンを注入して、シリコンウェーハ内にベリド酸化膜
を形成する技術であり、ボンディング方式は少なくとも
いずれか一つのシリコンウェーハ上部に絶縁膜を形成し
た後、ウェーハ等をボンディングする技術である。
【０００７】次いで、従来のボンディング方式によるＳ
ＯＩ基板にデバイスを製造する方法を添付図１に基づい
て詳細に説明する。図３（Ａ）を参照して、上部にベリ
ド酸化膜２１が形成されたハンドリングウェーハ２０
と、デバイス用シリコンウェーハ２２が備えられる。こ
の際、ベリド酸化膜２１はデバイス用シリコンウェーハ
２２上にも形成できるし、熱酸化方式によって形成され
る。
ＯＩ基板にデバイスを製造する方法を添付図１に基づい
て詳細に説明する。図３（Ａ）を参照して、上部にベリ
ド酸化膜２１が形成されたハンドリングウェーハ２０
と、デバイス用シリコンウェーハ２２が備えられる。こ
の際、ベリド酸化膜２１はデバイス用シリコンウェーハ
２２上にも形成できるし、熱酸化方式によって形成され
る。
【０００８】図３（Ｂ）に示すように、ハンドリングウ
ェーハ２０とデバイス用シリコンウェーハ２２はベリド
酸化膜２１を間においてボンディングされる。次いで、
デバイス用シリコンウェーハ２２はグラインディング
（ｇｒｉｎｄｉｎｇ）およびラッピング（ｌａｐｐｉｎ
ｇ）方式によって所定厚さ分除去された後、高い精度に
よりデバイス用シリコンウェーハ２２を化学的機械的研
磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）されて、薄膜のデバイス層２２Ａが形成
される。次いで、ペッド酸化膜２３とシリコン窒化膜２
４はデバイス層２２Ａ上部に所定厚さでそれぞれ蒸着さ
れた後、ペッド酸化膜２３とシリコン窒化膜２４は素子
分離予定領域Ｆが露出されるようにパターニングされ
る。
ェーハ２０とデバイス用シリコンウェーハ２２はベリド
酸化膜２１を間においてボンディングされる。次いで、
デバイス用シリコンウェーハ２２はグラインディング
（ｇｒｉｎｄｉｎｇ）およびラッピング（ｌａｐｐｉｎ
ｇ）方式によって所定厚さ分除去された後、高い精度に
よりデバイス用シリコンウェーハ２２を化学的機械的研
磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）されて、薄膜のデバイス層２２Ａが形成
される。次いで、ペッド酸化膜２３とシリコン窒化膜２
４はデバイス層２２Ａ上部に所定厚さでそれぞれ蒸着さ
れた後、ペッド酸化膜２３とシリコン窒化膜２４は素子
分離予定領域Ｆが露出されるようにパターニングされ
る。
【０００９】その後、図３（Ｃ）に図示されたように、
露出されたデバイス層２２部分は熱酸化されて、フィー
ルド酸化膜２５が形成される。ここで、フィールド酸化
膜２５の底面はベリド酸化膜２１と接触されて、素子が
形成されるアクティブ領域は完全に分離される。次い
で、ゲート酸化膜２６とポリシリコン膜はデバイス層２
２Ａ上部に順次的に形成され、所定部分パターニングさ
れて、ゲート２７が形成される。絶縁膜が所定厚さで蒸
着された後、絶縁膜が異方性（ｕｎｉｓｏｔｒｏｐｉ
ｃ）エッチングでゲート２７の両側壁にスペーサ２８が
形成される。ソース／ドレイン領域２９Ａ，２９Ｂはゲ
ート２７とフィールド酸化膜２５の間のデバイス層２２
Ａに第２導伝型の不純物がイオン注入されて形成され
る。ここで、ソース／ドレイン領域２９Ａ，２９Ｂはベ
リド酸化膜２１と接するようなって、接合キャパシタン
スと漏泄電流が発生しないようになる。
露出されたデバイス層２２部分は熱酸化されて、フィー
ルド酸化膜２５が形成される。ここで、フィールド酸化
膜２５の底面はベリド酸化膜２１と接触されて、素子が
形成されるアクティブ領域は完全に分離される。次い
で、ゲート酸化膜２６とポリシリコン膜はデバイス層２
２Ａ上部に順次的に形成され、所定部分パターニングさ
れて、ゲート２７が形成される。絶縁膜が所定厚さで蒸
着された後、絶縁膜が異方性（ｕｎｉｓｏｔｒｏｐｉ
ｃ）エッチングでゲート２７の両側壁にスペーサ２８が
形成される。ソース／ドレイン領域２９Ａ，２９Ｂはゲ
ート２７とフィールド酸化膜２５の間のデバイス層２２
Ａに第２導伝型の不純物がイオン注入されて形成され
る。ここで、ソース／ドレイン領域２９Ａ，２９Ｂはベ
リド酸化膜２１と接するようなって、接合キャパシタン
スと漏泄電流が発生しないようになる。
【００１０】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板に形成される半導体デバイスは次ぎのような問題点
を有している。第１に、デバイスが形成されるデバイス
層２２Ａが薄膜で形成されることによって、ＭＯＳＦＥ
Ｔの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
が変化する。さらに具体的に説明すれば、閾値電圧（Ｖ
Ｔ）は式（１）のように示される。 ＶＴ＝ ＶＦＢ＋ ＱＢ／ Ｃｏｘ ・・・（１） ここで、ＶＴは臨界電圧を示し、ＶＦＢはプレッベンド
電圧を示し、ＱＢはチャネルチャージを示し、Ｃｏｘは
酸化膜の充電容量を示す。この際、ＱＢはデバイス層の
厚さに比例する。従って、デバイス層の厚さが薄くなる
ことによってＱＢが減少し、ＶＴ を減少させる。
基板に形成される半導体デバイスは次ぎのような問題点
を有している。第１に、デバイスが形成されるデバイス
層２２Ａが薄膜で形成されることによって、ＭＯＳＦＥ
Ｔの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
が変化する。さらに具体的に説明すれば、閾値電圧（Ｖ
Ｔ）は式（１）のように示される。 ＶＴ＝ ＶＦＢ＋ ＱＢ／ Ｃｏｘ ・・・（１） ここで、ＶＴは臨界電圧を示し、ＶＦＢはプレッベンド
電圧を示し、ＱＢはチャネルチャージを示し、Ｃｏｘは
酸化膜の充電容量を示す。この際、ＱＢはデバイス層の
厚さに比例する。従って、デバイス層の厚さが薄くなる
ことによってＱＢが減少し、ＶＴ を減少させる。
【００１１】第２に、ＳＯＩ基板でチャネル領域の飽和
（ｓａｔｕｒａｔｉｏｎ）時、チャネルの流動電荷（ｍ
ｏｖｉｎｇ ｃｈａｒｇｅ）がＳＯＩ基板のシリコン格
子（ｌａｔｔｉｃｅ）の分子と衝突するようになる。こ
の衝突によって、多量の少数キャリア（ｍｉｎｏｒｉｔ
ｙ ｃａｒｒｉｅｒ）が発生され、これを衝突イオン化
現象（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ ｅｆｆｅ
ｃｔ）という。この際、ＳＯＩ基板はフローティングさ
れており、この衝突イオン化現象によって発生される少
数キャリアを除去する経路が備えられない。これによっ
て、少数キャリアは電界（ｆｉｅｌｄ）によってソース
／ドレイン領域に落ちるようになり、このような現象は
ドレイン領域の電流を増加させるキンク効果（ｋｉｎｋ
ｅｆｆｅｃｔ）を誘発する。
（ｓａｔｕｒａｔｉｏｎ）時、チャネルの流動電荷（ｍ
ｏｖｉｎｇ ｃｈａｒｇｅ）がＳＯＩ基板のシリコン格
子（ｌａｔｔｉｃｅ）の分子と衝突するようになる。こ
の衝突によって、多量の少数キャリア（ｍｉｎｏｒｉｔ
ｙ ｃａｒｒｉｅｒ）が発生され、これを衝突イオン化
現象（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ ｅｆｆｅ
ｃｔ）という。この際、ＳＯＩ基板はフローティングさ
れており、この衝突イオン化現象によって発生される少
数キャリアを除去する経路が備えられない。これによっ
て、少数キャリアは電界（ｆｉｅｌｄ）によってソース
／ドレイン領域に落ちるようになり、このような現象は
ドレイン領域の電流を増加させるキンク効果（ｋｉｎｋ
ｅｆｆｅｃｔ）を誘発する。
【００１２】ここで、キンク効果はＳＯＩ基板に形成さ
れるＭＯＳＦＥＴの回路設計に制限をもたらし、チャネ
ル領域に発生する少数キャリアが再結合されなく、この
少数キャリアはＳＯＩ基板に蓄積されて、基板バイアス
を増大させる。これによって、ＭＯＳＦＥＴの臨界電圧
が減少される。
れるＭＯＳＦＥＴの回路設計に制限をもたらし、チャネ
ル領域に発生する少数キャリアが再結合されなく、この
少数キャリアはＳＯＩ基板に蓄積されて、基板バイアス
を増大させる。これによって、ＭＯＳＦＥＴの臨界電圧
が減少される。
【００１３】従って、本発明の目的は、ＳＯＩ基板に形
成されるデバイスの閾値電圧の減少を防止できるＳＯＩ
基板での半導体デバイスを提供することである。
成されるデバイスの閾値電圧の減少を防止できるＳＯＩ
基板での半導体デバイスを提供することである。
【００１４】また、本発明の他の目的は、ＳＯＩ基板で
の半導体デバイスの製造方法を提供することである。
の半導体デバイスの製造方法を提供することである。
【００１５】
【課題を解決するための手段】請求項１記載の発明に係
る半導体デバイスは、ハンドリングウェーハと、ベリド
酸化膜および第１導伝型のデバイス層からなるＳＯＩ基
板、該ＳＯＩ基板のデバイス層の所定部分に形成され、
底面が前記デバイス層と接するフィールド酸化膜、該フ
ィールド酸化膜のデバイス層に形成される第１導伝型の
チャネルストップイオン領域、前記デバイス層上の所定
部分に形成されるゲート、該ゲート両側のデバイス層に
形成される第２導伝型のソース、ドレイン領域を含むこ
とを特徴とする。
る半導体デバイスは、ハンドリングウェーハと、ベリド
酸化膜および第１導伝型のデバイス層からなるＳＯＩ基
板、該ＳＯＩ基板のデバイス層の所定部分に形成され、
底面が前記デバイス層と接するフィールド酸化膜、該フ
ィールド酸化膜のデバイス層に形成される第１導伝型の
チャネルストップイオン領域、前記デバイス層上の所定
部分に形成されるゲート、該ゲート両側のデバイス層に
形成される第２導伝型のソース、ドレイン領域を含むこ
とを特徴とする。
【００１６】請求項２記載の発明に係る半導体デバイス
は、第１導伝型がＰ型であり、第２導伝型がＮ型である
ことを特徴とする。
は、第１導伝型がＰ型であり、第２導伝型がＮ型である
ことを特徴とする。
【００１７】請求項３記載の発明に係る半導体デバイス
は、第１導伝型がＮ型であり、第２導伝型がＰ型である
ことを特徴とする。
は、第１導伝型がＮ型であり、第２導伝型がＰ型である
ことを特徴とする。
【００１８】請求項４記載の発明に係る半導体デバイス
は、デバイス層の厚さが１０００乃至２０００オングス
トロームであることを特徴とする。
は、デバイス層の厚さが１０００乃至２０００オングス
トロームであることを特徴とする。
【００１９】請求項５記載の発明に係る半導体デバイス
は、チャネルストップイオン領域をなす不純物がボロン
イオンであることを特徴とする。
は、チャネルストップイオン領域をなす不純物がボロン
イオンであることを特徴とする。
【００２０】請求項６記載の発明に係る半導体デバイス
は、ソース、ドレイン領域の接合深さがデバイス層の厚
さより浅い深さで形成されることを特徴とする。
は、ソース、ドレイン領域の接合深さがデバイス層の厚
さより浅い深さで形成されることを特徴とする。
【００２１】請求項７記載の発明に係る半導体デバイス
の製造方法は、ハンドリングウェーハと、その上部にベ
リド酸化膜と、ベリド酸化膜上部に第１導伝型のデバイ
ス層を含むＳＯＩ基板を提供する工程と、前記ＳＯＩ基
板のデバイス層の所定部分を酸化してフィールド酸化膜
を形成する工程として、前記フィールド酸化膜の底面に
所定厚さのデバイス層が存在するようにフィールド酸化
膜を形成する工程と、前記フィールド酸化膜の底面のデ
バイス層に第１導伝型のチャネルストップイオン領域を
形成する工程と、前記フィールド酸化膜の間のデバイス
層上部にゲートを形成する工程と、前記ゲート両側のデ
バイス層に第２導伝型のソース、ドレイン領域を形成す
る工程とを含むことを特徴とする。
の製造方法は、ハンドリングウェーハと、その上部にベ
リド酸化膜と、ベリド酸化膜上部に第１導伝型のデバイ
ス層を含むＳＯＩ基板を提供する工程と、前記ＳＯＩ基
板のデバイス層の所定部分を酸化してフィールド酸化膜
を形成する工程として、前記フィールド酸化膜の底面に
所定厚さのデバイス層が存在するようにフィールド酸化
膜を形成する工程と、前記フィールド酸化膜の底面のデ
バイス層に第１導伝型のチャネルストップイオン領域を
形成する工程と、前記フィールド酸化膜の間のデバイス
層上部にゲートを形成する工程と、前記ゲート両側のデ
バイス層に第２導伝型のソース、ドレイン領域を形成す
る工程とを含むことを特徴とする。
【００２２】請求項８記載の発明に係る半導体デバイス
の製造方法は、デバイス層の厚さが１０００乃至２００
０オングストロームであることを特徴とする。
の製造方法は、デバイス層の厚さが１０００乃至２００
０オングストロームであることを特徴とする。
【００２３】請求項９記載の発明に係る半導体デバイス
の製造方法は、フィールド酸化膜を形成する工程が、Ｓ
ＯＩ基板のデバイス層上部にペッド酸化膜とシリコン窒
化膜を積層する工程と、前記シリコン窒化膜とペッド酸
化膜を素子分離領域が露出されるようにパターニングす
る工程と、前記露出された領域を酸化してフィールド酸
化膜を形成する工程とを含むことを特徴とする。
の製造方法は、フィールド酸化膜を形成する工程が、Ｓ
ＯＩ基板のデバイス層上部にペッド酸化膜とシリコン窒
化膜を積層する工程と、前記シリコン窒化膜とペッド酸
化膜を素子分離領域が露出されるようにパターニングす
る工程と、前記露出された領域を酸化してフィールド酸
化膜を形成する工程とを含むことを特徴とする。
【００２４】請求項１０記載の発明に係る半導体デバイ
スの製造方法は、フィールド酸化膜を形成する工程で、
前記フィールド酸化膜はデバイス層厚さの５０乃至９０
％のみがフィールド酸化に参与するようにすることを特
徴とする。
スの製造方法は、フィールド酸化膜を形成する工程で、
前記フィールド酸化膜はデバイス層厚さの５０乃至９０
％のみがフィールド酸化に参与するようにすることを特
徴とする。
【００２５】請求項１１記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型がＰ型であり、第２導伝型
がＮ型であることを特徴とする。
スの製造方法は、第１導伝型がＰ型であり、第２導伝型
がＮ型であることを特徴とする。
【００２６】請求項１２記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型がＮ型であり、第２導伝型
がＰ型であることを特徴とする。
スの製造方法は、第１導伝型がＮ型であり、第２導伝型
がＰ型であることを特徴とする。
【００２７】請求項１３記載の発明に係る半導体デバイ
スの製造方法は、チャネルストップイオン領域はフィー
ルド酸化膜底面のデバイス層に第１導伝型の不純物をイ
オン注入して形成することを特徴とする。
スの製造方法は、チャネルストップイオン領域はフィー
ルド酸化膜底面のデバイス層に第１導伝型の不純物をイ
オン注入して形成することを特徴とする。
【００２８】請求項１４記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型の不純物はボロンであるこ
とを特徴とする。
スの製造方法は、第１導伝型の不純物はボロンであるこ
とを特徴とする。
【００２９】請求項１５記載の発明に係る半導体デバイ
スの製造方法は、ゲート電極を形成する工程が、デバイ
ス層上部にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上部にポリシリコン膜を形成する工程と、前記ポ
リシリコン膜とゲート酸化膜を所定部分パターニングす
る工程とを含むことを特徴とする。
スの製造方法は、ゲート電極を形成する工程が、デバイ
ス層上部にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上部にポリシリコン膜を形成する工程と、前記ポ
リシリコン膜とゲート酸化膜を所定部分パターニングす
る工程とを含むことを特徴とする。
【００３０】請求項１６記載の発明に係る半導体デバイ
スの製造方法は、ソース、ドレイン領域を形成する工程
で、前記ソース、ドレイン領域は前記デバイス層の厚さ
より深くないように形成することを特徴とする。
スの製造方法は、ソース、ドレイン領域を形成する工程
で、前記ソース、ドレイン領域は前記デバイス層の厚さ
より深くないように形成することを特徴とする。
【００３１】
【発明の実施の形態】以下、本発明の一実施の形態を詳
細に説明する。図１は、本実施の形態によるＳＯＩ基板
に形成された半導体デバイスの断面図を示したもので、
図２の（Ａ），（Ｂ），（Ｃ）は本発明による半導体デ
バイスの製造方法を説明するための工程断面図である。
細に説明する。図１は、本実施の形態によるＳＯＩ基板
に形成された半導体デバイスの断面図を示したもので、
図２の（Ａ），（Ｂ），（Ｃ）は本発明による半導体デ
バイスの製造方法を説明するための工程断面図である。
【００３２】先ず、図１を参照し、ＳＯＩ基板１００は
シリコンハンドリングウェーハ１と、その上部に形成さ
れるベリド酸化膜２と、デバイスが形成されるべきデバ
イス層３からなる。次いで、ベリド酸化膜２はハンドリ
ングウェーハ１上部に形成され、ハンドリングウェーハ
１とデバイス層３を絶縁させる。また、デバイス層３
は、第１導伝型例えば、Ｐ型の不純物を含むシリコン層
として、従来のデバイス層よりは所定厚さ分厚く、約１
０００乃至２０００オングストロームの厚さを有する。
シリコンハンドリングウェーハ１と、その上部に形成さ
れるベリド酸化膜２と、デバイスが形成されるべきデバ
イス層３からなる。次いで、ベリド酸化膜２はハンドリ
ングウェーハ１上部に形成され、ハンドリングウェーハ
１とデバイス層３を絶縁させる。また、デバイス層３
は、第１導伝型例えば、Ｐ型の不純物を含むシリコン層
として、従来のデバイス層よりは所定厚さ分厚く、約１
０００乃至２０００オングストロームの厚さを有する。
【００３３】フィールド酸化膜６はデバイス層３の所定
部分に形成され、アクティブ領域ＡＡを限定する。この
際、フィールド酸化膜６とベリド酸化膜２とは接触しな
く、所定厚さのデバイス層３がフィールド酸化膜６とベ
リド酸化膜２の間にサンドイッチされている。
部分に形成され、アクティブ領域ＡＡを限定する。この
際、フィールド酸化膜６とベリド酸化膜２とは接触しな
く、所定厚さのデバイス層３がフィールド酸化膜６とベ
リド酸化膜２の間にサンドイッチされている。
【００３４】チャネルストップイオン領域Ｄは第１導伝
型不純物、例えば、ボロン領域として、フィールド酸化
膜６とベリド酸化膜２の間に挟まれたデバイス層３に形
成される。
型不純物、例えば、ボロン領域として、フィールド酸化
膜６とベリド酸化膜２の間に挟まれたデバイス層３に形
成される。
【００３５】ゲート酸化膜７とゲート８はフィールド酸
化膜６の間のアクティブ領域ＡＡに形成される。ゲート
８の両側のデバイス層３に第２導伝型を有するソース／
ドレイン領域１０Ａ，１０Ｂは形成される。この際、ソ
ース／ドレイン領域１０Ａ，１０Ｂの接合深さはデバイ
ス層３の厚さより浅く形成されるのが好ましい。
化膜６の間のアクティブ領域ＡＡに形成される。ゲート
８の両側のデバイス層３に第２導伝型を有するソース／
ドレイン領域１０Ａ，１０Ｂは形成される。この際、ソ
ース／ドレイン領域１０Ａ，１０Ｂの接合深さはデバイ
ス層３の厚さより浅く形成されるのが好ましい。
【００３６】この際、デバイス層３はフィールド酸化膜
６とベリド酸化膜２によって完全に絶縁されず、フィー
ルド酸化膜６とベリド酸化膜２の間にチャネルストップ
イオン領域Ｄを通じて隣接するアクティブ領域と連結さ
れる。デバイス層の所定部分に基板電圧を印加するよう
になれば、チャネルストップイオン領域Ｄを通じて、そ
れぞれのアクティブ領域に基板電圧が印加され、基板フ
ローティング現象が防止される。
６とベリド酸化膜２によって完全に絶縁されず、フィー
ルド酸化膜６とベリド酸化膜２の間にチャネルストップ
イオン領域Ｄを通じて隣接するアクティブ領域と連結さ
れる。デバイス層の所定部分に基板電圧を印加するよう
になれば、チャネルストップイオン領域Ｄを通じて、そ
れぞれのアクティブ領域に基板電圧が印加され、基板フ
ローティング現象が防止される。
【００３７】ここで、チャネルストップイオン領域Ｄは
その深さが微細なので、隣接するアクティブ領域（図示
しない）のＭＯＳＦＥＴと寄生パスが発生しなくて、ラ
ッチアップ現象が発生しない。
その深さが微細なので、隣接するアクティブ領域（図示
しない）のＭＯＳＦＥＴと寄生パスが発生しなくて、ラ
ッチアップ現象が発生しない。
【００３８】また、本実施の形態のＳＯＩ基板はデバイ
ス層の厚さが十分に確保され、ＱＢの大きさが増大す
る。これによって閾値電圧が増大する。
ス層の厚さが十分に確保され、ＱＢの大きさが増大す
る。これによって閾値電圧が増大する。
【００３９】一方、デバイス層の厚さが従来に比べ増大
することによって、面積接合キャパシタンスが増加する
けれども、その増加分が微細で、ＭＯＳＦＥＴの閾値電
圧には大きい影響を及ぼさない。
することによって、面積接合キャパシタンスが増加する
けれども、その増加分が微細で、ＭＯＳＦＥＴの閾値電
圧には大きい影響を及ぼさない。
【００４０】このような半導体デバイスの製造方法を図
２に基づいて詳細に説明する。図２（Ａ）に示すよう
に、ハンドリングウェーハ１と、ベリド酸化膜２および
シリコンデバイス層３を含むＳＯＩ基板１００が備えら
れる。この際、ＳＯＩ基板１００はＳＩＭＯＸまたはボ
ンディング方式中いずれか一つで形成でき得る。ここ
で、デバイス層３は第１導伝型例えば、Ｐ型の不純物を
含むシリコン層であり、その厚さは例えば１０００乃至
２０００オングストロームである。
２に基づいて詳細に説明する。図２（Ａ）に示すよう
に、ハンドリングウェーハ１と、ベリド酸化膜２および
シリコンデバイス層３を含むＳＯＩ基板１００が備えら
れる。この際、ＳＯＩ基板１００はＳＩＭＯＸまたはボ
ンディング方式中いずれか一つで形成でき得る。ここ
で、デバイス層３は第１導伝型例えば、Ｐ型の不純物を
含むシリコン層であり、その厚さは例えば１０００乃至
２０００オングストロームである。
【００４１】その後、ペド酸化膜４と、シリコン酸化膜
５はシリコンデバイス層３上部に順次的に積層される。
次いで、ペド酸化膜４とシリコン窒化膜５とは素子分離
領域Ｆが露出されるようにパターニングされる。
５はシリコンデバイス層３上部に順次的に積層される。
次いで、ペド酸化膜４とシリコン窒化膜５とは素子分離
領域Ｆが露出されるようにパターニングされる。
【００４２】図２（Ｂ）を参照して、フィールド酸化膜
６は露出されたデバイス層３が熱酸化され形成される。
この際、フィールド酸化膜６は露出されたデバイス層３
の全部分が酸化されなくて、デバイス層３厚さの５０乃
至９０％のみが酸化工程に参与するようにする。従っ
て、フィールド酸化膜６の底面とベリド酸化膜２の間に
は所定厚さのデバイス層３が一部存在する。フィールド
酸化膜６によって、アクティブ領域ＡＡが限定され、パ
ターニングされたペッド酸化膜４とシリコン窒化膜５は
公知の方式で除去される。
６は露出されたデバイス層３が熱酸化され形成される。
この際、フィールド酸化膜６は露出されたデバイス層３
の全部分が酸化されなくて、デバイス層３厚さの５０乃
至９０％のみが酸化工程に参与するようにする。従っ
て、フィールド酸化膜６の底面とベリド酸化膜２の間に
は所定厚さのデバイス層３が一部存在する。フィールド
酸化膜６によって、アクティブ領域ＡＡが限定され、パ
ターニングされたペッド酸化膜４とシリコン窒化膜５は
公知の方式で除去される。
【００４３】その後、図２（Ｃ）に図示されたように、
チャネルストップイオン領域Ｄはフィールド酸化膜６下
部に第１導伝型の不純物、例えば、ボロンＢがイオン注
入され形成される。そうした後、ゲート酸化膜７はデバ
イス層３上部に１５０乃至２００オングストロームの厚
さで形成され、ポリシリコン膜はゲート酸化膜７上部に
所定厚さで形成される。次いで、ポリシリコン膜とゲー
ト酸化膜７は所定部分パターニングされて、ゲート８が
形成される。その後、絶縁膜はゲート８が形成されたデ
バイス層３上部に所定厚さで蒸着された後、異方性エッ
チングされ、ゲート８の両側壁にスペーサ９が形成され
る。その後、ソース／ドレイン領域１０Ａ，１０Ｂがゲ
ート８の両側のアクティブ領域ＡＡに第２導伝型の不純
物がイオン注入されることによって形成される。ソース
／ドレイン領域１０Ａ，１０Ｂを形成するためのイオン
注入工程時、ソース／ドレイン領域１０Ａ，１０Ｂがデ
バイス層３の厚さより深くないようにイオン注入する。
ＳＯＩ基板に半導体デバイスが完成される。なお、本発
明は以上説明した実施の形態例に限定されるものでな
い。
チャネルストップイオン領域Ｄはフィールド酸化膜６下
部に第１導伝型の不純物、例えば、ボロンＢがイオン注
入され形成される。そうした後、ゲート酸化膜７はデバ
イス層３上部に１５０乃至２００オングストロームの厚
さで形成され、ポリシリコン膜はゲート酸化膜７上部に
所定厚さで形成される。次いで、ポリシリコン膜とゲー
ト酸化膜７は所定部分パターニングされて、ゲート８が
形成される。その後、絶縁膜はゲート８が形成されたデ
バイス層３上部に所定厚さで蒸着された後、異方性エッ
チングされ、ゲート８の両側壁にスペーサ９が形成され
る。その後、ソース／ドレイン領域１０Ａ，１０Ｂがゲ
ート８の両側のアクティブ領域ＡＡに第２導伝型の不純
物がイオン注入されることによって形成される。ソース
／ドレイン領域１０Ａ，１０Ｂを形成するためのイオン
注入工程時、ソース／ドレイン領域１０Ａ，１０Ｂがデ
バイス層３の厚さより深くないようにイオン注入する。
ＳＯＩ基板に半導体デバイスが完成される。なお、本発
明は以上説明した実施の形態例に限定されるものでな
い。
【００４４】本実施の形態ではチャネルストップイオン
領域をフィールド酸化膜を形成した後に形成したが、フ
ィールド酸化工程以前にチャネルストップイオンをイオ
ン注入しても差支えない。
領域をフィールド酸化膜を形成した後に形成したが、フ
ィールド酸化工程以前にチャネルストップイオンをイオ
ン注入しても差支えない。
【００４５】また、本実施の形態では第１導伝型はＰ型
で、第２導伝型はＮ型を例にして説明したが、第１導伝
型はＮ型で，第２導伝型はＰ型として工程を進行しても
同一な効果を得ることができる。
で、第２導伝型はＮ型を例にして説明したが、第１導伝
型はＮ型で，第２導伝型はＰ型として工程を進行しても
同一な効果を得ることができる。
【００４６】
【発明の効果】以上、説明したように、ＳＯＩ基板のフ
ィールド酸化工程時、フィールド酸化膜底面にデバイス
層が残っているように酸化して、アクティブ領域間を連
結させる通路を形成し、ＳＯＩ基板がフローティングさ
れることを防止し、キンク効果によるＶＴ 電圧の減少
を防止できる効果がある。
ィールド酸化工程時、フィールド酸化膜底面にデバイス
層が残っているように酸化して、アクティブ領域間を連
結させる通路を形成し、ＳＯＩ基板がフローティングさ
れることを防止し、キンク効果によるＶＴ 電圧の減少
を防止できる効果がある。
【００４７】また、デバイス層の厚さを確保して、ＱＢ
の大きさを増大させることによって閾値電圧の減少を
防止できる効果がある。
の大きさを増大させることによって閾値電圧の減少を
防止できる効果がある。
【図１】本発明の一実施の形態によるＳＯＩ基板に形成
された半導体デバイスの断面図である。
された半導体デバイスの断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の一実施の形態によ
る半導体デバイスの製造方法を説明するための工程断面
図である。
る半導体デバイスの製造方法を説明するための工程断面
図である。
【図３】（Ａ）〜（Ｃ）は、従来のＳＯＩ基板にＭＯＳ
ＦＥＴを形成する半導体デバイスの製造方法を説明する
ための工程断面図である。
ＦＥＴを形成する半導体デバイスの製造方法を説明する
ための工程断面図である。
１ ハンドリングウェーハ ２ ベリド酸化膜 ３ デバイス層 ４ ペッド酸化膜 ５ シリコン窒化膜 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート ９ スペーサ １０Ａ ソース領域 １０Ｂ ドレイン領域 １００ ＳＯＩ基板 Ｄ チャネルストップ領域 Ｆ 素子分離領域 ＡＡ アクティブ領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/78 H01L 29/76 H01L 29/772
Claims (16)
- 【請求項１】 ハンドリングウェーハと、ベリド酸化膜
および第１導伝型のデバイス層からなるＳＯＩ基板； 前記ＳＯＩ基板のデバイス層の所定部分に形成され、底
面が前記デバイス層と接するフィールド酸化膜； 前記フィールド酸化膜のデバイス層に形成される第１導
伝型のチャネルストップイオン領域； 前記デバイス層上の所定部分に形成されるゲート； 前記ゲート両側のデバイス層に形成される第２導伝型の
ソース、ドレイン領域を含むことを特徴とする半導体デ
バイス。 - 【請求項２】 前記第１導伝型はＰ型であり、第２導伝
型はＮ型であることを特徴とする請求項１記載の半導体
デバイス。 - 【請求項３】 前記第１導伝型はＮ型であり、第２導伝
型はＰ型であることを特徴とする請求項１記載の半導体
デバイス。 - 【請求項４】 前記デバイス層の厚さは１０００乃至２
０００オングストロームであることを特徴とする請求項
１記載の半導体デバイス。 - 【請求項５】 前記チャネルストップイオン領域をなす
不純物はボロンイオンであることを特徴とする請求項１
記載の半導体デバイス。 - 【請求項６】 前記ソース、ドレイン領域の接合深さは
デバイス層の厚さより浅い深さで形成されることを特徴
とする請求項１記載の半導体デバイス。 - 【請求項７】 ハンドリングウェーハと、その上部にベ
リド酸化膜と、ベリド酸化膜上部に第１導伝型のデバイ
ス層を含むＳＯＩ基板を提供する工程と、 前記ＳＯＩ基板のデバイス層の所定部分を酸化してフィ
ールド酸化膜を形成する工程として、前記フィールド酸
化膜の底面に所定厚さのデバイス層が存在するようにフ
ィールド酸化膜を形成する工程と、 前記フィールド酸化膜の底面のデバイス層に第１導伝型
のチャネルストップイオン領域を形成する工程と、 前記フィールド酸化膜の間のデバイス層上部にゲートを
形成する工程と、 前記ゲート両側のデバイス層に第２導伝型のソース、ド
レイン領域を形成する工程とを含むことを特徴とする半
導体デバイスの製造方法。 - 【請求項８】 前記デバイス層の厚さは１０００乃至２
０００オングストロームであることを特徴とする請求項
７記載の半導体デバイスの製造方法。 - 【請求項９】 前記フィールド酸化膜を形成する工程
は、 前記ＳＯＩ基板のデバイス層上部にペッド酸化膜と、シ
リコン窒化膜を積層する工程と、 前記シリコン窒化膜と、ペッド酸化膜を素子分離領域が
露出されるようにパターニングする工程と、 前記露出された領域を酸化してフィールド酸化膜を形成
する工程とを含むことを特徴とする請求項８記載の半導
体デバイスの製造方法。 - 【請求項１０】 前記フィールド酸化膜を形成する工程
で、前記フィールド酸化膜はデバイス層厚さの５０乃至
９０％のみがフィールド酸化に参与するようにすること
を特徴とする請求項９記載の半導体デバイスの製造方
法。 - 【請求項１１】 前記第１導伝型はＰ型であり、第２導
伝型はＮ型であることを特徴とする請求項７記載の半導
体デバイスの製造方法。 - 【請求項１２】 前記第１導伝型はＮ型であり、第２導
伝型はＰ型であることを特徴とする請求項７記載の半導
体デバイスの製造方法。 - 【請求項１３】 前記チャネルストップイオン領域は前
記フィールド酸化膜底面のデバイス層に第１導伝型の不
純物をイオン注入して形成することを特徴とする請求項
７記載の半導体デバイスの製造方法。 - 【請求項１４】 前記第１導伝型の不純物はボロンであ
ることを特徴とする請求項７記載の半導体デバイスの製
造方法。 - 【請求項１５】 前記ゲート電極を形成する工程は、 前記デバイス層上部にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上部にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜とゲート酸化膜を所定部分パターニ
ングする工程とを含むことを特徴とする請求項７記載の
半導体デバイスの製造方法。 - 【請求項１６】 前記ソース、ドレイン領域を形成する
工程で、前記ソース、ドレイン領域は前記デバイス層の
厚さより深くないように形成することを特徴とする請求
項７記載の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066069A KR100197656B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 에스.오.아이.소자의 제조방법 |
| KR1995P66069 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012894A JPH1012894A (ja) | 1998-01-16 |
| JP2936536B2 true JP2936536B2 (ja) | 1999-08-23 |
Family
ID=19447237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8358680A Expired - Fee Related JP2936536B2 (ja) | 1995-12-29 | 1996-12-27 | 半導体デバイスおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| KR (1) | KR100197656B1 (ja) |
| DE (1) | DE19654711C2 (ja) |
| GB (1) | GB2308739B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4054557B2 (ja) * | 2001-10-10 | 2008-02-27 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JP4139105B2 (ja) | 2001-12-20 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL164424C (nl) * | 1970-06-04 | 1980-12-15 | Philips Nv | Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag. |
| US4435895A (en) * | 1982-04-05 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Process for forming complementary integrated circuit devices |
| EP0157780B1 (en) * | 1983-09-30 | 1988-05-18 | Hughes Aircraft Company | High density mosfet with field oxide aligned channel stops and method of fabricating the same |
| NL8501720A (nl) * | 1985-06-14 | 1987-01-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
-
1995
- 1995-12-29 KR KR1019950066069A patent/KR100197656B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8358680A patent/JP2936536B2/ja not_active Expired - Fee Related
- 1996-12-27 GB GB9626975A patent/GB2308739B/en not_active Expired - Fee Related
- 1996-12-30 DE DE19654711A patent/DE19654711C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054268A (ko) | 1997-07-31 |
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