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JP2936536B2 - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2936536B2
JP2936536B2 JP8358680A JP35868096A JP2936536B2 JP 2936536 B2 JP2936536 B2 JP 2936536B2 JP 8358680 A JP8358680 A JP 8358680A JP 35868096 A JP35868096 A JP 35868096A JP 2936536 B2 JP2936536 B2 JP 2936536B2
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JP
Japan
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oxide film
device layer
type
semiconductor device
forming
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Hyundai Electronics Industries Co Ltd
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体デバイスおよ
びその製造方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）基板に形成される半導体
デバイスおよびその製造方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to SOI (silicon).
The present invention relates to a semiconductor device formed on an on-insulator substrate and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】従来のＳＯＩ基板は、ハンドリングウェ
ーハと、半導体デバイスが形成されるデバイス層および
ハンドリングウェーハと、デバイス層を電気的に絶縁さ
せるベリド酸化膜からなる。2. Description of the Related Art A conventional SOI substrate comprises a handling wafer, a device layer and a handling wafer on which semiconductor devices are formed, and a belide oxide film for electrically insulating the device layer.

【０００３】ＳＯＩ基板に形成されるＭＯＳＦＥＴは４
個のターミナル、即ちゲート、ソース、ドレイン、ボデ
ィ（ｂｏｄｙ）の電極を有するベルク（ｂｕｌｋ）トラ
ンジスタに比して、ボディに対するコンタクトが必要で
なく、３個のターミナル即ち、ゲート、ソース、ドレイ
ンが備えられ、チップサイズを減少できる。A MOSFET formed on an SOI substrate has four MOSFETs.
Number of terminals, i.e., the gate, source, drain, compared to Berg (bulk) transistor having an electrode body (body), contactors bets is not necessary for the body, the three terminals i.e., gate, source, drain Provided to reduce chip size.

【０００４】また、ＳＯＩ基板に形成されるＭＯＳＦＥ
Ｔは、ベルクトランジスタとは異なり、別途のウェル
（ｗｅｌｌ）工程を必要とせず、素子分離膜とベリド酸
化膜が連結されており、ＭＯＳＦＥＴのアクティブ領域
が完全に分離されるので、ＣＭＯＳトランジスタの主な
問題点のラッチアップ（ｌａｔｃｈ−ｕｐ）問題が生じ
ない。Also, a MOSFE formed on an SOI substrate
Unlike the Berg transistor, T does not require a separate well process, and has an element isolation film and a buried oxide film connected to each other, so that the active region of the MOSFET is completely isolated. There is no latch-up problem.

【０００５】また、ＳＯＩ基板でデバイスが形成される
デバイス層の厚さはＭＯＳＦＥＴのソース、ドレインの
接合深さと同一であるので、ソース、ドレインの面積接
合キャパシタンス（Ａｒｅａ ｊｕｎｃｔｉｏｎ ｃａ
ｐａｃｉｔａｎｃｅ）がほとんどなく、ソースまたはド
レイン領域とデバイス層間に接合キャパシタンスのみが
存在する。従って、ＳＯＩ基板に形成されるＭＯＳＦＥ
Ｔはベルク型のＭＯＳＦＥＴに比して高速および低電力
特性を有する。Since the thickness of a device layer in which a device is formed on an SOI substrate is the same as the junction depth of the source and drain of the MOSFET, the area junction capacitance of the source and drain (Area junction ca)
and there is only junction capacitance between the source or drain region and the device layer. Therefore, the MOSFE formed on the SOI substrate
T has high-speed and low-power characteristics as compared to a Berg-type MOSFET.

【０００６】そして、このＳＯＩ基板は形成方法によっ
て、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎｂｙ Ｉｍｐｌ
ａｎｔｅｄ ＯＸｙｇｅｎ）方式とボンディング方式が
あるが、その中ＳＩＭＯＸ方式はシリコン基板内に酸素
イオンを注入して、シリコンウェーハ内にベリド酸化膜
を形成する技術であり、ボンディング方式は少なくとも
いずれか一つのシリコンウェーハ上部に絶縁膜を形成し
た後、ウェーハ等をボンディングする技術である。The SOI substrate is formed by a SIMOX (Separationby Impl) depending on a forming method.
SIMOX method is a technique in which oxygen ions are implanted into a silicon substrate to form a buried oxide film in a silicon wafer, and the bonding method uses at least one of silicon This is a technique for bonding a wafer or the like after forming an insulating film on the wafer.

【０００７】次いで、従来のボンディング方式によるＳ
ＯＩ基板にデバイスを製造する方法を添付図１に基づい
て詳細に説明する。図３（Ａ）を参照して、上部にベリ
ド酸化膜２１が形成されたハンドリングウェーハ２０
と、デバイス用シリコンウェーハ２２が備えられる。こ
の際、ベリド酸化膜２１はデバイス用シリコンウェーハ
２２上にも形成できるし、熱酸化方式によって形成され
る。Next, S by the conventional bonding method
A method of manufacturing a device on an OI substrate will be described in detail with reference to FIG. Referring to FIG. 3A, a handling wafer 20 having a belide oxide film 21 formed thereon is provided.
And a device silicon wafer 22. At this time, the buried oxide film 21 can be formed on the device silicon wafer 22 or is formed by a thermal oxidation method.

【０００８】図３（Ｂ）に示すように、ハンドリングウ
ェーハ２０とデバイス用シリコンウェーハ２２はベリド
酸化膜２１を間においてボンディングされる。次いで、
デバイス用シリコンウェーハ２２はグラインディング
（ｇｒｉｎｄｉｎｇ）およびラッピング（ｌａｐｐｉｎ
ｇ）方式によって所定厚さ分除去された後、高い精度に
よりデバイス用シリコンウェーハ２２を化学的機械的研
磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）されて、薄膜のデバイス層２２Ａが形成
される。次いで、ペッド酸化膜２３とシリコン窒化膜２
４はデバイス層２２Ａ上部に所定厚さでそれぞれ蒸着さ
れた後、ペッド酸化膜２３とシリコン窒化膜２４は素子
分離予定領域Ｆが露出されるようにパターニングされ
る。As shown in FIG. 3B, the handling wafer 20 and the device silicon wafer 22 are bonded with a buried oxide film 21 therebetween. Then
The device silicon wafer 22 is formed by grinding and lapping.
g) After being removed by a predetermined thickness by the method, the device silicon wafer 22 is chemically and mechanically polished with high precision.
In this case, a thin device layer 22A is formed. Next, the pad oxide film 23 and the silicon nitride film 2
4 is deposited on the device layer 22A to a predetermined thickness, and then the ped oxide film 23 and the silicon nitride film 24 are patterned so as to expose the device isolation region F.

【０００９】その後、図３（Ｃ）に図示されたように、
露出されたデバイス層２２部分は熱酸化されて、フィー
ルド酸化膜２５が形成される。ここで、フィールド酸化
膜２５の底面はベリド酸化膜２１と接触されて、素子が
形成されるアクティブ領域は完全に分離される。次い
で、ゲート酸化膜２６とポリシリコン膜はデバイス層２
２Ａ上部に順次的に形成され、所定部分パターニングさ
れて、ゲート２７が形成される。絶縁膜が所定厚さで蒸
着された後、絶縁膜が異方性（ｕｎｉｓｏｔｒｏｐｉ
ｃ）エッチングでゲート２７の両側壁にスペーサ２８が
形成される。ソース／ドレイン領域２９Ａ，２９Ｂはゲ
ート２７とフィールド酸化膜２５の間のデバイス層２２
Ａに第２導伝型の不純物がイオン注入されて形成され
る。ここで、ソース／ドレイン領域２９Ａ，２９Ｂはベ
リド酸化膜２１と接するようなって、接合キャパシタン
スと漏泄電流が発生しないようになる。[0009] Thereafter, as shown in FIG.
The exposed device layer 22 is thermally oxidized to form a field oxide film 25. Here, the bottom surface of field oxide film 25 is brought into contact with buried oxide film 21 to completely separate an active region where an element is formed. Next, the gate oxide film 26 and the polysilicon film are combined with the device layer 2.
The gate 27 is formed sequentially on the upper portion 2A and is patterned in a predetermined portion. After the insulating layer is deposited to a predetermined thickness, the insulating layer is anisotropically (unisotropi).
c) Spacers 28 are formed on both side walls of the gate 27 by etching. The source / drain regions 29A and 29B serve as device layers 22 between the gate 27 and the field oxide film 25.
A is formed by ion-implanting a second conductivity type impurity into A. Here, the source / drain regions 29A and 29B are in contact with the buried oxide film 21, so that no junction capacitance and no leakage current are generated.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板に形成される半導体デバイスは次ぎのような問題点
を有している。第１に、デバイスが形成されるデバイス
層２２Ａが薄膜で形成されることによって、ＭＯＳＦＥ
Ｔの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
が変化する。さらに具体的に説明すれば、閾値電圧（Ｖ
Ｔ）は式（１）のように示される。 ＶＴ＝ ＶＦＢ＋ ＱＢ／ Ｃｏｘ ・・・（１） ここで、ＶＴは臨界電圧を示し、ＶＦＢはプレッベンド
電圧を示し、ＱＢはチャネルチャージを示し、Ｃｏｘは
酸化膜の充電容量を示す。この際、ＱＢはデバイス層の
厚さに比例する。従って、デバイス層の厚さが薄くなる
ことによってＱＢが減少し、ＶＴ を減少させる。SUMMARY OF THE INVENTION However, SOI
The semiconductor device formed on the substrate has the following problems. First, since the device layer 22A on which the device is formed is formed of a thin film, the MOSFE
Threshold voltage of T (threshold voltage)
Changes. More specifically, the threshold voltage (V
T) is expressed as in equation (1). VT = VFB + QB / Cox (1) Here, VT indicates a critical voltage, VFB indicates a prebend voltage, QB indicates a channel charge, and Cox indicates a charge capacity of an oxide film. At this time, QB is proportional to the thickness of the device layer. Therefore, as the device layer thickness decreases, QB decreases and VT decreases.

【００１１】第２に、ＳＯＩ基板でチャネル領域の飽和
（ｓａｔｕｒａｔｉｏｎ）時、チャネルの流動電荷（ｍ
ｏｖｉｎｇ ｃｈａｒｇｅ）がＳＯＩ基板のシリコン格
子（ｌａｔｔｉｃｅ）の分子と衝突するようになる。こ
の衝突によって、多量の少数キャリア（ｍｉｎｏｒｉｔ
ｙ ｃａｒｒｉｅｒ）が発生され、これを衝突イオン化
現象（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ ｅｆｆｅ
ｃｔ）という。この際、ＳＯＩ基板はフローティングさ
れており、この衝突イオン化現象によって発生される少
数キャリアを除去する経路が備えられない。これによっ
て、少数キャリアは電界（ｆｉｅｌｄ）によってソース
／ドレイン領域に落ちるようになり、このような現象は
ドレイン領域の電流を増加させるキンク効果（ｋｉｎｋ
ｅｆｆｅｃｔ）を誘発する。Second, when the channel region is saturated in the SOI substrate, the channel charge (m
The oving charge may collide with molecules of the silicon lattice of the SOI substrate. Due to this collision, a large number of minority carriers (minorit
y carrier) is generated, which is referred to as an impact ionization effect.
ct). At this time, the SOI substrate is floating, and no path is provided for removing minority carriers generated by the collision ionization phenomenon. As a result, minority carriers fall into the source / drain regions due to an electric field, and such a phenomenon causes a kink effect (kink effect) that increases current in the drain region.
effect).

【００１２】ここで、キンク効果はＳＯＩ基板に形成さ
れるＭＯＳＦＥＴの回路設計に制限をもたらし、チャネ
ル領域に発生する少数キャリアが再結合されなく、この
少数キャリアはＳＯＩ基板に蓄積されて、基板バイアス
を増大させる。これによって、ＭＯＳＦＥＴの臨界電圧
が減少される。Here, the kink effect imposes a limitation on the circuit design of the MOSFET formed on the SOI substrate, and the minority carriers generated in the channel region are not recombined. Increase. This reduces the critical voltage of the MOSFET.

【００１３】従って、本発明の目的は、ＳＯＩ基板に形
成されるデバイスの閾値電圧の減少を防止できるＳＯＩ
基板での半導体デバイスを提供することである。Therefore, an object of the present invention is to provide an SOI device capable of preventing a threshold voltage of a device formed on an SOI substrate from decreasing.
It is to provide a semiconductor device on a substrate.

【００１４】また、本発明の他の目的は、ＳＯＩ基板で
の半導体デバイスの製造方法を提供することである。It is another object of the present invention to provide a method for manufacturing a semiconductor device on an SOI substrate.

【００１５】[0015]

【課題を解決するための手段】請求項１記載の発明に係
る半導体デバイスは、ハンドリングウェーハと、ベリド
酸化膜および第１導伝型のデバイス層からなるＳＯＩ基
板、該ＳＯＩ基板のデバイス層の所定部分に形成され、
底面が前記デバイス層と接するフィールド酸化膜、該フ
ィールド酸化膜のデバイス層に形成される第１導伝型の
チャネルストップイオン領域、前記デバイス層上の所定
部分に形成されるゲート、該ゲート両側のデバイス層に
形成される第２導伝型のソース、ドレイン領域を含むこ
とを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising a handling wafer, an SOI substrate including a buried oxide film and a first conductive type device layer, and a predetermined device layer of the SOI substrate. Formed into parts,
Field oxide bottom is in contact with said device layer, said field channel be sampled Ppuion region of the first conductivity type formed in the device layer of the oxide film, a gate is formed in a predetermined portion on the device layer, the gate sides And a second conductive type source / drain region formed in the device layer.

【００１６】請求項２記載の発明に係る半導体デバイス
は、第１導伝型がＰ型であり、第２導伝型がＮ型である
ことを特徴とする。A semiconductor device according to a second aspect of the present invention is characterized in that the first conductive type is a P-type and the second conductive type is an N-type.

【００１７】請求項３記載の発明に係る半導体デバイス
は、第１導伝型がＮ型であり、第２導伝型がＰ型である
ことを特徴とする。A semiconductor device according to a third aspect of the present invention is characterized in that the first conductive type is N-type and the second conductive type is P-type.

【００１８】請求項４記載の発明に係る半導体デバイス
は、デバイス層の厚さが１０００乃至２０００オングス
トロームであることを特徴とする。A semiconductor device according to a fourth aspect of the present invention is characterized in that the thickness of the device layer is 1000 to 2000 angstroms.

【００１９】請求項５記載の発明に係る半導体デバイス
は、チャネルストップイオン領域をなす不純物がボロン
イオンであることを特徴とする。[0019] The semiconductor device according to the invention of claim 5, wherein the impurity forming the channel be sampled Ppuion region is characterized by a boron ion.

【００２０】請求項６記載の発明に係る半導体デバイス
は、ソース、ドレイン領域の接合深さがデバイス層の厚
さより浅い深さで形成されることを特徴とする。A semiconductor device according to a sixth aspect of the present invention is characterized in that the junction depth of the source and drain regions is formed at a depth smaller than the thickness of the device layer.

【００２１】請求項７記載の発明に係る半導体デバイス
の製造方法は、ハンドリングウェーハと、その上部にベ
リド酸化膜と、ベリド酸化膜上部に第１導伝型のデバイ
ス層を含むＳＯＩ基板を提供する工程と、前記ＳＯＩ基
板のデバイス層の所定部分を酸化してフィールド酸化膜
を形成する工程として、前記フィールド酸化膜の底面に
所定厚さのデバイス層が存在するようにフィールド酸化
膜を形成する工程と、前記フィールド酸化膜の底面のデ
バイス層に第１導伝型のチャネルストップイオン領域を
形成する工程と、前記フィールド酸化膜の間のデバイス
層上部にゲートを形成する工程と、前記ゲート両側のデ
バイス層に第２導伝型のソース、ドレイン領域を形成す
る工程とを含むことを特徴とする。According to a seventh aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: an SOI substrate including a handling wafer, a buried oxide film thereon, and a first conductive type device layer above the buried oxide film. Forming a field oxide film by oxidizing a predetermined portion of the device layer of the SOI substrate to form a field oxide film, wherein the field oxide film has a predetermined thickness on a bottom surface of the field oxide film. If, forming a channel be sampled Ppuion region of the first conductivity type in the device layer of the bottom surface of said field oxide film, forming a gate in the device layer top between said field oxide film, the gate sides Forming source and drain regions of the second conductivity type in the device layer.

【００２２】請求項８記載の発明に係る半導体デバイス
の製造方法は、デバイス層の厚さが１０００乃至２００
０オングストロームであることを特徴とする。In the method of manufacturing a semiconductor device according to the present invention, the thickness of the device layer is 1000 to 200.
0 Angstrom.

【００２３】請求項９記載の発明に係る半導体デバイス
の製造方法は、フィールド酸化膜を形成する工程が、Ｓ
ＯＩ基板のデバイス層上部にペッド酸化膜とシリコン窒
化膜を積層する工程と、前記シリコン窒化膜とペッド酸
化膜を素子分離領域が露出されるようにパターニングす
る工程と、前記露出された領域を酸化してフィールド酸
化膜を形成する工程とを含むことを特徴とする。According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device, the step of forming a field oxide film includes the step of
Laminating a ped oxide film and a silicon nitride film on the device layer of the OI substrate, patterning the silicon nitride film and the ped oxide film so that an element isolation region is exposed, and oxidizing the exposed region. Forming a field oxide film.

【００２４】請求項１０記載の発明に係る半導体デバイ
スの製造方法は、フィールド酸化膜を形成する工程で、
前記フィールド酸化膜はデバイス層厚さの５０乃至９０
％のみがフィールド酸化に参与するようにすることを特
徴とする。According to a tenth aspect of the present invention, in the method of manufacturing a semiconductor device, the step of forming a field oxide film includes the steps of:
The field oxide film has a device layer thickness of 50 to 90
It is characterized in that only% participates in the field oxidation.

【００２５】請求項１１記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型がＰ型であり、第２導伝型
がＮ型であることを特徴とする。According to an eleventh aspect of the present invention, in the method of manufacturing a semiconductor device, the first conductive type is a P-type and the second conductive type is an N-type.

【００２６】請求項１２記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型がＮ型であり、第２導伝型
がＰ型であることを特徴とする。According to a twelfth aspect of the present invention, in the method of manufacturing a semiconductor device, the first conductive type is an N-type and the second conductive type is a P-type.

【００２７】請求項１３記載の発明に係る半導体デバイ
スの製造方法は、チャネルストップイオン領域はフィー
ルド酸化膜底面のデバイス層に第１導伝型の不純物をイ
オン注入して形成することを特徴とする。The manufacturing method of a semiconductor device according to the invention of claim 13 wherein the channel be sampled Ppuion region and characterized by forming with the first conductivity type impurity ions are implanted in the device layer of the field oxide film bottom I do.

【００２８】請求項１４記載の発明に係る半導体デバイ
スの製造方法は、第１導伝型の不純物はボロンであるこ
とを特徴とする。According to a fourteenth aspect of the present invention, in the method of manufacturing a semiconductor device, the impurity of the first conductivity type is boron.

【００２９】請求項１５記載の発明に係る半導体デバイ
スの製造方法は、ゲート電極を形成する工程が、デバイ
ス層上部にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上部にポリシリコン膜を形成する工程と、前記ポ
リシリコン膜とゲート酸化膜を所定部分パターニングす
る工程とを含むことを特徴とする。According to a fifteenth aspect of the present invention, the step of forming a gate electrode includes the steps of forming a gate oxide film on a device layer and forming a polysilicon film on the gate oxide film. And patterning the polysilicon film and the gate oxide film in a predetermined portion.

【００３０】請求項１６記載の発明に係る半導体デバイ
スの製造方法は、ソース、ドレイン領域を形成する工程
で、前記ソース、ドレイン領域は前記デバイス層の厚さ
より深くないように形成することを特徴とする。According to a sixteenth aspect of the present invention, in the step of forming a source and a drain region, the source and the drain region are formed so as not to be deeper than a thickness of the device layer. I do.

【００３１】[0031]

【発明の実施の形態】以下、本発明の一実施の形態を詳
細に説明する。図１は、本実施の形態によるＳＯＩ基板
に形成された半導体デバイスの断面図を示したもので、
図２の（Ａ），（Ｂ），（Ｃ）は本発明による半導体デ
バイスの製造方法を説明するための工程断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in detail. FIG. 1 is a sectional view of a semiconductor device formed on an SOI substrate according to the present embodiment.
2A, 2B, and 2C are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.

【００３２】先ず、図１を参照し、ＳＯＩ基板１００は
シリコンハンドリングウェーハ１と、その上部に形成さ
れるベリド酸化膜２と、デバイスが形成されるべきデバ
イス層３からなる。次いで、ベリド酸化膜２はハンドリ
ングウェーハ１上部に形成され、ハンドリングウェーハ
１とデバイス層３を絶縁させる。また、デバイス層３
は、第１導伝型例えば、Ｐ型の不純物を含むシリコン層
として、従来のデバイス層よりは所定厚さ分厚く、約１
０００乃至２０００オングストロームの厚さを有する。First, referring to FIG. 1, an SOI substrate 100 includes a silicon handling wafer 1, a buried oxide film 2 formed thereon, and a device layer 3 on which devices are to be formed. Next, the buried oxide film 2 is formed on the handling wafer 1 to insulate the handling wafer 1 from the device layer 3. Also, device layer 3
Is a first conductive type, for example, a silicon layer containing a P-type impurity, is thicker by a predetermined thickness than a conventional device layer, and is approximately 1
It has a thickness of 2,000 to 2,000 angstroms.

【００３３】フィールド酸化膜６はデバイス層３の所定
部分に形成され、アクティブ領域ＡＡを限定する。この
際、フィールド酸化膜６とベリド酸化膜２とは接触しな
く、所定厚さのデバイス層３がフィールド酸化膜６とベ
リド酸化膜２の間にサンドイッチされている。The field oxide film 6 is formed on a predetermined portion of the device layer 3, and defines an active area AA. At this time, the field oxide film 6 and the buried oxide film 2 are not in contact with each other, and the device layer 3 having a predetermined thickness is sandwiched between the field oxide film 6 and the buried oxide film 2.

【００３４】チャネルストップイオン領域Ｄは第１導伝
型不純物、例えば、ボロン領域として、フィールド酸化
膜６とベリド酸化膜２の間に挟まれたデバイス層３に形
成される。The channel be sampled Ppuion region D the first conductivity type impurity, for example, as a boron region, is formed in the device layer 3 interposed between the field oxide film 6 and Berido oxide film 2.

【００３５】ゲート酸化膜７とゲート８はフィールド酸
化膜６の間のアクティブ領域ＡＡに形成される。ゲート
８の両側のデバイス層３に第２導伝型を有するソース／
ドレイン領域１０Ａ，１０Ｂは形成される。この際、ソ
ース／ドレイン領域１０Ａ，１０Ｂの接合深さはデバイ
ス層３の厚さより浅く形成されるのが好ましい。Gate oxide film 7 and gate 8 are formed in active area AA between field oxide films 6. A source having the second conductivity type is provided on the device layer 3 on both sides of the gate 8 /
Drain regions 10A and 10B are formed. At this time, the junction depth of the source / drain regions 10A and 10B is preferably formed to be smaller than the thickness of the device layer 3.

【００３６】この際、デバイス層３はフィールド酸化膜
６とベリド酸化膜２によって完全に絶縁されず、フィー
ルド酸化膜６とベリド酸化膜２の間にチャネルストップ
イオン領域Ｄを通じて隣接するアクティブ領域と連結さ
れる。デバイス層の所定部分に基板電圧を印加するよう
になれば、チャネルストップイオン領域Ｄを通じて、そ
れぞれのアクティブ領域に基板電圧が印加され、基板フ
ローティング現象が防止される。[0036] At this time, the device layer 3 is not completely insulated by a field oxide film 6 and Berido oxide film 2, and the active region adjacent to between the field oxide film 6 and Berido oxide film 2 through the channel be sampled Ppuion region D Be linked. If so to apply a substrate voltage to a predetermined portion of the device layer, through the channel be sampled Ppuion region D, a substrate voltage is applied to each of the active regions, the substrate floating phenomenon can be prevented.

【００３７】ここで、チャネルストップイオン領域Ｄは
その深さが微細なので、隣接するアクティブ領域（図示
しない）のＭＯＳＦＥＴと寄生パスが発生しなくて、ラ
ッチアップ現象が発生しない。[0037] Here, since the channel be sampled Ppuion region D the depth fine, not MOSFET parasitic path adjacent active regions (not shown) is generated, the latch-up phenomenon does not occur.

【００３８】また、本実施の形態のＳＯＩ基板はデバイ
ス層の厚さが十分に確保され、ＱＢの大きさが増大す
る。これによって閾値電圧が増大する。Further, in the SOI substrate of this embodiment, the thickness of the device layer is sufficiently ensured, and the size of QB is increased. As a result, the threshold voltage increases.

【００３９】一方、デバイス層の厚さが従来に比べ増大
することによって、面積接合キャパシタンスが増加する
けれども、その増加分が微細で、ＭＯＳＦＥＴの閾値電
圧には大きい影響を及ぼさない。On the other hand, when the thickness of the device layer is increased as compared with the prior art, the area junction capacitance is increased, but the increase is minute and does not significantly affect the threshold voltage of the MOSFET.

【００４０】このような半導体デバイスの製造方法を図
２に基づいて詳細に説明する。図２（Ａ）に示すよう
に、ハンドリングウェーハ１と、ベリド酸化膜２および
シリコンデバイス層３を含むＳＯＩ基板１００が備えら
れる。この際、ＳＯＩ基板１００はＳＩＭＯＸまたはボ
ンディング方式中いずれか一つで形成でき得る。ここ
で、デバイス層３は第１導伝型例えば、Ｐ型の不純物を
含むシリコン層であり、その厚さは例えば１０００乃至
２０００オングストロームである。A method for manufacturing such a semiconductor device will be described in detail with reference to FIG. As shown in FIG. 2A, a handling wafer 1 and an SOI substrate 100 including a buried oxide film 2 and a silicon device layer 3 are provided. At this time, the SOI substrate 100 may be formed by one of SIMOX and bonding. Here, the device layer 3 is a silicon layer containing a first conductivity type, for example, a P-type impurity, and has a thickness of, for example, 1000 to 2000 Å.

【００４１】その後、ペド酸化膜４と、シリコン酸化膜
５はシリコンデバイス層３上部に順次的に積層される。
次いで、ペド酸化膜４とシリコン窒化膜５とは素子分離
領域Ｆが露出されるようにパターニングされる。Thereafter, the ped oxide film 4 and the silicon oxide film 5 are sequentially laminated on the silicon device layer 3.
Next, the pedo oxide film 4 and the silicon nitride film 5 are patterned so that the element isolation region F is exposed.

【００４２】図２（Ｂ）を参照して、フィールド酸化膜
６は露出されたデバイス層３が熱酸化され形成される。
この際、フィールド酸化膜６は露出されたデバイス層３
の全部分が酸化されなくて、デバイス層３厚さの５０乃
至９０％のみが酸化工程に参与するようにする。従っ
て、フィールド酸化膜６の底面とベリド酸化膜２の間に
は所定厚さのデバイス層３が一部存在する。フィールド
酸化膜６によって、アクティブ領域ＡＡが限定され、パ
ターニングされたペッド酸化膜４とシリコン窒化膜５は
公知の方式で除去される。Referring to FIG. 2B, field oxide film 6 is formed by thermally oxidizing exposed device layer 3.
At this time, the field oxide film 6 is exposed to the exposed device layer 3.
Is not oxidized, and only 50 to 90% of the thickness of the device layer 3 participates in the oxidation process. Therefore, a device layer 3 having a predetermined thickness partially exists between the bottom surface of the field oxide film 6 and the buried oxide film 2. The active region AA is limited by the field oxide film 6, and the patterned pad oxide film 4 and silicon nitride film 5 are removed by a known method.

【００４３】その後、図２（Ｃ）に図示されたように、
チャネルストップイオン領域Ｄはフィールド酸化膜６下
部に第１導伝型の不純物、例えば、ボロンＢがイオン注
入され形成される。そうした後、ゲート酸化膜７はデバ
イス層３上部に１５０乃至２００オングストロームの厚
さで形成され、ポリシリコン膜はゲート酸化膜７上部に
所定厚さで形成される。次いで、ポリシリコン膜とゲー
ト酸化膜７は所定部分パターニングされて、ゲート８が
形成される。その後、絶縁膜はゲート８が形成されたデ
バイス層３上部に所定厚さで蒸着された後、異方性エッ
チングされ、ゲート８の両側壁にスペーサ９が形成され
る。その後、ソース／ドレイン領域１０Ａ，１０Ｂがゲ
ート８の両側のアクティブ領域ＡＡに第２導伝型の不純
物がイオン注入されることによって形成される。ソース
／ドレイン領域１０Ａ，１０Ｂを形成するためのイオン
注入工程時、ソース／ドレイン領域１０Ａ，１０Ｂがデ
バイス層３の厚さより深くないようにイオン注入する。
ＳＯＩ基板に半導体デバイスが完成される。なお、本発
明は以上説明した実施の形態例に限定されるものでな
い。Thereafter, as shown in FIG.
Channel be sampled Ppuion region D the first conductivity type impurity into the lower field oxide film 6, for example, boron B is formed is ion-implanted. After that, the gate oxide film 7 is formed on the device layer 3 to a thickness of 150 to 200 Å, and the polysilicon film is formed on the gate oxide film 7 to a predetermined thickness. Next, the polysilicon film and the gate oxide film 7 are partially patterned to form a gate 8. Thereafter, the insulating film is deposited to a predetermined thickness on the device layer 3 on which the gate 8 is formed, and is then anisotropically etched to form spacers 9 on both side walls of the gate 8. Thereafter, source / drain regions 10A and 10B are formed by ion-implanting a second conductivity type impurity into active regions AA on both sides of gate 8. In the ion implantation process for forming the source / drain regions 10A and 10B, ions are implanted so that the source / drain regions 10A and 10B are not deeper than the thickness of the device layer 3.
A semiconductor device is completed on the SOI substrate. The present invention is not limited to the embodiment described above.

【００４４】本実施の形態ではチャネルストップイオン
領域をフィールド酸化膜を形成した後に形成したが、フ
ィールド酸化工程以前にチャネルストップイオンをイオ
ン注入しても差支えない。[0044] was formed after the formation of the field oxide film channel be sampled Ppuion region in this embodiment, no channel be sampled Ppuion previously field oxidation permissible be ion-implanted.

【００４５】また、本実施の形態では第１導伝型はＰ型
で、第２導伝型はＮ型を例にして説明したが、第１導伝
型はＮ型で，第２導伝型はＰ型として工程を進行しても
同一な効果を得ることができる。In the present embodiment, the first conductive type is a P-type, and the second conductive type is an N-type. However, the first conductive type is an N-type and the second conductive type is an N-type. The same effect can be obtained even if the process proceeds as the P-type.

【００４６】[0046]

【発明の効果】以上、説明したように、ＳＯＩ基板のフ
ィールド酸化工程時、フィールド酸化膜底面にデバイス
層が残っているように酸化して、アクティブ領域間を連
結させる通路を形成し、ＳＯＩ基板がフローティングさ
れることを防止し、キンク効果によるＶＴ 電圧の減少
を防止できる効果がある。As described above, in the field oxidation step of the SOI substrate, the SOI substrate is oxidized so that the device layer remains on the bottom surface of the field oxide film, thereby forming a passage for connecting the active regions. Can be prevented from floating, and a decrease in the VT voltage due to the kink effect can be prevented.

【００４７】また、デバイス層の厚さを確保して、ＱＢ
の大きさを増大させることによって閾値電圧の減少を
防止できる効果がある。Further, by ensuring the thickness of the device layer, the QB
Has the effect of preventing a decrease in the threshold voltage by increasing the magnitude of the threshold voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態によるＳＯＩ基板に形成
された半導体デバイスの断面図である。FIG. 1 is a cross-sectional view of a semiconductor device formed on an SOI substrate according to an embodiment of the present invention.

【図２】（Ａ）〜（Ｃ）は、本発明の一実施の形態によ
る半導体デバイスの製造方法を説明するための工程断面
図である。FIGS. 2A to 2C are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図３】（Ａ）〜（Ｃ）は、従来のＳＯＩ基板にＭＯＳ
ＦＥＴを形成する半導体デバイスの製造方法を説明する
ための工程断面図である。FIGS. 3A to 3C show a conventional SOI substrate with a MOS transistor;
FIG. 4 is a process cross-sectional view for describing a method for manufacturing a semiconductor device for forming an FET.

【符号の説明】[Explanation of symbols]

１ ハンドリングウェーハ ２ ベリド酸化膜 ３ デバイス層 ４ ペッド酸化膜 ５ シリコン窒化膜 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート ９ スペーサ １０Ａ ソース領域 １０Ｂ ドレイン領域 １００ ＳＯＩ基板 Ｄ チャネルストップ領域 Ｆ 素子分離領域 ＡＡ アクティブ領域1 handling wafer 2 Berido oxide film 3 device layer 4 ped oxide film 5 a silicon nitride film 6 the field oxide film 7 gate oxide film 8 the gate 9 spacers 10A source region 10B drain region 100 SOI substrate D channel scan top-area F isolation region AA Active area

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/78 H01L 29/76 H01L 29/772 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/336 H01L 29/78 H01L 29/76 H01L 29/772

Claims (16)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ハンドリングウェーハと、ベリド酸化膜
および第１導伝型のデバイス層からなるＳＯＩ基板； 前記ＳＯＩ基板のデバイス層の所定部分に形成され、底
面が前記デバイス層と接するフィールド酸化膜； 前記フィールド酸化膜のデバイス層に形成される第１導
伝型のチャネルストップイオン領域； 前記デバイス層上の所定部分に形成されるゲート； 前記ゲート両側のデバイス層に形成される第２導伝型の
ソース、ドレイン領域を含むことを特徴とする半導体デ
バイス。An SOI substrate comprising a handling wafer, a buried oxide film and a device layer of a first conductivity type; a field oxide film formed on a predetermined portion of the device layer of the SOI substrate and having a bottom surface in contact with the device layer; the gate is formed in a predetermined portion of the device layer; first conductivity type channel be sampled Ppuion region formed in the device layer of said field oxide film second-conduction formed in the device layer of the gate sides A semiconductor device comprising source and drain regions of a type. 【請求項２】 前記第１導伝型はＰ型であり、第２導伝
型はＮ型であることを特徴とする請求項１記載の半導体
デバイス。2. The semiconductor device according to claim 1, wherein said first conductive type is P-type and said second conductive type is N-type. 【請求項３】 前記第１導伝型はＮ型であり、第２導伝
型はＰ型であることを特徴とする請求項１記載の半導体
デバイス。3. The semiconductor device according to claim 1, wherein said first conductive type is N-type, and said second conductive type is P-type. 【請求項４】 前記デバイス層の厚さは１０００乃至２
０００オングストロームであることを特徴とする請求項
１記載の半導体デバイス。4. The device layer has a thickness of 1000 to 2
2. The semiconductor device according to claim 1, wherein the thickness is 2,000 angstroms. 【請求項５】 前記チャネルストップイオン領域をなす
不純物はボロンイオンであることを特徴とする請求項１
記載の半導体デバイス。5. The impurity forming the channel be sampled Ppuion region is characterized by a boron ion claim 1
The semiconductor device according to claim 1. 【請求項６】 前記ソース、ドレイン領域の接合深さは
デバイス層の厚さより浅い深さで形成されることを特徴
とする請求項１記載の半導体デバイス。6. The semiconductor device according to claim 1, wherein the junction depth of the source and drain regions is formed to be shallower than the thickness of the device layer. 【請求項７】 ハンドリングウェーハと、その上部にベ
リド酸化膜と、ベリド酸化膜上部に第１導伝型のデバイ
ス層を含むＳＯＩ基板を提供する工程と、 前記ＳＯＩ基板のデバイス層の所定部分を酸化してフィ
ールド酸化膜を形成する工程として、前記フィールド酸
化膜の底面に所定厚さのデバイス層が存在するようにフ
ィールド酸化膜を形成する工程と、 前記フィールド酸化膜の底面のデバイス層に第１導伝型
のチャネルストップイオン領域を形成する工程と、 前記フィールド酸化膜の間のデバイス層上部にゲートを
形成する工程と、 前記ゲート両側のデバイス層に第２導伝型のソース、ド
レイン領域を形成する工程とを含むことを特徴とする半
導体デバイスの製造方法。7. A process for providing an SOI substrate including a handling wafer, a belide oxide film thereon, and a device layer of a first conductivity type above the belide oxide film, wherein a predetermined portion of the device layer of the SOI substrate is formed. Oxidizing to form a field oxide film, forming a field oxide film such that a device layer of a predetermined thickness exists on the bottom surface of the field oxide film; forming a channel be sampled Ppuion region of 1 conductivity type, forming a gate in the device layer top between said field oxide film, a second conductivity type source in the device layer of the gate sides, drain Forming a region. 【請求項８】 前記デバイス層の厚さは１０００乃至２
０００オングストロームであることを特徴とする請求項
７記載の半導体デバイスの製造方法。8. The thickness of the device layer is 1000 to 2
8. The method for manufacturing a semiconductor device according to claim 7, wherein the thickness is 2,000 angstroms. 【請求項９】 前記フィールド酸化膜を形成する工程
は、 前記ＳＯＩ基板のデバイス層上部にペッド酸化膜と、シ
リコン窒化膜を積層する工程と、 前記シリコン窒化膜と、ペッド酸化膜を素子分離領域が
露出されるようにパターニングする工程と、 前記露出された領域を酸化してフィールド酸化膜を形成
する工程とを含むことを特徴とする請求項８記載の半導
体デバイスの製造方法。9. The step of forming the field oxide film includes: laminating a ped oxide film and a silicon nitride film on a device layer of the SOI substrate; and separating the silicon nitride film and the ped oxide film into element isolation regions. 9. The method of manufacturing a semiconductor device according to claim 8, comprising: patterning so that the exposed region is exposed; and oxidizing the exposed region to form a field oxide film. 【請求項１０】 前記フィールド酸化膜を形成する工程
で、前記フィールド酸化膜はデバイス層厚さの５０乃至
９０％のみがフィールド酸化に参与するようにすること
を特徴とする請求項９記載の半導体デバイスの製造方
法。10. The semiconductor device according to claim 9, wherein in the step of forming the field oxide film, only 50 to 90% of the thickness of the device layer participates in field oxidation. Device manufacturing method. 【請求項１１】 前記第１導伝型はＰ型であり、第２導
伝型はＮ型であることを特徴とする請求項７記載の半導
体デバイスの製造方法。11. The method according to claim 7, wherein the first conductive type is a P-type, and the second conductive type is an N-type. 【請求項１２】 前記第１導伝型はＮ型であり、第２導
伝型はＰ型であることを特徴とする請求項７記載の半導
体デバイスの製造方法。12. The method according to claim 7, wherein the first conductive type is N-type and the second conductive type is P-type. 【請求項１３】 前記チャネルストップイオン領域は前
記フィールド酸化膜底面のデバイス層に第１導伝型の不
純物をイオン注入して形成することを特徴とする請求項
７記載の半導体デバイスの製造方法。Wherein said channel be sampled Ppuion region method for manufacturing a semiconductor device according to claim 7, wherein the formed first conductivity type impurity ions are implanted in the device layer of said field oxide film bottom . 【請求項１４】 前記第１導伝型の不純物はボロンであ
ることを特徴とする請求項７記載の半導体デバイスの製
造方法。14. The method according to claim 7, wherein the impurity of the first conductivity type is boron. 【請求項１５】 前記ゲート電極を形成する工程は、 前記デバイス層上部にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上部にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜とゲート酸化膜を所定部分パターニ
ングする工程とを含むことを特徴とする請求項７記載の
半導体デバイスの製造方法。15. The step of forming the gate electrode includes the steps of: forming a gate oxide film on the device layer; forming a polysilicon film on the gate oxide film; 8. The method for manufacturing a semiconductor device according to claim 7, further comprising the step of: patterning a predetermined portion of the film. 【請求項１６】 前記ソース、ドレイン領域を形成する
工程で、前記ソース、ドレイン領域は前記デバイス層の
厚さより深くないように形成することを特徴とする請求
項７記載の半導体デバイスの製造方法。16. The method according to claim 7, wherein in the step of forming the source and drain regions, the source and drain regions are formed so as not to be deeper than a thickness of the device layer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4054557B2 (en) * 2001-10-10 2008-02-27 沖電気工業株式会社 Manufacturing method of semiconductor device
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL164424C (en) * 1970-06-04 1980-12-15 Philips Nv METHOD FOR MANUFACTURING A FIELD-EFFECT TRANSISTOR WITH AN INSULATED STEERING ELECTRODTH, IN WHICH A SILICONE COATED WITH A COAT-DYLICATED SILICONE COATING PROTECTION IS PROTECTED TO AN OXYDATED PROCESSING.
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
EP0157780B1 (en) * 1983-09-30 1988-05-18 Hughes Aircraft Company High density mosfet with field oxide aligned channel stops and method of fabricating the same
NL8501720A (en) * 1985-06-14 1987-01-02 Philips Nv METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE IN WHICH A SILICONE PLATE IS LOCALLY PROVIDED WITH FIELD OXIDE WITH CHANNEL INTERRUPTER.

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