JP2833070B2 - トラック／ホールド回路 - Google Patents
トラック／ホールド回路Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、トラック／ホールド回路においてアクイジ
ションのタイミングのずれにより発生するホールド波形
の歪の低減に関するものである。
ションのタイミングのずれにより発生するホールド波形
の歪の低減に関するものである。
＜従来の技術＞ 第７図は従来のトラック／ホールド回路（以下T/H回
路とも呼ぶ）の具体例を示す構成回路図である。１はト
ラック／ホールドアンプ（T/Hアンプとも呼ぶ）、SW1,S
W2はT/Hアンプの反転入力端子と共通電位点（以下コモ
ンと呼ぶ）の間に直列に接続する第1,第２のFETスイッ
チ、CHはT/Hアンプ１の出力端子とFETスイッチSW1,SW2
の接続点との間に接続するホールドキャパシタ、R3はホ
ールドキャパシタCHとT/Hアンプ１の出力端子の間に接
続するダンピング用抵抗、SW3,SW4はT/Hアンプの反転入
力端子とコモンの間に直列に接続する第3,第４のFETス
イッチ、３はT/H入力電圧Vinが印加される入力端子、R1
は入力端子３とFETスイッチSW3,SW4の接続点との間に接
続する抵抗、R2はSW3,SW4の前記接続点とT/Hアンプ１の
出力端子の間に接続するR1と等しい値（ゲイン１の場
合）の抵抗である。４はT/Hアンプ１の出力端子が接続
する本T/H回路の出力端子である。FETスイッチSW1〜SW4
はＤ−MOS FETスイッチで構成され、SW2,SW3のゲートは
T/Hクロックで、SW1,SW4のゲートはその反転クロックで
駆動されている。これらのクロックは外部の回路で発生
される。
路とも呼ぶ）の具体例を示す構成回路図である。１はト
ラック／ホールドアンプ（T/Hアンプとも呼ぶ）、SW1,S
W2はT/Hアンプの反転入力端子と共通電位点（以下コモ
ンと呼ぶ）の間に直列に接続する第1,第２のFETスイッ
チ、CHはT/Hアンプ１の出力端子とFETスイッチSW1,SW2
の接続点との間に接続するホールドキャパシタ、R3はホ
ールドキャパシタCHとT/Hアンプ１の出力端子の間に接
続するダンピング用抵抗、SW3,SW4はT/Hアンプの反転入
力端子とコモンの間に直列に接続する第3,第４のFETス
イッチ、３はT/H入力電圧Vinが印加される入力端子、R1
は入力端子３とFETスイッチSW3,SW4の接続点との間に接
続する抵抗、R2はSW3,SW4の前記接続点とT/Hアンプ１の
出力端子の間に接続するR1と等しい値（ゲイン１の場
合）の抵抗である。４はT/Hアンプ１の出力端子が接続
する本T/H回路の出力端子である。FETスイッチSW1〜SW4
はＤ−MOS FETスイッチで構成され、SW2,SW3のゲートは
T/Hクロックで、SW1,SW4のゲートはその反転クロックで
駆動されている。これらのクロックは外部の回路で発生
される。
トラックモードではFETスイッチSW2,SW3はオン、FET
スイッチSW1,SW4はオフとなり、T/H回路は反転増幅器を
構成し、入力電圧Vinは−１倍のゲインで出力される。
ホールドモードとなり、FETスイッチSW1,SW4がオン、FE
TスイッチSW2,SW3がオフになるとホールドキャパシタCH
にはSW2がオフしたタイミングにおける反転出力信号の
電圧値が保持される。なおFETスイッチSW4がオンとなる
のでT/H入力電圧Vinによる入力電流はコモンへ流れ、T/
H出力Voutと分離される。
スイッチSW1,SW4はオフとなり、T/H回路は反転増幅器を
構成し、入力電圧Vinは−１倍のゲインで出力される。
ホールドモードとなり、FETスイッチSW1,SW4がオン、FE
TスイッチSW2,SW3がオフになるとホールドキャパシタCH
にはSW2がオフしたタイミングにおける反転出力信号の
電圧値が保持される。なおFETスイッチSW4がオンとなる
のでT/H入力電圧Vinによる入力電流はコモンへ流れ、T/
H出力Voutと分離される。
＜発明が解決しようとする課題＞ しかしながら、上記の回路では入力信号電圧Vinの周
波数が高くなると、ホールドキャパシタCHを充電する電
流が大きくなり、FETスイッチSW2のオン抵抗で生ずる電
圧下降でホールドするタイミングが変調を受け、再現波
形に高調波歪が発生していた。
波数が高くなると、ホールドキャパシタCHを充電する電
流が大きくなり、FETスイッチSW2のオン抵抗で生ずる電
圧下降でホールドするタイミングが変調を受け、再現波
形に高調波歪が発生していた。
以下にこの現象を詳しく説明する。第７図のT/H回路
ではSW2にＤ−MOSスイッチを使用している。Ｄ−MOSス
イッチにはゲートとドレイン間に容量Cgdが存在し、そ
の容量には電圧依存性がある。すなわちゲート・ドレイ
ン間電圧Vgdが増加するとCgdも増加する。トラック・モ
ードで入力信号の周波数が高くなるとホールドキャパシ
タCHを充電する電流が大きくなり、SW2のオン抵抗で生
ずる電圧ドロップが変化する。ゲート電圧は例えば5Vで
一定であるが、電圧ドロップによりドレイン電圧が変化
するとVgdが変化し、したがってCgdも変化する。Cgdが
ドレイン電圧の変化により変動すると、SW2のゲート駆
動回路の出力抵抗との間で生じるCR時定数が変化し、SW
1がオフするタイミングすなわちデータアクイジション
のタイミングが変調を受ける。このようにしてホールド
されたデータを再現した信号波形は入力信号Vinの波形
に対して高調波歪を含んだものとなってしまう。第８図
はこの様子を示すもので、（Ａ）は入力信号Vinとトラ
ックモード時のCHに流れる電流Ｉの位相関係を示す。
（Ｒ）はアクイジションタイミングのずれを示し、Vgd,
Cgdが最大となる時にCR時定数が最大となり、アクイジ
ションタイミングがΔt1だけ遅れるが、Vgd,Cgdが最小
となる時は、CR時定数が最小となり、アクイジションタ
イミングがΔt2だけ進んでいる。（Ｃ）は理想波形（点
線：入力波形）と再現波形（T/H回路出力をA/D変換した
後の波形）を比較しており、再現波形が高調波歪を含ん
でいることが示されている。
ではSW2にＤ−MOSスイッチを使用している。Ｄ−MOSス
イッチにはゲートとドレイン間に容量Cgdが存在し、そ
の容量には電圧依存性がある。すなわちゲート・ドレイ
ン間電圧Vgdが増加するとCgdも増加する。トラック・モ
ードで入力信号の周波数が高くなるとホールドキャパシ
タCHを充電する電流が大きくなり、SW2のオン抵抗で生
ずる電圧ドロップが変化する。ゲート電圧は例えば5Vで
一定であるが、電圧ドロップによりドレイン電圧が変化
するとVgdが変化し、したがってCgdも変化する。Cgdが
ドレイン電圧の変化により変動すると、SW2のゲート駆
動回路の出力抵抗との間で生じるCR時定数が変化し、SW
1がオフするタイミングすなわちデータアクイジション
のタイミングが変調を受ける。このようにしてホールド
されたデータを再現した信号波形は入力信号Vinの波形
に対して高調波歪を含んだものとなってしまう。第８図
はこの様子を示すもので、（Ａ）は入力信号Vinとトラ
ックモード時のCHに流れる電流Ｉの位相関係を示す。
（Ｒ）はアクイジションタイミングのずれを示し、Vgd,
Cgdが最大となる時にCR時定数が最大となり、アクイジ
ションタイミングがΔt1だけ遅れるが、Vgd,Cgdが最小
となる時は、CR時定数が最小となり、アクイジションタ
イミングがΔt2だけ進んでいる。（Ｃ）は理想波形（点
線：入力波形）と再現波形（T/H回路出力をA/D変換した
後の波形）を比較しており、再現波形が高調波歪を含ん
でいることが示されている。
本発明は上記の問題を解決するためになされたもの
で、データ・アクイジションのタイミングが変調を受け
ずに一定なトラック／ホールド回路を実現することを目
的とする。
で、データ・アクイジションのタイミングが変調を受け
ずに一定なトラック／ホールド回路を実現することを目
的とする。
＜課題を解決するための手段＞ 本発明に係るトラック／ホールド回路は少なくとも出
力段を共通として入力信号のトラック動作とホールド動
作を行いトラック動作の際に前記入力信号が反転入力端
子に接続するトラック／ホールドアンプと、このトラッ
ク／ホールドアンプの出力端子にその一端が接続し、少
なくともホールド動作の際にその他端が前記トラック／
ホールドアンプの反転入力端子に接続するホールドキャ
パシタと、このホールドキャパシタの他端とコモンの間
に接続する第１のFETスイッチと、前記トラック／ホー
ルドアンプの出力端子にその一端が接続するキャパシタ
と、このキャパシタの他端とコモンの間に接続する第２
のFETスイッチと、前記キャパシタの他端の電圧を入力
するレベルシフト回路と、トラック動作の際に前記レベ
ルシフト回路の出力電圧で前記第１のFETスイッチをオ
ンにする駆動回路とを備えたことを特徴とする。
力段を共通として入力信号のトラック動作とホールド動
作を行いトラック動作の際に前記入力信号が反転入力端
子に接続するトラック／ホールドアンプと、このトラッ
ク／ホールドアンプの出力端子にその一端が接続し、少
なくともホールド動作の際にその他端が前記トラック／
ホールドアンプの反転入力端子に接続するホールドキャ
パシタと、このホールドキャパシタの他端とコモンの間
に接続する第１のFETスイッチと、前記トラック／ホー
ルドアンプの出力端子にその一端が接続するキャパシタ
と、このキャパシタの他端とコモンの間に接続する第２
のFETスイッチと、前記キャパシタの他端の電圧を入力
するレベルシフト回路と、トラック動作の際に前記レベ
ルシフト回路の出力電圧で前記第１のFETスイッチをオ
ンにする駆動回路とを備えたことを特徴とする。
＜作用＞ トラックモードにおいて、レベルシフト回路および駆
動回路によりFETスイッチのゲート端子の電位はFETスイ
ッチのドレイン端子の電位と等しく変化するので、FET
スイッチのゲート・ドレイン間における電圧および容量
は一定となる。したがってデータ・アクイジションのタ
イミングも一定となる。
動回路によりFETスイッチのゲート端子の電位はFETスイ
ッチのドレイン端子の電位と等しく変化するので、FET
スイッチのゲート・ドレイン間における電圧および容量
は一定となる。したがってデータ・アクイジションのタ
イミングも一定となる。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。第１図
は本発明に係るトラック／ホールド回路の第１の実施例
で反転型のものを示す構成回路図である。ここで第７図
と同じ部分は同一の記号を付して説明を省略する。C1は
T/Hアンプ１の出力端子にその一端が接続する第２のキ
ャパシタ、SW5はキャパシタC1の他端とコモンの間に接
続するモニタ用の第５のＤ−MOS FETスイッチ、５はFET
スイッチSW5のドレイン端子の電圧を入力して5Vシフト
するレベルシフト回路、６はレベルシフト回路５の出力
電圧をTTLレベルの電源電圧としT/Hクロック（トラック
モードとホールドモードのタイミングを決めるクロッ
ク。）と同期したクロックにより駆動されるＤ形フリッ
プフロップ（Ａ−CMOS）である。FETスイッチSW2のゲー
トはフリップフロップ６の出力により駆動され、SW5の
ゲートは常に5Vが印加されてオンとなっている。FETス
イッチSW2とSW5、キャパシタCHとC1の特性はそれぞれ等
しいものを用いる。
は本発明に係るトラック／ホールド回路の第１の実施例
で反転型のものを示す構成回路図である。ここで第７図
と同じ部分は同一の記号を付して説明を省略する。C1は
T/Hアンプ１の出力端子にその一端が接続する第２のキ
ャパシタ、SW5はキャパシタC1の他端とコモンの間に接
続するモニタ用の第５のＤ−MOS FETスイッチ、５はFET
スイッチSW5のドレイン端子の電圧を入力して5Vシフト
するレベルシフト回路、６はレベルシフト回路５の出力
電圧をTTLレベルの電源電圧としT/Hクロック（トラック
モードとホールドモードのタイミングを決めるクロッ
ク。）と同期したクロックにより駆動されるＤ形フリッ
プフロップ（Ａ−CMOS）である。FETスイッチSW2のゲー
トはフリップフロップ６の出力により駆動され、SW5の
ゲートは常に5Vが印加されてオンとなっている。FETス
イッチSW2とSW5、キャパシタCHとC1の特性はそれぞれ等
しいものを用いる。
上記の構成するトラック／ホールド回路の動作を次に
説明する。トラックモードにおいて、FETスイッチSW2,S
W3はオンとなり、T/H出力として入力信号Vinと符号が逆
で等倍の信号が出力される。このときFETスイッチSW2に
はホールドキャパシタCHを充電する電流Ｉが流れ、FET
スイッチSW2のドレイン電圧はそのオン抵抗（数100Ω）
による電圧降下で変動する。CHとC1、SW2とSW5がそれぞ
れ同一特性の素子なので、FETスイッチSW5のドレイン電
圧もSW2と全く同じ変化をする。FETスイッチSW5のドレ
イン電圧はレベルシフト回路５で＋5Vシフトされ、レベ
ルシフト回路５からは＋5V中心の交流信号がフリップフ
ロップ６の電源端子VSSに供給される。T/Hクロックと同
期したクロック入力により、フリップフロップ６の出力
ＱがHighとなる時はレベルシフト回路５の出力がそのま
ま出力されるので、SW2がオンのときはSW2のゲートとド
レイン間の電位差は常に5Vと一定になる。フリップフロ
ップ回路６の出力がLowのときはコモンレベルが出力さ
れSW2がオフになる。上記のようにトラックモードでFET
スイッチSW2のVgdが一定なので、FETスイッチSW2のCgd
も一定となり、スイッチング時のCR時定数も一定とな
り、データアクイジションのタイミングが入力信号に拘
らず一定となる。
説明する。トラックモードにおいて、FETスイッチSW2,S
W3はオンとなり、T/H出力として入力信号Vinと符号が逆
で等倍の信号が出力される。このときFETスイッチSW2に
はホールドキャパシタCHを充電する電流Ｉが流れ、FET
スイッチSW2のドレイン電圧はそのオン抵抗（数100Ω）
による電圧降下で変動する。CHとC1、SW2とSW5がそれぞ
れ同一特性の素子なので、FETスイッチSW5のドレイン電
圧もSW2と全く同じ変化をする。FETスイッチSW5のドレ
イン電圧はレベルシフト回路５で＋5Vシフトされ、レベ
ルシフト回路５からは＋5V中心の交流信号がフリップフ
ロップ６の電源端子VSSに供給される。T/Hクロックと同
期したクロック入力により、フリップフロップ６の出力
ＱがHighとなる時はレベルシフト回路５の出力がそのま
ま出力されるので、SW2がオンのときはSW2のゲートとド
レイン間の電位差は常に5Vと一定になる。フリップフロ
ップ回路６の出力がLowのときはコモンレベルが出力さ
れSW2がオフになる。上記のようにトラックモードでFET
スイッチSW2のVgdが一定なので、FETスイッチSW2のCgd
も一定となり、スイッチング時のCR時定数も一定とな
り、データアクイジションのタイミングが入力信号に拘
らず一定となる。
第２図は第１図のトラック／ホールド回路の第１の変
形例である。第１図と異なるのは、レベルシフト回路５
の出力をフリップフロップ６の電源に供給する代りに、
差動スイッチ７の電源に供給するようにした点である。
クロックで駆動されるＤ形フリップフロップ６の出力が
差動スイッチ７のスイッチング入力となっている。ここ
でT/Hクロックに対し差動スイッチ６のスイッチングの
分の遅れがSW2のオンオフ信号に生じるが、全体のタイ
ミングを調整すると問題とならない。また第２図の点線
のように、フリップフロップ回路６のＱ出力とその反転
出力をそれぞれT/H出力の反転出力およびT/H出力とする
ことにより、外部回路を簡素化することができる。
形例である。第１図と異なるのは、レベルシフト回路５
の出力をフリップフロップ６の電源に供給する代りに、
差動スイッチ７の電源に供給するようにした点である。
クロックで駆動されるＤ形フリップフロップ６の出力が
差動スイッチ７のスイッチング入力となっている。ここ
でT/Hクロックに対し差動スイッチ６のスイッチングの
分の遅れがSW2のオンオフ信号に生じるが、全体のタイ
ミングを調整すると問題とならない。また第２図の点線
のように、フリップフロップ回路６のＱ出力とその反転
出力をそれぞれT/H出力の反転出力およびT/H出力とする
ことにより、外部回路を簡素化することができる。
第３図は第１図のトラック／ホールド回路の第２の変
形例で、レベルシフト回路５の入力をSW2のドレイン端
子から直接取るものを示す構成回路図である。レベルシ
フト回路５がT/H回路６に影響を与えない理想的なも
の、すなわち、入力インピーダンス≒∞、バイアス電流
≒０であれば実現することができる。キャパシタC1およ
びFETスイッチSW5を省略できるので回路が簡単となり、
FETスイッチSW2とSW5、キャパシタCHとC1の間のミスマ
ッチングによる誤差が生じない。
形例で、レベルシフト回路５の入力をSW2のドレイン端
子から直接取るものを示す構成回路図である。レベルシ
フト回路５がT/H回路６に影響を与えない理想的なも
の、すなわち、入力インピーダンス≒∞、バイアス電流
≒０であれば実現することができる。キャパシタC1およ
びFETスイッチSW5を省略できるので回路が簡単となり、
FETスイッチSW2とSW5、キャパシタCHとC1の間のミスマ
ッチングによる誤差が生じない。
第４図は本発明に係るトラック／ホールド回路の第２
の実施例で非反転型のものを示す構成回路図である。第
１図と同じ部分は同一の記号を付してある。10は２つの
入力段101,102およびその出力が接続する出力段を有
し、入力段101,102に供給する動作電流を切換えること
により入力段101,102のうちいずれか一方を選択するT/H
増幅器で、第１の入力段101の非反転入力端子に入力信
号Vinが印加され、反転入力端子が出力段103の出力端子
に接続している。ここで入力段101,102の初段はFETの差
動回路で構成されている。ホールドキャパシタCHは第２
の入力段102の反転入力端子とT/H増幅器10の出力段103
の出力端子との間に接続され、ダンピング抵抗R3はホー
ルドキャパシタCHと出力段103の間に挿入され、FETスイ
ッチSW2は入力段102の反転入力端子とコモンの間に接続
されて前記動作電流の切換と連動してそのオンオフが制
御される。SW6は入力段102の非反転入力端子とコモンの
間に接続され、SW2と連動してそのオンオフが制御され
るFETスイッチ、C2はFETスイッチSW6と並列に接続され
るホールドキャパシタCHと同一容量のキャパシタで、FE
TスイッチSW2がスイッチング時に発生するペデスタル電
圧を補償するためのもの、11は一端が負電圧源VS-に接
続しT/H増幅器10の入力段101または102に動作電流を供
給するための定電流源、２は定電流源11の他端を入力段
101（Ｔ側）,102（Ｈ側）のいずれか一方に切換えて接
続する電流スイッチである。
の実施例で非反転型のものを示す構成回路図である。第
１図と同じ部分は同一の記号を付してある。10は２つの
入力段101,102およびその出力が接続する出力段を有
し、入力段101,102に供給する動作電流を切換えること
により入力段101,102のうちいずれか一方を選択するT/H
増幅器で、第１の入力段101の非反転入力端子に入力信
号Vinが印加され、反転入力端子が出力段103の出力端子
に接続している。ここで入力段101,102の初段はFETの差
動回路で構成されている。ホールドキャパシタCHは第２
の入力段102の反転入力端子とT/H増幅器10の出力段103
の出力端子との間に接続され、ダンピング抵抗R3はホー
ルドキャパシタCHと出力段103の間に挿入され、FETスイ
ッチSW2は入力段102の反転入力端子とコモンの間に接続
されて前記動作電流の切換と連動してそのオンオフが制
御される。SW6は入力段102の非反転入力端子とコモンの
間に接続され、SW2と連動してそのオンオフが制御され
るFETスイッチ、C2はFETスイッチSW6と並列に接続され
るホールドキャパシタCHと同一容量のキャパシタで、FE
TスイッチSW2がスイッチング時に発生するペデスタル電
圧を補償するためのもの、11は一端が負電圧源VS-に接
続しT/H増幅器10の入力段101または102に動作電流を供
給するための定電流源、２は定電流源11の他端を入力段
101（Ｔ側）,102（Ｈ側）のいずれか一方に切換えて接
続する電流スイッチである。
ブートストラップ回路は第１図の場合と同様に、FET
スイッチSW5のドレイン電圧をレベルシフト回路５で5V
（TTVレベルの場合）レベルシフトした後、その出力を
フリップフロップ６の電源VSSに供給し、T/Hクロックと
同期するクロックでフリップフロップ回路６を駆動し、
フリップフロップ回路６の出力でスイッチSW2,SW6を駆
動している。
スイッチSW5のドレイン電圧をレベルシフト回路５で5V
（TTVレベルの場合）レベルシフトした後、その出力を
フリップフロップ６の電源VSSに供給し、T/Hクロックと
同期するクロックでフリップフロップ回路６を駆動し、
フリップフロップ回路６の出力でスイッチSW2,SW6を駆
動している。
次にその動作を説明する。
（ａ）トラックモード時 トラックモードでは、第１図において、FETスイッチS
W2,SW6がオンとなり、電流スイッチ２はＴ側へ接続す
る。入力信号Vinは入力段101と出力段103を組合せたゲ
イン１のトラックアンプを通り、入力信号Vinと等倍のT
/H出力が４に現れる。このときFETスイッチSW2にはホー
ルドキャパシタCHを充電する電流Ｉが流れ、FETスイッ
チSW2のドレイン電圧はそのオン抵抗（数100Ω）による
電圧降下で変動する。CHとC1、SW2とSW5がそれぞれ同一
特性の素子なので、FETスイッチSW5のドレイン電圧もSW
2のドレイン電圧と全く同じ変化をする。その結果、第
１図の場合と同様にゲート・ドレイン間電圧Vgdが一定
（ここでは5V）となる。
W2,SW6がオンとなり、電流スイッチ２はＴ側へ接続す
る。入力信号Vinは入力段101と出力段103を組合せたゲ
イン１のトラックアンプを通り、入力信号Vinと等倍のT
/H出力が４に現れる。このときFETスイッチSW2にはホー
ルドキャパシタCHを充電する電流Ｉが流れ、FETスイッ
チSW2のドレイン電圧はそのオン抵抗（数100Ω）による
電圧降下で変動する。CHとC1、SW2とSW5がそれぞれ同一
特性の素子なので、FETスイッチSW5のドレイン電圧もSW
2のドレイン電圧と全く同じ変化をする。その結果、第
１図の場合と同様にゲート・ドレイン間電圧Vgdが一定
（ここでは5V）となる。
（ｂ）ホールドモード時 ホールドモードでは同一のタイミングでスイッチSW2,
SW6がオフ、電流スイッチ２はＨ側へ倒れる。スイッチS
W2がオフするとホールドキャパシタCHにはその時点での
交流信号（入力信号）の電圧値が保持される。
SW6がオフ、電流スイッチ２はＨ側へ倒れる。スイッチS
W2がオフするとホールドキャパシタCHにはその時点での
交流信号（入力信号）の電圧値が保持される。
すなわち（ａ）で述べたように、SW2のゲート・ドレ
イン間電圧が一定となるので、SW2のゲート・ドレイン
間容量Cgdが一定となり、スイッチング時定数の変化に
よって生じるホールドタイミングの変化がなくなり、波
形歪を低減することができる。
イン間電圧が一定となるので、SW2のゲート・ドレイン
間容量Cgdが一定となり、スイッチング時定数の変化に
よって生じるホールドタイミングの変化がなくなり、波
形歪を低減することができる。
第５図は上記のトラック／ホールド回路につき実験に
より得られた、有効ビット数の周波数特性を示す図で、
従来例と比べて全周波数帯域にわたり精度が改善されて
いる。
より得られた、有効ビット数の周波数特性を示す図で、
従来例と比べて全周波数帯域にわたり精度が改善されて
いる。
第６図は上記のトラック／ホールド回路につき実験に
より得られた２次高調波歪の周波数特性である。高調波
歪が高域で大幅に改善されていることがわかる。
より得られた２次高調波歪の周波数特性である。高調波
歪が高域で大幅に改善されていることがわかる。
なお第４図の非反転形トラック／ホールド回路におい
て、第２図の場合と同様にレベルシフト回路５の出力を
差動スイッチ７の電源に接続してもよい。
て、第２図の場合と同様にレベルシフト回路５の出力を
差動スイッチ７の電源に接続してもよい。
また第４図の非反転形トラック／ホールド回路におい
て、第３図の場合と同様にSW2のドレイン端子の電圧を
高入力インピーダンスの増幅器を介して直接ブートスト
ラップ回路で帰還してもよい。
て、第３図の場合と同様にSW2のドレイン端子の電圧を
高入力インピーダンスの増幅器を介して直接ブートスト
ラップ回路で帰還してもよい。
また上記各実施例のトラック／ホールド回路は少なく
ともその出力段が共通に用いられているのでFETスイッ
チSW2に掛かる交流振幅が比較的小さくなり、これをブ
ートストラップ回路でさらに小さくできるので、高分解
能AD変換器に使用する場合に特に効果がある。また構成
も簡単になる。
ともその出力段が共通に用いられているのでFETスイッ
チSW2に掛かる交流振幅が比較的小さくなり、これをブ
ートストラップ回路でさらに小さくできるので、高分解
能AD変換器に使用する場合に特に効果がある。また構成
も簡単になる。
＜発明の効果＞ 以上の説明から明らかなように、本願発明によれば、
スイッチ・オン抵抗による電圧降下をブートストラップ
回路で打消すことにより、データ・アクイジションのタ
イミングが変調を受けずに一定なトラック／ホールド回
路を簡単な構成で実現することができる。
スイッチ・オン抵抗による電圧降下をブートストラップ
回路で打消すことにより、データ・アクイジションのタ
イミングが変調を受けずに一定なトラック／ホールド回
路を簡単な構成で実現することができる。
第１図は本発明に係るトラック／ホールド回路の第１の
実施例を示す構成回路図、第２図は本発明に係るトラッ
ク／ホールド回路の第１の変形例を示す構成回路図、第
３図は本発明に係るトラック／ホールド回路の第２の変
形例を示す構成回路図、第４図は本発明に係るトラック
／ホールド回路の第２の実施例を示す構成回路図、第５
図および第６図は第４図のトラック／ホールド回路の特
性曲線図、第７図は従来例のトラック／ホールド回路を
示す構成回路図、第８図は第７図装置の動作を説明する
ための図である。 1,10……トラック／ホールドアンプ、４……出力端子、
５……レベルシフト回路、６……Ｄフリップフロップ、
７……差動スイッチ、103……出力段、CH……ホールド
キャパシタ、SW2……FETスイッチ、Vin……入力電圧。
実施例を示す構成回路図、第２図は本発明に係るトラッ
ク／ホールド回路の第１の変形例を示す構成回路図、第
３図は本発明に係るトラック／ホールド回路の第２の変
形例を示す構成回路図、第４図は本発明に係るトラック
／ホールド回路の第２の実施例を示す構成回路図、第５
図および第６図は第４図のトラック／ホールド回路の特
性曲線図、第７図は従来例のトラック／ホールド回路を
示す構成回路図、第８図は第７図装置の動作を説明する
ための図である。 1,10……トラック／ホールドアンプ、４……出力端子、
５……レベルシフト回路、６……Ｄフリップフロップ、
７……差動スイッチ、103……出力段、CH……ホールド
キャパシタ、SW2……FETスイッチ、Vin……入力電圧。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 G11C 27/02
Claims (1)
- 【請求項１】少なくとも出力段を共通として入力信号の
トラック動作とホールド動作を行いトラック動作の際に
前記入力信号が反転入力端子に接続するトラック／ホー
ルドアンプと、 このトラック／ホールドアンプの出力端子にその一端が
接続し、少なくともホールド動作の際にその他端が前記
トラック／ホールドアンプの反転入力端子に接続するホ
ールドキャパシタと、 このホールドキャパシタの他端とコモンの間に接続する
第１のFETスイッチと、 前記トラック／ホールドアンプの出力端子にその一端が
接続するキャパシタと、 このキャパシタの他端とコモンの間に接続する第２のFE
Tスイッチと、 前記キャパシタの他端の電圧を入力するレベルシフト回
路と、 トラック動作の際に前記レベルシフト回路の出力電圧で
前記第１のFETスイッチをオンにする駆動回路と を備えたことを特徴とするトラック／ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301359A JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-266016 | 1989-10-12 | ||
| JP26601689 | 1989-10-12 | ||
| JP1301359A JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219724A JPH03219724A (ja) | 1991-09-27 |
| JP2833070B2 true JP2833070B2 (ja) | 1998-12-09 |
Family
ID=26547269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301359A Expired - Lifetime JP2833070B2 (ja) | 1989-10-12 | 1989-11-20 | トラック／ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833070B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110195A (ja) | 1999-10-08 | 2001-04-20 | Agilent Technologies Japan Ltd | トラックアンドホールド回路 |
| JP2001126492A (ja) * | 1999-10-27 | 2001-05-11 | Agilent Technologies Japan Ltd | トラックアンドホールド回路 |
| KR100838402B1 (ko) * | 2002-02-21 | 2008-06-13 | 삼성전자주식회사 | 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760593A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Sample holding circuit |
| JPS6369098A (ja) * | 1986-09-10 | 1988-03-29 | Yokogawa Electric Corp | トラツク・ホ−ルド回路 |
-
1989
- 1989-11-20 JP JP1301359A patent/JP2833070B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03219724A (ja) | 1991-09-27 |
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