JP2916505B2 - 比較回路 - Google Patents
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- JP2916505B2 JP2916505B2 JP63177253A JP17725388A JP2916505B2 JP 2916505 B2 JP2916505 B2 JP 2916505B2 JP 63177253 A JP63177253 A JP 63177253A JP 17725388 A JP17725388 A JP 17725388A JP 2916505 B2 JP2916505 B2 JP 2916505B2
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- differential amplifier
- period
- capacitor
- input
- Prior art date
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
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- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 本発明は、差動増幅器により２つの入力電圧を比較す
る金属酸化物半導体技術の比較回路であって、前記差動
増幅器は、第１期間中第１入力電圧が、この第１期間に
続く第２期間中第２入力電圧がスイッチ回路により第１
キャパシタを経てそれぞれ供給される第１入力端と、第
２入力端と、第１期間中前記第１入力端と前記第２入力
端とに接続される出力端とを有している当該比較回路に
関するものである。
る金属酸化物半導体技術の比較回路であって、前記差動
増幅器は、第１期間中第１入力電圧が、この第１期間に
続く第２期間中第２入力電圧がスイッチ回路により第１
キャパシタを経てそれぞれ供給される第１入力端と、第
２入力端と、第１期間中前記第１入力端と前記第２入力
端とに接続される出力端とを有している当該比較回路に
関するものである。
このような比較回路は例えば逐次近似の原理に応じて
動作するアナログ−デジル変換器に用いられている。こ
のようなアナログ−デジタル変換器は更にデジタル−ア
ナログ変換器と制御回路とを具えており、制御回路がデ
ジタル出力信号を生じる。この制御回路は変換処理の開
始時に最大値のビットをセットし、このビットがデジタ
ル−アナログ変換器でデジタル−アナログ変換され、比
較回路がアナログ入力信号と比較される。デジタル−ア
ナログ変換された比較信号がアナログ入力信号よりも小
さい場合には、この最大値のビットがセットされたまま
に維持され、この比較信号がアナログ入力信号よりも大
きい場合にはこの最大値のビットがリセットされる。こ
の比較は次々のビットで順次に繰返される。従って、段
階的にアナログ入力信号に近づいたデジタル出力信号が
生ぜしめられる。
動作するアナログ−デジル変換器に用いられている。こ
のようなアナログ−デジタル変換器は更にデジタル−ア
ナログ変換器と制御回路とを具えており、制御回路がデ
ジタル出力信号を生じる。この制御回路は変換処理の開
始時に最大値のビットをセットし、このビットがデジタ
ル−アナログ変換器でデジタル−アナログ変換され、比
較回路がアナログ入力信号と比較される。デジタル−ア
ナログ変換された比較信号がアナログ入力信号よりも小
さい場合には、この最大値のビットがセットされたまま
に維持され、この比較信号がアナログ入力信号よりも大
きい場合にはこの最大値のビットがリセットされる。こ
の比較は次々のビットで順次に繰返される。従って、段
階的にアナログ入力信号に近づいたデジタル出力信号が
生ぜしめられる。
上述した比較回路は1985年３月１日発行の雑誌“マル
クト・ウント・テクニク（Markt und Technik）”の第7
6頁に記載されており既知である。第１期間中は第１入
力電圧と、差動増幅器の出力端および第１入力端が相互
接続された際にこの差動増幅器の第１入力端に生じる電
圧との差が第１キャパシタに供給される。差動増幅器の
出力端をその第１入力端に接続することによりこの差動
増幅器の動作点を調整する。第２期間中は第２入力電圧
と第１期間中に第１キャパシタに得られた電圧との和が
差動増幅器の第１入力端に供給される。この差動増幅器
はその第１入力端における電圧に応じて出力電圧を生じ
る。この差動増幅器の出力電圧は高電圧状態か低電圧状
態のいずれかをとるようになる。
クト・ウント・テクニク（Markt und Technik）”の第7
6頁に記載されており既知である。第１期間中は第１入
力電圧と、差動増幅器の出力端および第１入力端が相互
接続された際にこの差動増幅器の第１入力端に生じる電
圧との差が第１キャパシタに供給される。差動増幅器の
出力端をその第１入力端に接続することによりこの差動
増幅器の動作点を調整する。第２期間中は第２入力電圧
と第１期間中に第１キャパシタに得られた電圧との和が
差動増幅器の第１入力端に供給される。この差動増幅器
はその第１入力端における電圧に応じて出力電圧を生じ
る。この差動増幅器の出力電圧は高電圧状態か低電圧状
態のいずれかをとるようになる。
互いに並列接続された２つのスイッチより成る比較回
路のスイッチ回路は金属酸化物半導体（MOS）電界効果
トランジスタを以って構成されている。このようなトラ
ンジスタは理想的なスイッチを構成しない。その理由は
以下の通りである。スイッチが閉成している間（トラン
ジスタが導通している間）、それぞれのトランジスタの
チャネル内に電荷が蓄積される。スイッチが開放すると
（トランジスタが遮断すると）、チャネルに蓄積されて
いた電荷が流れ出す。比較回路では、第１スイッチの電
荷が流れ出すという事実により、第１キャパシタに追加
の電荷が供給される。この追加の電荷の為に間違った電
圧比較が行われるおそれがあり、特に比較すべき電圧が
互いにわずかしか相違していない場合にそうである。実
際には差動増幅器の出力信号中に高および低信号状態の
代わりにそれぞれ低および高信号状態が生じてしまう。
従って、アナログ−デジタル変換に際してアナログ入力
信号に正確に一致しない値のデジタル信号が生じてしま
う。
路のスイッチ回路は金属酸化物半導体（MOS）電界効果
トランジスタを以って構成されている。このようなトラ
ンジスタは理想的なスイッチを構成しない。その理由は
以下の通りである。スイッチが閉成している間（トラン
ジスタが導通している間）、それぞれのトランジスタの
チャネル内に電荷が蓄積される。スイッチが開放すると
（トランジスタが遮断すると）、チャネルに蓄積されて
いた電荷が流れ出す。比較回路では、第１スイッチの電
荷が流れ出すという事実により、第１キャパシタに追加
の電荷が供給される。この追加の電荷の為に間違った電
圧比較が行われるおそれがあり、特に比較すべき電圧が
互いにわずかしか相違していない場合にそうである。実
際には差動増幅器の出力信号中に高および低信号状態の
代わりにそれぞれ低および高信号状態が生じてしまう。
従って、アナログ−デジタル変換に際してアナログ入力
信号に正確に一致しない値のデジタル信号が生じてしま
う。
本発明の目的は、第１スイッチの電荷の損失が比較に
いかなる影響をも及ぼさないようにした前述した種類の
比較回路を提供せんとするにある。
いかなる影響をも及ぼさないようにした前述した種類の
比較回路を提供せんとするにある。
本発明は、差動増幅器により２つの入力電圧を比較す
る金属酸化物半導体技術の比較回路であって、前記差動
増幅器は、第１期間中第１入力電圧が、この第１期間に
続く第２期間中第２入力電圧がスイッチ回路により第１
キャパシタを経てそれぞれ供給される第１入力端と、第
２入力端と、第１期間中前記第１入力端と前記第２入力
端とに接続される出力端とを有している当該比較回路に
おいて、前記差動増幅器の第２入力端が第２キャパシタ
および切換装置を経て基準電圧源に接続され、前記切換
装置のスイッチが２つの前記第１および第２期間中前記
第２キャパシタを基準電圧源に交互に接続するようにな
っていることを特徴とする。
る金属酸化物半導体技術の比較回路であって、前記差動
増幅器は、第１期間中第１入力電圧が、この第１期間に
続く第２期間中第２入力電圧がスイッチ回路により第１
キャパシタを経てそれぞれ供給される第１入力端と、第
２入力端と、第１期間中前記第１入力端と前記第２入力
端とに接続される出力端とを有している当該比較回路に
おいて、前記差動増幅器の第２入力端が第２キャパシタ
および切換装置を経て基準電圧源に接続され、前記切換
装置のスイッチが２つの前記第１および第２期間中前記
第２キャパシタを基準電圧源に交互に接続するようにな
っていることを特徴とする。
本発明による比較回路においては、第１期間中第１入
力信号が第１キャパシタに供給され、基準電圧が切換装
置を経て第２キャパシタに供給される。また差動増幅器
の出力端はその第１入力端および第２入力端に接続され
ている。第１キャパシタと同じキャパシタンスを有する
第２キャパシタには、基準電圧と、差動増幅器の第２入
力端をその出力端に接続することによりこの第２入力端
に得られた電圧との差に相当する電圧が与えられる。第
２期間に際しては切換装置が切換えられ、スイッチ回路
と同じスイッチング処理が行われる。第２キャパシタに
は第１期間中と第２期間中とで常に同じ基準電圧が印加
される。従って、差動増幅器の第２入力端は常に同じ基
準電位が与えられる。しかしこの基準電位はMOS電界効
果トランジスタより成る切換装置の電荷損失分だけ変化
する。
力信号が第１キャパシタに供給され、基準電圧が切換装
置を経て第２キャパシタに供給される。また差動増幅器
の出力端はその第１入力端および第２入力端に接続され
ている。第１キャパシタと同じキャパシタンスを有する
第２キャパシタには、基準電圧と、差動増幅器の第２入
力端をその出力端に接続することによりこの第２入力端
に得られた電圧との差に相当する電圧が与えられる。第
２期間に際しては切換装置が切換えられ、スイッチ回路
と同じスイッチング処理が行われる。第２キャパシタに
は第１期間中と第２期間中とで常に同じ基準電圧が印加
される。従って、差動増幅器の第２入力端は常に同じ基
準電位が与えられる。しかしこの基準電位はMOS電界効
果トランジスタより成る切換装置の電荷損失分だけ変化
する。
MOSトランジスタより成るスイッチ回路の電荷が流れ
出るという事実の為に生じる第１キャパシタにおける追
加の電圧と、切換装置の電荷が流れ出るという事実の為
に生じる第２キャパシタにおける追加の電圧とは、スイ
ッチ回路および切換装置にほぼ同じトランジスタを用い
るという条件の下で大きさおよび位相に関し等しくな
る。従って、互いに同様に変化する電圧が差動増幅器の
２つの入力端に供給される。差動増幅器の同相分排除比
は大きい為、これらの追加の電圧は差動増幅器の出力信
号に殆ど影響を及ぼさず、従って比較を誤ったものにす
るおそれがない。
出るという事実の為に生じる第１キャパシタにおける追
加の電圧と、切換装置の電荷が流れ出るという事実の為
に生じる第２キャパシタにおける追加の電圧とは、スイ
ッチ回路および切換装置にほぼ同じトランジスタを用い
るという条件の下で大きさおよび位相に関し等しくな
る。従って、互いに同様に変化する電圧が差動増幅器の
２つの入力端に供給される。差動増幅器の同相分排除比
は大きい為、これらの追加の電圧は差動増幅器の出力信
号に殆ど影響を及ぼさず、従って比較を誤ったものにす
るおそれがない。
差動増幅器が２つの出力端子を有する場合には、これ
らの出力端子を例えば電流ミラー回路により相互接続
し、これら出力端子が大地を基準とした差電圧を次段の
回路に供給するようにすることができる。これらの出力
端子は次段の回路に直接接続することもできる。前者の
接続の場合、差動増幅器に直流電圧オフセットを導入す
ると、この差動増幅器がその直線動作範囲外で動作する
おそれがある為、後者の接続を用いるのが好ましい。
らの出力端子を例えば電流ミラー回路により相互接続
し、これら出力端子が大地を基準とした差電圧を次段の
回路に供給するようにすることができる。これらの出力
端子は次段の回路に直接接続することもできる。前者の
接続の場合、差動増幅器に直流電圧オフセットを導入す
ると、この差動増幅器がその直線動作範囲外で動作する
おそれがある為、後者の接続を用いるのが好ましい。
更に、1986年３月13日付発行の雑誌“エレクトロニッ
ク・レターズ（Electronic Letters）",Vol.22,No.6の
第338〜339頁にも、差動増幅器の非反転入力端および反
転入力端の各々をキャパシタを経て、MOSトランジスタ
として構成された２つの異なるクロック動作のスイッチ
に接続している比較回路が開示されていることに注意す
べきである。この場合、同じクロック信号で動作するス
イッチの入力端子が互いに結合されている。第１期間中
閉成されるスイッチが変換すべき入力電圧を受け、残り
の２つのスイッチが比較電圧を受ける。これに対し本発
明による比較回路では、その第２入力端が入力電圧と比
較電圧とを交互に受けるのではなく基準電圧を受ける。
従って、本発明による比較回路は、上記の雑誌“エレク
トロニック・レターズ”に記載した回路で必要とするよ
うにビットの各比較後に出力端をその２つの入力端に接
続してはならない。本発明による回路では、入力端−出
力端の接続は変換処理の開始時にのみ必要とするだけで
ある。従って、本発明によれば、アナログ−デジタル変
換器に比較回路を用いることにより変換時間が短かくな
る。
ク・レターズ（Electronic Letters）",Vol.22,No.6の
第338〜339頁にも、差動増幅器の非反転入力端および反
転入力端の各々をキャパシタを経て、MOSトランジスタ
として構成された２つの異なるクロック動作のスイッチ
に接続している比較回路が開示されていることに注意す
べきである。この場合、同じクロック信号で動作するス
イッチの入力端子が互いに結合されている。第１期間中
閉成されるスイッチが変換すべき入力電圧を受け、残り
の２つのスイッチが比較電圧を受ける。これに対し本発
明による比較回路では、その第２入力端が入力電圧と比
較電圧とを交互に受けるのではなく基準電圧を受ける。
従って、本発明による比較回路は、上記の雑誌“エレク
トロニック・レターズ”に記載した回路で必要とするよ
うにビットの各比較後に出力端をその２つの入力端に接
続してはならない。本発明による回路では、入力端−出
力端の接続は変換処理の開始時にのみ必要とするだけで
ある。従って、本発明によれば、アナログ−デジタル変
換器に比較回路を用いることにより変換時間が短かくな
る。
本発明の実施例では、比較回路には、前記第１期間中
閉成され、前記第１入力電圧を第１キャパシタの第１端
子に供給する第１スイッチと、前記第２期間中閉成さ
れ、前記第２入力電圧を第１キャパシタの第１端子に供
給し、前記第１スイッチと相俟って前記スイッチ回路を
構成する第２スイッチとが設けられ、高インピーダンス
の入力端を有する差動増幅器の第１入力端が第１キャパ
シタの第２端子に結合されているとともに第１期間中閉
成される第３スイッチを経てこの差動増幅器の出力端に
結合され、差動増幅器の第２入力端は前記第２キャパシ
タを経て、前記切換装置を構成する第４スイッチおよび
第５スイッチに結合され、前記第４スイッチと差動増幅
器の出力端を差動増幅器の第２入力端に接続する第６ス
イッチとが前記第１期間中閉成され、前記第５スイッチ
が前記第２期間中閉成されるようになっている比較回路
において、前記第４および第５スイッチの双方が前記基
準電圧源に接続されていることを特徴とする。第１キャ
パシタにおける追加の電圧は第１スイッチの電荷が流れ
出るという事実により生ぜしめられ、第２キャパシタに
おける追加の電圧は第４スイッチの電荷が流れ出るとい
う事実により生ぜしめられる。第１および第４スイッチ
の電荷が流れ出るという事実によって同様に生ぜしめら
れる電圧変化は差動増幅器の同相分排除機能によって補
償される。
閉成され、前記第１入力電圧を第１キャパシタの第１端
子に供給する第１スイッチと、前記第２期間中閉成さ
れ、前記第２入力電圧を第１キャパシタの第１端子に供
給し、前記第１スイッチと相俟って前記スイッチ回路を
構成する第２スイッチとが設けられ、高インピーダンス
の入力端を有する差動増幅器の第１入力端が第１キャパ
シタの第２端子に結合されているとともに第１期間中閉
成される第３スイッチを経てこの差動増幅器の出力端に
結合され、差動増幅器の第２入力端は前記第２キャパシ
タを経て、前記切換装置を構成する第４スイッチおよび
第５スイッチに結合され、前記第４スイッチと差動増幅
器の出力端を差動増幅器の第２入力端に接続する第６ス
イッチとが前記第１期間中閉成され、前記第５スイッチ
が前記第２期間中閉成されるようになっている比較回路
において、前記第４および第５スイッチの双方が前記基
準電圧源に接続されていることを特徴とする。第１キャ
パシタにおける追加の電圧は第１スイッチの電荷が流れ
出るという事実により生ぜしめられ、第２キャパシタに
おける追加の電圧は第４スイッチの電荷が流れ出るとい
う事実により生ぜしめられる。第１および第４スイッチ
の電荷が流れ出るという事実によって同様に生ぜしめら
れる電圧変化は差動増幅器の同相分排除機能によって補
償される。
比較回路における前記のスイッチはＮチャネルMOS電
界効果トランジスタのドレイン・ソース通路とＰチャネ
ルMOS電界効果トランジスタのドレイン・ソース通路と
の並列回路を以って構成する。これらのトランジスタは
ＮチャネルMOS電界効果トランジスタのゲートにスイッ
チング信号が、ＰチャネルMOS電界効果トランジスタの
ゲートに反転スイッチング信号がそれぞれ供給されるよ
うに制御する。
界効果トランジスタのドレイン・ソース通路とＰチャネ
ルMOS電界効果トランジスタのドレイン・ソース通路と
の並列回路を以って構成する。これらのトランジスタは
ＮチャネルMOS電界効果トランジスタのゲートにスイッ
チング信号が、ＰチャネルMOS電界効果トランジスタの
ゲートに反転スイッチング信号がそれぞれ供給されるよ
うに制御する。
以下図面につき説明する。
第１図は逐次近似の原理に基づいて動作するアナログ
−デジタル変換器を示し、この変換器は比較回路１と、
デジタル−アナログ変換２と、制御回路３とを有する。
変換すべきアナログ入力電圧Ueは比較回路１の一方の入
力端４に供給され、この比較回路の他方の入力端５はデ
ジタル−アナログ変換器２から他の入力電圧Udを受け
る。制御回路３は変換処理の開始時に最大値のビットを
セットし、このビットはデジタル−アナログ変換器２で
アナログ電圧に変換される。比較回路１は入力端４にお
けるアナログ入力電圧Ueをデジタル−アナログ変換器２
から生ぜしめられるアナログ電圧Udと比較する。デジタ
ル−アナログ変換器２から生ぜしめられる電圧Udが入力
端４におけるアナログ入力電圧Ueよりも小さい場合に
は、最大値のビットがセットされたままに維持され、デ
ジタル−アナログ変換器２のアナログ電圧Udが電圧Ueよ
りも大きい場合には最大値のビットがリセットされる。
この最初の比較後次のビットとの比較が行われる。すな
わち、制御回路３は次のビットをセットする。従って、
制御回路３のデジタル出力信号は段階的に生ぜしめら
れ、比較回路１の入力端４におけるアナログ入力電圧Ue
に近似するようになる。
−デジタル変換器を示し、この変換器は比較回路１と、
デジタル−アナログ変換２と、制御回路３とを有する。
変換すべきアナログ入力電圧Ueは比較回路１の一方の入
力端４に供給され、この比較回路の他方の入力端５はデ
ジタル−アナログ変換器２から他の入力電圧Udを受け
る。制御回路３は変換処理の開始時に最大値のビットを
セットし、このビットはデジタル−アナログ変換器２で
アナログ電圧に変換される。比較回路１は入力端４にお
けるアナログ入力電圧Ueをデジタル−アナログ変換器２
から生ぜしめられるアナログ電圧Udと比較する。デジタ
ル−アナログ変換器２から生ぜしめられる電圧Udが入力
端４におけるアナログ入力電圧Ueよりも小さい場合に
は、最大値のビットがセットされたままに維持され、デ
ジタル−アナログ変換器２のアナログ電圧Udが電圧Ueよ
りも大きい場合には最大値のビットがリセットされる。
この最初の比較後次のビットとの比較が行われる。すな
わち、制御回路３は次のビットをセットする。従って、
制御回路３のデジタル出力信号は段階的に生ぜしめら
れ、比較回路１の入力端４におけるアナログ入力電圧Ue
に近似するようになる。
第２図は、本発明による比較回路１の一実施例を示
す。この比較回路１は差動増幅器８を有し、この差動増
幅器の高オーム抵抗反転入力端が第１キャパシタ９の一
方の端子に接続されている。アナログ入力電圧Ueが供給
される入力端４とキャパシタ９の他方の端子との間には
第１スイッチ10が配置されている。キャパシタ９のこの
他方の端子には、入力端５からデジタル−アナログ変換
器２の出力電圧Udを受ける第２スイッチ11も接続されて
いる。また差動増幅器８の反転入力端および出力端間に
は第３スイッチ12が接続されている。
す。この比較回路１は差動増幅器８を有し、この差動増
幅器の高オーム抵抗反転入力端が第１キャパシタ９の一
方の端子に接続されている。アナログ入力電圧Ueが供給
される入力端４とキャパシタ９の他方の端子との間には
第１スイッチ10が配置されている。キャパシタ９のこの
他方の端子には、入力端５からデジタル−アナログ変換
器２の出力電圧Udを受ける第２スイッチ11も接続されて
いる。また差動増幅器８の反転入力端および出力端間に
は第３スイッチ12が接続されている。
差動増幅器８の高オーム抵抗非反転入力端は第２キャ
パシタ13の一方の端子に接続され、この第２キャパシタ
の他方の端子は第４スイッチ14およびこれに並列に接続
された第５スイッチ15を経て基準電圧源17に結合され
る。この第２キャパシタ13は第１キャパシタ９と同じキ
ャパシタンスを有する。また差動増幅器８の非反転入力
端およびその出力端間には第６スイッチ16が配置されて
いる。
パシタ13の一方の端子に接続され、この第２キャパシタ
の他方の端子は第４スイッチ14およびこれに並列に接続
された第５スイッチ15を経て基準電圧源17に結合され
る。この第２キャパシタ13は第１キャパシタ９と同じキ
ャパシタンスを有する。また差動増幅器８の非反転入力
端およびその出力端間には第６スイッチ16が配置されて
いる。
比較動作は以下のようにして行なわれる。第１期間中
スイッチ10,12,14および16が閉成する。キャパシタ９に
生じる電圧はアナログ入力電圧Ueとスイッチ12が閉じて
いる際に差動増幅器８の反転入力端に生じる電圧との差
より成る。また、キャパシタ13に生じる電圧は基準電圧
源17の基準電圧Urefとスイッチ16が閉じている際に差動
増幅器８の非反転入力端に生じる電圧との差より成る。
スイッチ12および16を閉じるのは、差動増幅器の動作点
を調整するためである。
スイッチ10,12,14および16が閉成する。キャパシタ９に
生じる電圧はアナログ入力電圧Ueとスイッチ12が閉じて
いる際に差動増幅器８の反転入力端に生じる電圧との差
より成る。また、キャパシタ13に生じる電圧は基準電圧
源17の基準電圧Urefとスイッチ16が閉じている際に差動
増幅器８の非反転入力端に生じる電圧との差より成る。
スイッチ12および16を閉じるのは、差動増幅器の動作点
を調整するためである。
上記の第１期間に続く第２期間中はスイッチ11および
15が閉成され、スイッチ10,12,14および16が開放され
る。この際キャパシタ９に生じる電圧はデジタル−アナ
ログ変換器２の出力電圧Udと前記の第１期間中に生じた
電圧との和より成る。またキャパシタ13に生じる電圧は
基準電圧Urefと前記の第１期間中に生じた電圧との和よ
り成る。第１および第２期間中それぞれキャパシタ13の
入力端子に基準電圧Urefが印加される為、第２期間中の
キャパシタ13の電圧はスイッチ16が閉成されている第１
期間中差動増幅器８の非反転入力端に得られた電圧に等
しい。
15が閉成され、スイッチ10,12,14および16が開放され
る。この際キャパシタ９に生じる電圧はデジタル−アナ
ログ変換器２の出力電圧Udと前記の第１期間中に生じた
電圧との和より成る。またキャパシタ13に生じる電圧は
基準電圧Urefと前記の第１期間中に生じた電圧との和よ
り成る。第１および第２期間中それぞれキャパシタ13の
入力端子に基準電圧Urefが印加される為、第２期間中の
キャパシタ13の電圧はスイッチ16が閉成されている第１
期間中差動増幅器８の非反転入力端に得られた電圧に等
しい。
差動増幅器８はその２つの入力端における入力電圧に
応じてその出力電圧が高電圧状態或いは低電圧状態のい
ずれかをとるような高い増幅度を有する。従って、差動
増幅器８の出力電圧の電圧状態はアナログ入力電圧Ueと
デジタル−アナログ変換器２の電圧Udとの差によって決
定される。
応じてその出力電圧が高電圧状態或いは低電圧状態のい
ずれかをとるような高い増幅度を有する。従って、差動
増幅器８の出力電圧の電圧状態はアナログ入力電圧Ueと
デジタル−アナログ変換器２の電圧Udとの差によって決
定される。
スイッチ10〜12および14〜16の各々は少なくとも１つ
のMOS電界効果トランジスタを以って構成する。このよ
うなトランジスタは理想的なスイッチを構成しない。そ
の理由は以下の通りである。これらスイッチを閉じる
と、すなわちトランジスタが導通すると、トランジスタ
のチャネルに電荷が蓄積される。スイッチを開放させる
と、すなわちトランジスタが遮断すると、トランジスタ
のチャネルから電荷が流れ出す。従って、第２期間中、
スイッチ10および12のチャネル電荷がキャパシタ９に流
れ、スイッチ14および16のチャネル電荷がキャパシタ13
に流れる。しかし本発明においてはこれらスイッチを同
一のトランジスタを以って構成したという条件の下で、
差動増幅器の非反転入力端および反転入力端にそれぞれ
ほぼ同じ大きさで同じ位相の電圧を生じる電荷がキャパ
シタ９および13に蓄積される。
のMOS電界効果トランジスタを以って構成する。このよ
うなトランジスタは理想的なスイッチを構成しない。そ
の理由は以下の通りである。これらスイッチを閉じる
と、すなわちトランジスタが導通すると、トランジスタ
のチャネルに電荷が蓄積される。スイッチを開放させる
と、すなわちトランジスタが遮断すると、トランジスタ
のチャネルから電荷が流れ出す。従って、第２期間中、
スイッチ10および12のチャネル電荷がキャパシタ９に流
れ、スイッチ14および16のチャネル電荷がキャパシタ13
に流れる。しかし本発明においてはこれらスイッチを同
一のトランジスタを以って構成したという条件の下で、
差動増幅器の非反転入力端および反転入力端にそれぞれ
ほぼ同じ大きさで同じ位相の電圧を生じる電荷がキャパ
シタ９および13に蓄積される。
スイッチ10,12,14および16のチャネル電荷によって差
動増幅器８の反転および非反転入力端に生ぜしめられる
共通モードの電圧は殆ど排除れる。その理由は、差動増
幅器は可成り大きな同相分排除比を有する為である。
動増幅器８の反転および非反転入力端に生ぜしめられる
共通モードの電圧は殆ど排除れる。その理由は、差動増
幅器は可成り大きな同相分排除比を有する為である。
第２図の比較回路の詳細な実施例を第３図に示す。ス
イッチ10〜12および14〜16の各々はＮチャネルMOS電界
効果トランジスタとＰチャネルMOS電界効果トランジス
タとを以って構成してある。これらの電界効果トランジ
スタはノーマル・オフ型（エンハンスメント型）とす
る。ＮおよびＰチャネルの双方のトランジスタのソース
・ドレイン通路は互いに並列に接続されている。スイッ
チ10,12,14および16のＮチャネルトランジスタとスイッ
チ11および15のＰチャネルトランジスタとのゲートには
スイッチング信号Usが供給される。スイッチ11および15
のＮチャネルトランジスタとスイッチ10,12,14および16
のＰチャネルトランジスタとのゲートには反転スイッチ
ング信号ｓが供給される。この反転スイッチング信号
ｓはスイッチング信号Usを反転させるインバータ20に
より得られる。
イッチ10〜12および14〜16の各々はＮチャネルMOS電界
効果トランジスタとＰチャネルMOS電界効果トランジス
タとを以って構成してある。これらの電界効果トランジ
スタはノーマル・オフ型（エンハンスメント型）とす
る。ＮおよびＰチャネルの双方のトランジスタのソース
・ドレイン通路は互いに並列に接続されている。スイッ
チ10,12,14および16のＮチャネルトランジスタとスイッ
チ11および15のＰチャネルトランジスタとのゲートには
スイッチング信号Usが供給される。スイッチ11および15
のＮチャネルトランジスタとスイッチ10,12,14および16
のＰチャネルトランジスタとのゲートには反転スイッチ
ング信号ｓが供給される。この反転スイッチング信号
ｓはスイッチング信号Usを反転させるインバータ20に
より得られる。
第２および３図に示す比較回路は、出力端を１個の出
力端子を以って構成している差動増幅器８を有してい
る。しかし、差動増幅器の出力端を２個の出力端子を以
って構成する場合には、これらの２個の出力端子を例え
ば電流ミラー回路（図示せず）により相互接続する。こ
の差動増幅器に直流電圧のオフセットを導入する場合に
は、その差動増幅器はその直線動作範囲外で動作するお
それがある。
力端子を以って構成している差動増幅器８を有してい
る。しかし、差動増幅器の出力端を２個の出力端子を以
って構成する場合には、これらの２個の出力端子を例え
ば電流ミラー回路（図示せず）により相互接続する。こ
の差動増幅器に直流電圧のオフセットを導入する場合に
は、その差動増幅器はその直線動作範囲外で動作するお
それがある。
このおそれを無くすためには、差動増幅器８を、第４
図に示すようにその２個の出力端子が制御回路３に直接
接続されるように動作させる。この場合、これら２個の
出力端子はスイッチ12および16を閉じた際に互いに影響
を及ぼし合わず、従って差動増幅器８を直線動作範囲外
の動作範囲にもたらすおそれがない。
図に示すようにその２個の出力端子が制御回路３に直接
接続されるように動作させる。この場合、これら２個の
出力端子はスイッチ12および16を閉じた際に互いに影響
を及ぼし合わず、従って差動増幅器８を直線動作範囲外
の動作範囲にもたらすおそれがない。
第１図は、逐次近似の原理に応じて動作するアナログ−
デジタル変換器の原理を示す回路図、 第２図は、本発明による比較回路を示す回路図、 第３図は、第２図に示す比較回路の詳細な具体例を示す
回路図、 第４図は、本発明による他の比較回路を示す回路図であ
る。 １…比較回路 ２…デジタル−アナログ変換器 ３…制御回路、８…差動増幅器 17…基準電圧源、20…インバータ
デジタル変換器の原理を示す回路図、 第２図は、本発明による比較回路を示す回路図、 第３図は、第２図に示す比較回路の詳細な具体例を示す
回路図、 第４図は、本発明による他の比較回路を示す回路図であ
る。 １…比較回路 ２…デジタル−アナログ変換器 ３…制御回路、８…差動増幅器 17…基準電圧源、20…インバータ
フロントページの続き (56)参考文献 特公 昭62−5376（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】差動増幅器（８）により２つの入力電圧を
比較する金属酸化物半導体技術の比較回路であって、前
記差動増幅器（８）は、 第１期間中第１入力電圧（Ue）が、この第１期間に続く
第２期間中第２入力電圧（Ud）がスイッチ回路（10,1
1）により第１キャパシタ（９）を経てそれぞれ供給さ
れる第１入力端と、 第２入力端と、 第１期間中前記第１入力端と前記第２入力端とに接続さ
れる出力端とを有している当該比較回路において、 前記差動増幅器（８）の第２入力端が第２キャパシタ
（13）および切換装置（14,15）を経て基準電圧源（1
7）に接続され、前記切換装置（14,15）のスイッチ（1
4,15）が２つの前記第１および第２期間中前記第２キャ
パシタ（13）を基準電圧源（17）に交互に接続するよう
になっていることを特徴とする比較回路。 - 【請求項２】請求項１に記載の比較回路であって、この
比較回路には、前記第１期間中閉成され、前記第１入力
電圧（Ue）を第１キャパシタ（９）の第１端子に供給す
る第１スイッチ（10）と、前記第２期間中閉成され、前
記第２入力電圧（Ud）を第１キャパシタ（９）の第１端
子に供給し、前記第１スイッチ（10）と相俟って前記ス
イッチ回路（10,11）を構成する第２スイッチ（10）と
が設けられ、高インピーダンスの入力端を有する差動増
幅器（８）の第１入力端が第１キャパシタ（９）の第２
端子に結合されているとともに第１期間中閉成される第
３スイッチ（12）を経てこの差動増幅器（８）の出力端
に結合され、差動増幅器（８）の第２入力端は前記第２
キャパシタ（13）を経て、前記切換装置を構成する第４
スイッチ（14）および第５スイッチ（15）に結合され、
前記第４スイッチ（14）と差動増幅器（８）の出力端を
差動増幅器（８）の第２入力端に接続する第６スイッチ
（16）とが前記第１期間中閉成され、前記第５スイッチ
（15）が前記第２期間中閉成されるようになっている比
較回路において、 前記第４および第５スイッチ（14,15）の双方が前記基
準電圧源（17）に接続されていることを特徴とする比較
回路。 - 【請求項３】請求項２に記載の比較回路において、前記
スイッチ（10〜12;14〜16）はＮチャネル金属酸化物半
導体電界効果トランジスタのドレイン・ソース通路とＰ
チャネル金属酸化物半導体電界効果トランジスタのドレ
イン・ソース通路との並列回路を以って構成され、Ｎチ
ャネル金属酸化物半導体電界効果トランジスタのゲート
にスイッチング信号が、Ｐチャネル金属酸化物半導体電
界効果トランジスタのゲートに反転スイッチング信号が
それぞれ供給されるようになっていることを特徴とする
比較回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19873723919 DE3723919A1 (de) | 1987-07-18 | 1987-07-18 | Vergleichsschaltung |
| DE3723919.8 | 1987-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437116A JPS6437116A (en) | 1989-02-07 |
| JP2916505B2 true JP2916505B2 (ja) | 1999-07-05 |
Family
ID=6331935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177253A Expired - Lifetime JP2916505B2 (ja) | 1987-07-18 | 1988-07-18 | 比較回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4899068A (ja) |
| EP (1) | EP0300560B1 (ja) |
| JP (1) | JP2916505B2 (ja) |
| BR (1) | BR8803580A (ja) |
| DE (2) | DE3723919A1 (ja) |
| IL (1) | IL87132A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0142565B1 (ko) * | 1989-08-30 | 1998-08-17 | 미다 가쓰시게 | 전압 비교기 및 그 동작 방법 |
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| CA2027083C (en) * | 1990-10-05 | 1996-05-28 | Kuang-Lu Lee | Fully differential sample and hold adder circuit |
| JP2523998B2 (ja) * | 1991-01-31 | 1996-08-14 | 株式会社東芝 | コンパレ―タ |
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| US11169218B2 (en) | 2018-12-21 | 2021-11-09 | Analog Devices, Inc. | Current monitor with fault detection |
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|---|---|---|---|---|
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| GB1564671A (en) * | 1978-04-12 | 1980-04-10 | Hughes Microelectronics Ltd | Comparator |
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
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| JPS625376A (ja) * | 1985-07-02 | 1987-01-12 | 大王電子株式会社 | 麻雀遊戯場の管理システム |
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| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
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1987
- 1987-07-18 DE DE19873723919 patent/DE3723919A1/de not_active Withdrawn
-
1988
- 1988-07-13 DE DE88201502T patent/DE3884501D1/de not_active Expired - Fee Related
- 1988-07-13 EP EP88201502A patent/EP0300560B1/de not_active Expired - Lifetime
- 1988-07-15 BR BR8803580A patent/BR8803580A/pt not_active IP Right Cessation
- 1988-07-15 IL IL87132A patent/IL87132A/xx not_active IP Right Cessation
- 1988-07-18 JP JP63177253A patent/JP2916505B2/ja not_active Expired - Lifetime
- 1988-07-18 US US07/220,634 patent/US4899068A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0300560A2 (de) | 1989-01-25 |
| DE3723919A1 (de) | 1989-01-26 |
| US4899068A (en) | 1990-02-06 |
| IL87132A (en) | 1993-01-31 |
| EP0300560B1 (de) | 1993-09-29 |
| DE3884501D1 (de) | 1993-11-04 |
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| EP0300560A3 (de) | 1991-01-30 |
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