JP2820006B2 - スタンバイ電流が小さな半導体集積回路 - Google Patents
スタンバイ電流が小さな半導体集積回路Info
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- JP2820006B2 JP2820006B2 JP5274134A JP27413493A JP2820006B2 JP 2820006 B2 JP2820006 B2 JP 2820006B2 JP 5274134 A JP5274134 A JP 5274134A JP 27413493 A JP27413493 A JP 27413493A JP 2820006 B2 JP2820006 B2 JP 2820006B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタから
形成され論理演算を行なう論理ゲート回路を含む半導体
集積回路に関する。
形成され論理演算を行なう論理ゲート回路を含む半導体
集積回路に関する。
【０００２】
【従来の技術】近年、微細加工技術の進展とともに、半
導体集積回路に用いられるＭＯＳ型電界効果トランジス
タの素子寸法も極めて微細化されてきている。それとと
もに回路速度性能も向上してきているが、一方で様々な
信頼性上の問題が生じている。例えば、ホットキャリヤ
効果によるトランジスタの劣化現象やＴＤＤＢによるゲ
ート絶縁膜の破壊等がある。また、半導体集積回路の集
積度の向上によって消費電力の増大も無視できない問題
となっている。
導体集積回路に用いられるＭＯＳ型電界効果トランジス
タの素子寸法も極めて微細化されてきている。それとと
もに回路速度性能も向上してきているが、一方で様々な
信頼性上の問題が生じている。例えば、ホットキャリヤ
効果によるトランジスタの劣化現象やＴＤＤＢによるゲ
ート絶縁膜の破壊等がある。また、半導体集積回路の集
積度の向上によって消費電力の増大も無視できない問題
となっている。
【０００３】そこで、ＭＯＳ型電界効果トランジスタの
ゲート長が０．５μｍ以下となる半導体集積回路におい
ては、一般に電源電圧を下げる対策がとられている。さ
らに将来的には、ＭＯＳ型電界効果トランジスタの微細
化とともに、より一層電源電圧を低電圧化することが避
けられない。
ゲート長が０．５μｍ以下となる半導体集積回路におい
ては、一般に電源電圧を下げる対策がとられている。さ
らに将来的には、ＭＯＳ型電界効果トランジスタの微細
化とともに、より一層電源電圧を低電圧化することが避
けられない。
【０００４】しかしＭＯＳ型電界効果トランジスタの閾
値電圧を変えずに、電源電圧を低電圧化すると、半導体
集積回路の動作速度が低下してしまうという問題があ
る。この原因はＭＯＳ型電界効果トランジスタのドレイ
ン電流が概ね下記の式（１）に従うというトランジスタ
動作上の物理現象に起因している。
値電圧を変えずに、電源電圧を低電圧化すると、半導体
集積回路の動作速度が低下してしまうという問題があ
る。この原因はＭＯＳ型電界効果トランジスタのドレイ
ン電流が概ね下記の式（１）に従うというトランジスタ
動作上の物理現象に起因している。
【０００５】ドレイン電流＝｛（ゲート電圧）−（閾値
電圧）｝のα乗 ・・ （１） （ただし、αは約２である）上記の式（１）から分かる
ように、閾値電圧を一定として、電源電圧を下げていく
と、印加可能なゲート電圧と閾値電圧の差が小さくな
り、トランジスタの駆動電流がとれなくなってしまうの
である。
電圧）｝のα乗 ・・ （１） （ただし、αは約２である）上記の式（１）から分かる
ように、閾値電圧を一定として、電源電圧を下げていく
と、印加可能なゲート電圧と閾値電圧の差が小さくな
り、トランジスタの駆動電流がとれなくなってしまうの
である。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路において、電源電圧を下げたとき動作速度を下
げないためには、ＭＯＳ型電界効果トランジスタの閾値
電圧を小さくすることである。しかし、従来のＭＯＳ型
電界効果トランジスタを用いた半導体集積回路において
閾値電圧を小さくすると、図５に示すように電源側から
接地側に貫通するスタンバイ電流が著しく大きくなると
いう問題があった。この原因は、ＭＯＳ型電界効果トラ
ンジスタのサブスレッショルドリーク電流の成分が無視
できなくなるためである。この制約のため、通常の半導
体集積回路では閾値電圧の絶対値を、例えば０．４Ｖ以
下に下げることは非常に困難であるという問題がある。
集積回路において、電源電圧を下げたとき動作速度を下
げないためには、ＭＯＳ型電界効果トランジスタの閾値
電圧を小さくすることである。しかし、従来のＭＯＳ型
電界効果トランジスタを用いた半導体集積回路において
閾値電圧を小さくすると、図５に示すように電源側から
接地側に貫通するスタンバイ電流が著しく大きくなると
いう問題があった。この原因は、ＭＯＳ型電界効果トラ
ンジスタのサブスレッショルドリーク電流の成分が無視
できなくなるためである。この制約のため、通常の半導
体集積回路では閾値電圧の絶対値を、例えば０．４Ｖ以
下に下げることは非常に困難であるという問題がある。
【０００７】本発明は上記問題に鑑み、低電源電圧下で
ＭＯＳ型電界効果トランジスタを駆動できるとともに、
スタンバイ電流を低く押えることができる半導体集積回
路を提供することを目的とする。
ＭＯＳ型電界効果トランジスタを駆動できるとともに、
スタンバイ電流を低く押えることができる半導体集積回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、クロック信号に同期して与えられるデータを保持す
るデータ保持回路と、ＭＯＳトランジスタから形成され
論理演算を行なう論理ゲート回路と、前記データ保持回
路と前記論理ゲート回路とに電源を供給する電源供給ラ
インと、制御信号に基づき前記論理ゲート回路への前記
電源供給ラインからの電源の供給または停止を行なうス
イッチング回路とを有し、前記制御信号に基づき前記ス
イッチング回路は、休止状態に遷移する時は、前記デー
タ保持回路がデータを保持した後に、前記データ保持回
路へのデータ読み込みクロック信号が停止し保持状態に
なって所定時間後、前記論理ゲート回路への電源供給を
停止し、動作状態に遷移する時は、前記論理ゲート回路
への電源供給を開始して所定時間後、クロック信号が供
給されて前記データ保持回路からデータを出力すること
により、休止状態の前記論理ゲート回路のサブスレッシ
ョルドリーク電流を抑える。
は、クロック信号に同期して与えられるデータを保持す
るデータ保持回路と、ＭＯＳトランジスタから形成され
論理演算を行なう論理ゲート回路と、前記データ保持回
路と前記論理ゲート回路とに電源を供給する電源供給ラ
インと、制御信号に基づき前記論理ゲート回路への前記
電源供給ラインからの電源の供給または停止を行なうス
イッチング回路とを有し、前記制御信号に基づき前記ス
イッチング回路は、休止状態に遷移する時は、前記デー
タ保持回路がデータを保持した後に、前記データ保持回
路へのデータ読み込みクロック信号が停止し保持状態に
なって所定時間後、前記論理ゲート回路への電源供給を
停止し、動作状態に遷移する時は、前記論理ゲート回路
への電源供給を開始して所定時間後、クロック信号が供
給されて前記データ保持回路からデータを出力すること
により、休止状態の前記論理ゲート回路のサブスレッシ
ョルドリーク電流を抑える。
【０００９】前記スイッチング回路はＭＯＳ型電界効果
トランジスタであり、前記制御信号は前記論理ゲート回
路を活性にさせる場合にはＭＯＳ型電界効果トランジス
タを導通状態にさせ、不活性にさせる場合にはＭＯＳ型
電界効果トランジスタを非導通状態にさせるのが好まし
い。また、ＭＯＳ型電界効果トランジスタの代わりにバ
イポーラトランジスタを用いてもよい。
トランジスタであり、前記制御信号は前記論理ゲート回
路を活性にさせる場合にはＭＯＳ型電界効果トランジス
タを導通状態にさせ、不活性にさせる場合にはＭＯＳ型
電界効果トランジスタを非導通状態にさせるのが好まし
い。また、ＭＯＳ型電界効果トランジスタの代わりにバ
イポーラトランジスタを用いてもよい。
【００１０】
【作用】論理ゲート回路を活性にさせないときは、スイ
ッチング回路を非導通状態にする。非導通状態にされた
スイッチング回路は、不活性な論理ゲート回路を介して
電源からスタンバイ電流が流れることを防止する。
ッチング回路を非導通状態にする。非導通状態にされた
スイッチング回路は、不活性な論理ゲート回路を介して
電源からスタンバイ電流が流れることを防止する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の半導体装置の第１の実施例
を示すブロック図、図２は図１の実施例における論理ゲ
ート回路を詳細に示す回路図、図３は図１の実施例の動
作を説明するためのタイミングチャートである。半導体
集積回路は一般に非同期の論理ゲート回路とデータ保持
を行なうフリップフロップとからなっているように、本
実施例においても半導体集積回路は、クロック信号ＣＫ
に同期して与えられるデータを保持するフリップフロッ
プ１１，１２（以降、ＦＦ１１，１２と記す）と、カッ
トオフ信号ＣＦに制御される論理ゲート回路２１，２２
とから構成されている。
て説明する。図１は本発明の半導体装置の第１の実施例
を示すブロック図、図２は図１の実施例における論理ゲ
ート回路を詳細に示す回路図、図３は図１の実施例の動
作を説明するためのタイミングチャートである。半導体
集積回路は一般に非同期の論理ゲート回路とデータ保持
を行なうフリップフロップとからなっているように、本
実施例においても半導体集積回路は、クロック信号ＣＫ
に同期して与えられるデータを保持するフリップフロッ
プ１１，１２（以降、ＦＦ１１，１２と記す）と、カッ
トオフ信号ＣＦに制御される論理ゲート回路２１，２２
とから構成されている。
【００１２】さらに論理ゲート回路２１，２２は、図２
に示されるように、入力信号を受けるナンドゲートＮ１
と、ナンドゲートＮ１の出力を入力するナンドゲートＮ
２と、ナンドゲートＮ１，Ｎ２の両者に対する共通の電
源供給ラインに挿入され、カトオッフ信号ＣＦにより電
源供給ラインを遮断または接続する電源電流遮断素子Ｑ
１（Ｎチャネル型ＭＯＳトランジスタ）とから構成され
ている。なお、ナンドゲートＮ１，Ｎ２を構成するＭＯ
Ｓトランジスタの閾値電圧は０．２５Ｖに、電源電流遮
断素子Ｑ１の閾値電圧は０．７Ｖにそれぞれ設定されて
いる。電源電流遮断素子Ｑ１が電源供給ラインに挿入さ
れているために、ナンドゲートＮ１，Ｎ２を構成するＭ
ＯＳトランジスタの閾値電圧が０．２５Ｖに下げられて
もスタンバイ電流は極めて小さく抑制される（図５にお
ける比較を参照のこと）。
に示されるように、入力信号を受けるナンドゲートＮ１
と、ナンドゲートＮ１の出力を入力するナンドゲートＮ
２と、ナンドゲートＮ１，Ｎ２の両者に対する共通の電
源供給ラインに挿入され、カトオッフ信号ＣＦにより電
源供給ラインを遮断または接続する電源電流遮断素子Ｑ
１（Ｎチャネル型ＭＯＳトランジスタ）とから構成され
ている。なお、ナンドゲートＮ１，Ｎ２を構成するＭＯ
Ｓトランジスタの閾値電圧は０．２５Ｖに、電源電流遮
断素子Ｑ１の閾値電圧は０．７Ｖにそれぞれ設定されて
いる。電源電流遮断素子Ｑ１が電源供給ラインに挿入さ
れているために、ナンドゲートＮ１，Ｎ２を構成するＭ
ＯＳトランジスタの閾値電圧が０．２５Ｖに下げられて
もスタンバイ電流は極めて小さく抑制される（図５にお
ける比較を参照のこと）。
【００１３】次に上述の実施例の動作について図３を参
照して説明する。まず、半導体集積回路が休止している
期間（時刻ｔ1〜ｔ2）、すなわちデータがＦＦ１１，１
２に保持されているのみで、論理ゲート回路２１，２２
が不活性であるとき、電源電流遮断素子Ｑ１はカットオ
フ信号ＣＦにより非導通状態にされている。非導通状態
の電源電流遮断素子Ｑ１により、論理ゲート回路２１，
２２のスタンバイ電流は非常に小さい量に押えられてい
る。
照して説明する。まず、半導体集積回路が休止している
期間（時刻ｔ1〜ｔ2）、すなわちデータがＦＦ１１，１
２に保持されているのみで、論理ゲート回路２１，２２
が不活性であるとき、電源電流遮断素子Ｑ１はカットオ
フ信号ＣＦにより非導通状態にされている。非導通状態
の電源電流遮断素子Ｑ１により、論理ゲート回路２１，
２２のスタンバイ電流は非常に小さい量に押えられてい
る。
【００１４】時刻ｔ2に、電源電流遮断素子Ｑ１がカッ
トオフ信号ＣＦにより導通状態にされ、半導体集積回路
が活性状態にされると、所定時間後の時刻ｔ3にクロッ
ク信号ＣＫがＦＦ１１，１２に供給され、ＦＦ１１，１
２が動作を開始する。また、時刻ｔ4に半導体集積回路
の動作が終了し、データがＦＦ１１，１２に保持される
と、時刻ｔ5に電源電流遮断素子Ｑ１はカットオフ信号
ＣＦにより再び非導通状態にされ、スタンバイ電流を抑
制する。
トオフ信号ＣＦにより導通状態にされ、半導体集積回路
が活性状態にされると、所定時間後の時刻ｔ3にクロッ
ク信号ＣＫがＦＦ１１，１２に供給され、ＦＦ１１，１
２が動作を開始する。また、時刻ｔ4に半導体集積回路
の動作が終了し、データがＦＦ１１，１２に保持される
と、時刻ｔ5に電源電流遮断素子Ｑ１はカットオフ信号
ＣＦにより再び非導通状態にされ、スタンバイ電流を抑
制する。
【００１５】すなわち、論理ゲート回路２１，２２が活
性状態となった後、データ信号がＦＦ１１，１２から出
力され論理演算が進行する。しかし、半導体集積回路が
休止状態に遷移するときは、まずクロック信号に同期し
てＦＦ１１，１２がデータ保持状態となり、次に電源電
流遮断素子Ｑ１の作用により論理ゲート回路２１，２２
の電源電流がカットオフされる。
性状態となった後、データ信号がＦＦ１１，１２から出
力され論理演算が進行する。しかし、半導体集積回路が
休止状態に遷移するときは、まずクロック信号に同期し
てＦＦ１１，１２がデータ保持状態となり、次に電源電
流遮断素子Ｑ１の作用により論理ゲート回路２１，２２
の電源電流がカットオフされる。
【００１６】一般に論理ゲート回路は高インピーダンス
になると、電源端子の片側にのみ接続されている場合で
も、内部電位が不安定になり保持していたデータを喪失
してしまう。しかし、本実施例によれば上述の動作によ
り、電源電流を遮断しても全てのデータはＦＦ１１，１
２に保持されており、扱っているデータが失われるとい
うことはない。また、本実施例においては図２で示され
るように、２つの論理ゲート回路２１，２２の組に対し
１つの電源電流遮断素子Ｑ１が割り当てられているが、
各論理ゲート回路２１，２２にそれぞれ１つずつの電源
電流遮断素子を割り当ててもよい。
になると、電源端子の片側にのみ接続されている場合で
も、内部電位が不安定になり保持していたデータを喪失
してしまう。しかし、本実施例によれば上述の動作によ
り、電源電流を遮断しても全てのデータはＦＦ１１，１
２に保持されており、扱っているデータが失われるとい
うことはない。また、本実施例においては図２で示され
るように、２つの論理ゲート回路２１，２２の組に対し
１つの電源電流遮断素子Ｑ１が割り当てられているが、
各論理ゲート回路２１，２２にそれぞれ１つずつの電源
電流遮断素子を割り当ててもよい。
【００１７】次に本発明の第２の実施例について図４を
参照して説明する。本実施例においては、図１ないし図
３によって示された第１の実施例の電源電流遮断素子Ｑ
１であるＮチャネル型ＭＯＳトランジスタの代わりにＮ
ＰＮバイポーラトランジスタＱ２を用いている。この場
合、カットオフ信号ＣＦは０Ｖ（トランジスタＱ２は非
導通状態）または１．２Ｖ（トランジスタＱ２は導通状
態で論理ゲート回路２１，２２は活性状態にされる）に
設定される。バイポーラトランジスタＱ２の導通抵抗は
ＭＯＳトランジスタの導通抵抗よりも低くできるので、
バイポーラトランジスタＱ２を電源電流遮断素子として
電源供給ラインに挿入したとしても、論理ゲート回路の
動作に与える影響は、第１の実施例よりは少なくするこ
とができるという利点がある。
参照して説明する。本実施例においては、図１ないし図
３によって示された第１の実施例の電源電流遮断素子Ｑ
１であるＮチャネル型ＭＯＳトランジスタの代わりにＮ
ＰＮバイポーラトランジスタＱ２を用いている。この場
合、カットオフ信号ＣＦは０Ｖ（トランジスタＱ２は非
導通状態）または１．２Ｖ（トランジスタＱ２は導通状
態で論理ゲート回路２１，２２は活性状態にされる）に
設定される。バイポーラトランジスタＱ２の導通抵抗は
ＭＯＳトランジスタの導通抵抗よりも低くできるので、
バイポーラトランジスタＱ２を電源電流遮断素子として
電源供給ラインに挿入したとしても、論理ゲート回路の
動作に与える影響は、第１の実施例よりは少なくするこ
とができるという利点がある。
【００１８】
【発明の効果】以上説明したように本発明は、半導体集
積回路の内部構造を論理回路部分とデータ保持回路部分
とに区分し、論理回路部分は閾値電圧の低いＭＯＳトラ
ンジスタで構成するとともに、論理回路部分への電源供
給ラインに電源電流遮断素子を挿入し、データ保持回路
部分がデータを安定に保持しているときにのみ、電源電
流遮断素子により論理回路部分への電源の供給を遮断す
ることにより、回路の動作は高速であり、かつスタンバ
イ電流を極めて低く押えることができる半導体集積回路
を実現できるという効果がある。
積回路の内部構造を論理回路部分とデータ保持回路部分
とに区分し、論理回路部分は閾値電圧の低いＭＯＳトラ
ンジスタで構成するとともに、論理回路部分への電源供
給ラインに電源電流遮断素子を挿入し、データ保持回路
部分がデータを安定に保持しているときにのみ、電源電
流遮断素子により論理回路部分への電源の供給を遮断す
ることにより、回路の動作は高速であり、かつスタンバ
イ電流を極めて低く押えることができる半導体集積回路
を実現できるという効果がある。
【図１】本発明の半導体装置の第１の実施例を示すブロ
ック図である。
ック図である。
【図２】図１における論理ゲート回路を詳細に示す回路
図である。
図である。
【図３】図１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図４】本発明の半導体装置の第２の実施例を示すブロ
ック図である。
ック図である。
【図５】本発明の半導体装置と従来例との特性の違いを
説明するグラフである。
説明するグラフである。
１１，１２ フリップフロップ（ＦＦ） ２１，２２ 論理ゲート回路 Ｎ１，Ｎ２ ナンドゲート Ｑ１，Ｑ２ 電源電流遮断素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00 - 19/23 G06F 1/32
Claims (3)
- 【請求項１】 クロック信号に同期して与えられるデー
タを保持するデータ保持回路と、ＭＯＳトランジスタか
ら形成され論理演算を行なう論理ゲート回路と、前記デ
ータ保持回路と前記論理ゲート回路とに電源を供給する
電源供給ラインと、制御信号に基づき前記論理ゲート回
路への前記電源供給ラインからの電源の供給または停止
を行なうスイッチング回路とを有し、 前記制御信号に基づき前記スイッチング回路は、休止状
態に遷移する時は、前記データ保持回路がデータを保持
した後に、前記データ保持回路へのデータ読み込みクロ
ック信号が停止し保持状態になって所定時間後、前記論
理ゲート回路への電源供給を停止し、 動作状態に遷移する時は、前記論理ゲート回路への電源
供給を開始して所定時間後、クロック信号が供給されて
前記データ保持回路からデータを出力することにより、
休止状態の前記論理ゲート回路のサブスレッショルドリ
ーク電流を抑える 半導体集積回路。 - 【請求項２】 前記スイッチング回路はＭＯＳ型電界効
果トランジスタであり、前記制御信号は前記論理ゲート
回路を活性にさせる場合にＭＯＳ型電界効果トランジス
タを導通状態にさせ、不活性にさせる場合にＭＯＳ型電
界効果トランジスタを非導通状態にさせる請求項１記載
の半導体集積回路。 - 【請求項３】 前記スイッチング回路はバイポーラトラ
ンジスタであり、前記制御信号は前記論理ゲート回路を
活性にさせる場合にバイポーラトランジスタを導通状態
にさせ、不活性にさせる場合にバイポーラトランジスタ
を非導通状態にさせる請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274134A JP2820006B2 (ja) | 1993-11-02 | 1993-11-02 | スタンバイ電流が小さな半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274134A JP2820006B2 (ja) | 1993-11-02 | 1993-11-02 | スタンバイ電流が小さな半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131323A JPH07131323A (ja) | 1995-05-19 |
| JP2820006B2 true JP2820006B2 (ja) | 1998-11-05 |
Family
ID=17537499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274134A Expired - Lifetime JP2820006B2 (ja) | 1993-11-02 | 1993-11-02 | スタンバイ電流が小さな半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820006B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3727838B2 (ja) | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
| JP2002314393A (ja) * | 2001-04-16 | 2002-10-25 | Niigata Seimitsu Kk | 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 |
| JP4541980B2 (ja) * | 2005-06-27 | 2010-09-08 | シャープ株式会社 | 半導体装置 |
| US7705625B2 (en) * | 2005-07-08 | 2010-04-27 | Zmos Technology, Inc. | Source transistor configurations and control methods |
| JP4535057B2 (ja) * | 2006-11-10 | 2010-09-01 | ソニー株式会社 | 論理処理回路、半導体デバイス及び論理処理装置 |
| JP5128980B2 (ja) * | 2008-02-20 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法及び半導体集積回路 |
| JP6645793B2 (ja) * | 2014-10-17 | 2020-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594328A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | Ｍｏｓ論理回路 |
| JPH0529551A (ja) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | 半導体集積回路 |
| JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
| JPH05291929A (ja) * | 1992-04-14 | 1993-11-05 | Hitachi Ltd | 半導体回路 |
| US5300831A (en) * | 1992-09-04 | 1994-04-05 | Pham Dac C | Logic macro and protocol for reduced power consumption during idle state |
-
1993
- 1993-11-02 JP JP5274134A patent/JP2820006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131323A (ja) | 1995-05-19 |
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