JP2000022503A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路の重要な構成部品であるフリッ
プフロップ回路の高速化と小面積化を図る。 【解決手段】データの取込みを行う第１ラッチ回路１を
ダイナミック型とし、データの記憶保持及び出力を行う
第２ラッチ回路２をスタティック型として、両回路１，
２を直列にし、バッファ回路１４を介して出力端Ｑに接
続する。スイッチ制御回路１５はクロックＣＫを入力
し、第１スイッチ回路１１と第２スイッチ回路１２を相
補動作させる。ノードＡに寄生するキャパシタＣｍは、
スイッチ１１のオフ期間だけ信号Ｄを保持し、ＣＫの立
ち下がりで第２記憶回路１３に遷移して、スタティック
に保持する。第２記憶回路１３は、例えばインバータと
クロックドインバータからなり、スイッチ制御回路１５
からの制御で正帰還ループを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフリップフロップ回
路に係り、特に半導体集積回路の構成要素となるＣＭＯ
Ｓで実現したフリップフロップ回路に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高速化、低消費電力化、
小型化が求められており、その記憶回路の一つであるフ
リップフロップに対しても同様の要求がある。現在のＬ
ＳＩはＣＭＯＳ回路が主流で、フリップフロップ回路も
スタティック型が主流となっている。

【０００３】図２に、ＣＭＯＳ回路による従来のスタテ
ィック型フリップフロップ回路の構成を示す。スタティ
ック型のフリップフロップ回路は、大別して第１スイッ
チ回路２１、第２スイッチ回路２２、第１記憶回路２
３、第２記憶回路２４、スイッチ制御回路２５から構成
される。Ｄはデータ入力端子、ＣＫはクロック入力端
子、Ｑは出力端子である。第１スイッチ回路２１と第２
スイッチ回路２２はトランスファーゲート（ＴＧ）２０
０、２０１で、第１記憶回路２３はインバータ回路（Ｉ
ＮＶ）２０２とクロックドインバータ回路（ＣＩＮＶ）
２０６で、第２記憶回路２４はインバータ回路（ＩＮ
Ｖ）２０３とクロックドインバータ回路（ＣＩＮＶ）２
０７で、それぞれ実現している。

【０００４】第１スイッチ回路２１は第１記憶回路２３
に入力される情報の入力経路の開閉を、第２スイッチ回
路２２は第２記憶回路２４に入力される情報の入力経路
の開閉を行う。スイッチ制御回路２５は、クロック入力
端子ＣＫから入力されるクロック信号を、第１スイッチ
回路２１及び第２スイッチ回路２２に互いに反転させて
与え、また第１記憶回路２３と第２記憶回路２４が相補
動作するように制御信号を与える。

【０００５】図３に、図２のフリップフロップの動作を
説明するタイミングチャートを示す。時刻ｔ１にクロッ
ク信号ＣＫがハイレベルになると、路ＴＧ２００はオフ
状態に、ＴＧ２０１はオン状態になる。従って、入力端
子Ｄのハイレベル信号はＩＮＶ２０２とＩＮＶ２０３に
よって２回反転され、同相のハイレベル信号となって出
力端子Ｑに出力される。

【０００６】ここで、時刻ｔ１以前に出力Ｑはロウレベ
ルであるとする。このとき、ＰＭＯＳ２０９とＮＭＯＳ
２１１はオン状態となっており、ＩＮＶ２０２とＣＩＮ
Ｖ２０６によって正帰還ループを形成する。すなわち、
第１記憶回路２３が動作し、ハイレベルのデータは永久
的に保持される。一方、ＰＭＯＳ２１０とＮＭＯＳ２１
２はカットオフ状態となるので、ＩＮＶ２０３とＣＩＮ
Ｖ２０７による正帰還ループは形成されず、第２記憶回
路２４は動作しない。

【０００７】次に、ＣＫがロウレベルになると、ＴＧ２
００はオン状態に、ＴＧ２０１はオフ状態になる。この
ときは、上述と逆に第１記憶回路２３が動作せず、第２
記憶回路２４が動作する。従って、第１記憶回路２３が
保持していたハイレベルのデータは、そのまま第２記憶
回路２４が永久的に保持することになる。そして、ＴＧ
２０１はオフ状態にあるので、Ｄがロウレベルに変化し
ても出力Ｑは変化せずハイレベルのままである。時刻ｔ
２、ｔ３においても上記と同様になる。

【０００８】時刻ｔ３以降の点線部は、ある時刻ｔｎま
でＣＫがロウレベルであること示す。すなわちクロック
信号が停止の状態であることを示す。この状態は、ＬＳ
Ｉの機能の診断や命令のチェックを実行する場合などに
生ずる。クロック信号を長期にわたり停止させた場合、
ＩＮＶ２０３とＣＩＮＶ２０７の正帰還ループによっ
て、データはスタティックに保持され続ける。

【０００９】図２ニ、従来のダイナミック型フリップフ
ロップ回路の構成を示す。ダイナミック型フリップフロ
ップ回路は、図４のスタティック型からＣＩＮＶ２０
６、２０７を取り除いた構成となる。ＴＧ２００および
ＴＧ２０１の出力端（ＩＮＶ２０２、ＩＮＶ２０３の入
力端）のノード４０１、４０２とグランド間に寄生する
キャパシタＣｍ１，Ｃｍ２に、データをダイナミックに
保持するもので、基本動作はスタティック型フリップフ
ロップ回路と同一である。

【００１０】

【発明が解決しようとする課題】スタティック型フリッ
プフロップ回路は、電源を入れている限りはデータを永
久的に保持するという長所がある。しかし、スタティッ
クな記憶動作を実現するためクロックドインバータをオ
ン・オフしなければならない。また、クロック信号の立
上りの前に入力信号Ｄを安定させておくためのセットア
ップタイム（ｔｓ）と、クロックの立ち上がりで取り込
んだ入力信号Ｄをそ時点から安定に保持する最小限のホ
ールドタイム（ｔｈ）が必要であり、これらセットアッ
プ／ホールドタイムが大きいこと等により、フリップフ
ロップ回路全体として速度が遅いという欠点がある。

【００１１】他方、ダイナミック型フリップフロップは
スタティック型に比べて、図２に示すクロックドインバ
ータ（ＣＩＮＶ）が不要となるので高速に動作できる。
また、構成トランジスタ数も少なく、ＬＳＩ面積の削減
でも非常に有利である。しかし、データの保持機能は、
ノードとグランド間に寄生するキャパシタの電荷によっ
ている。この電荷はトランジスタのオフリーク電流や、
ｐｎ接合の逆バイアスリーク電流等により減少し、キャ
パシタの端子電圧が変化してしまう。この電圧変動が、
次段の回路の論理しきい値やトランジスタのしきい値を
超えてしまうと、次段の回路やトランジスタの誤動作を
引き起こす。従って、トランスファーゲート（ＴＧ）を
長期にわたってオフすることができず、長時間の記憶保
持ができないという欠点がある。このオフ時間の上限、
つまりクロック動作周波数の下限を、下限動作周波数と
呼んでいる。

【００１２】最近、半導体集積回路の高速化に伴いクロ
ック周波数が高くなってきている。これにより、ダイナ
ミック回路の下限動作周波数の問題は解消に向かうが、
プロセス微細化の進展によりダイナミックノードに寄生
するキャパシタの容量値は減少してきており、また低電
源電圧化によりトランジスタのオフリーク電流は大きく
なってきている。このため、半導体集積回路において、
長時間にわたって安定に動作できるダイナミック型フリ
ップフロップ回路の実現が困難になっている。

【００１３】また、スタティック型のフリップフロップ
回路は動作速度が遅いという問題に加え、素子数が多く
高集積化の妨げとなって小型化が困難になるという問題
点がある。

【００１４】本発明の目的は、従来の半導体集積回路の
重要な要素であるフリップフロップ回路の問題点を克服
し、高速動作ができ且つクロック停止時にも確実に動作
し、さらに高集積化を可能にしたフリップフロップ回路
を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のフリップフロップ回路は半導体集積回路の
構成要素となるＣＭＯＳで構成されたものであって、デ
ータの取込みを行うダイナミック型の第一ラッチ回路
と、データの記憶保持及び出力を行うスタティック型の
第二ラッチ回路を直列に接続し、この両回路をクロック
信号により相補動作させる制御回路及び前記第二ラッチ
回路と出力端の間に介在させるバッファ回路を設けたこ
とを特徴とする。

【００１６】このように、データの取込みを行う第一ラ
ッチ回路がダイナミック型であるため、セットアップタ
イムｔｓが小さい。また、従来のスタティック型フリッ
プフロップの第一ラッチに付加される記憶回路を必要と
しないので、回路全体として高速に動作でき、かつＬＳ
Ｉの高集積化ないし小型化が図れる。また、第二ラッチ
の記憶回路とフリップフロップの出力端をバッファ回路
で切り離すので、出力の負荷変動に対する安定性が確保
できる。

【００１７】また、前記第一ラッチ回路は第１スイッチ
回路、前記第二ラッチ回路は第２スイッチ回路と第２記
憶回路からなり、第１スイッチと第２スイッチ間のノー
ドに寄生するキャパシタにより前記第１スイッチ回路が
オフしている期間だけデータを保持するダイナミックノ
ードを形成する。

【００１８】さらに、前記第２記憶回路は、インバータ
とトライステートバッファ（クロックドインバータ）を
前記クロック信号で制御して正帰還ループを構成し、ま
たは２つのインバータを直列接続して正帰還ループを構
成してなる。

【００１９】これらにより、ダイナミックノードに寄生
する容量Ｃｍは、少なくとも第１スイッチ回路がオフし
ている期間だけデータを保持していればよく、クロック
信号が長期にわたり停止した場合に、回路の後段すなわ
ちスタティック型の第二ラッチ回路がデータを永久的に
保持するので、回路の誤動作を回避できる。

【００２０】また、前記第１スイッチ回路及び前記第２
スイッチ回路は、トランスファーゲートまたはトライス
テートバッファからなる。トライステートバッファで構
成した場合は、トランスファーゲートによる場合に比べ
クロックスキューに強く、データ突き抜けの誤動作を回
避できる。

【００２１】あるいは、前記第１スイッチ回路は、デー
タを取り込むＮＭＯＳパストランジスタまたはトランス
ファーゲートと、その出力ノードと前記第２スイッチ回
路の入力ノードとの間にデータのハイまたはロウに応じ
て、前記入力ノードをハイレベルにまたは前記出力ノー
ドをハイレベルにプルアップするダイナミックノード切
替回路からなる。これによれば、ダイナミックノードの
ノイズ耐性を向上できる。

【００２２】あるいは、前記第１スイッチ回路はトラン
スファーゲートで、前記第２スイッチ回路はインバータ
とトランスファーゲートの直列接続でなる。これによれ
ば、回路誤動作の原因となる電荷配分を考慮しなくても
よい。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。図１は、本発明の実施形態の基
本構成を示す。本実施形態のフリップ回路は、データの
取り込みを行なう第１ラッチ回路１をダイナミック型で
構成し、データの記憶保持と出力を行なう第２ラッチ回
路２をスタティック型で構成し、両者を直列接続してい
る。

【００２４】第１ラッチ回路１は第１スイッチ回路１１
とノードＡに寄生するキャパシタＣｍからなり、第２ラ
ッチ回路２は第２スイッチ回路１２、第２記憶回路１３
及びバッファ回路１４からなり、これらを制御するスイ
ッチ制御回路１５が設けられている。Ｄはデータ入力端
子、ＣＫはクロック入力端子、Ｑは出力端子である。

【００２５】第１スイッチ回路１１はノードＡに寄生す
るキャパシタＣｍに、データを保持する状態、あるいは
データの入力経路の開閉を行う。第２スイッチ回路１２
は第１スイッチ回路１１の出力データの取込みを行なう
入力経路を開閉し、第２記憶回路１３は第２スイッチ回
路１２の出力データを保持する。スイッチ制御回路１５
は、クロック入力端子ＣＫから入力されるクロック信号
を、第１スイッチ回路１１及び第２スイッチ回路１２に
互いに反転させて与える。また、第２記憶回路１３に、
記憶動作を制御する信号を与える。バッファ回路１４は
第２記憶回路１３と出力端子Ｑを切り離して、フリップ
フロップ回路の出力信号を与える。

【００２６】上記のように構成されたフリップフロップ
回路は、回路の前段すなわちデータの取込みを行う第１
ラッチ回路１をダイナミック型で構成するため、セット
アップタイムｔｓが小さい。また、スタティック型フリ
ップフロップのようにクロックドインバータによる記憶
回路（図２のＣＩＮＶ２３）を用いないため、高速に動
作する。また、バッファ回路１４を設けているので、出
力負荷の変動に対して、記憶回路のループの安定性を確
保できる。

【００２７】ここで、ダイナミックノードＡに寄生する
容量Ｃｍは、少なくとも第１スイッチ回路１１がオフし
ている期間だけデータを保持していればよく、クロック
信号が長期にわたり停止した場合は、スタティック型の
第２ラッチ回路２がデータを永久的に保持するので、回
路動作の確実性が得られる。さらに、前段がダイナミッ
ク回路で構成されることで、フリップフロップ回路全体
として素子数が少なくなり、ＬＳＩの高集積化あるいは
小型化が可能になる。

【００２８】以下に、図１の基本構成を実現する複数の
具体的な実施例について、その構成と動作を詳細に説明
する。図１と同じ要素または実施例の各図間で同じ要素
には同一符号を付してある。

【００２９】〔実施例１〕図５に、ＣＭＯＳ回路で実現
したフリップフロップ回路の実施例１を示す。フリップ
フロップ回路５０は、第１スイッチ回路１１と第２スイ
ッチ回路１２をそれぞれトランスファーゲート（ＴＧ）
５００、５０１で構成し、第２記憶回路１３をインバー
タ回路（ＩＮＶ）５０４と、ＰＭＯＳ５０８、ＮＭＯＳ
５０９などによるクロックドインバータ回路（ＣＩＮ
Ｖ）５０５との正帰還ループで構成している。また、ス
イッチ制御回路１５は２個のインバータ回路（ＩＮＶ）
５０２、５０３の直列接続により構成している。なお、
ここでのインバータ回路は全てＣＭＯＳ構造を有してい
る。バッファ回路１４は入力データと同相の出力信号を
得るため、例えば２個のインバータ回路の直列接続によ
って実現することができる。１個のインバータ回路によ
り実現する場合は、第２記憶回路１３を図４の第２記憶
回路２４のように構成すれば、入力データと同相の出力
信号を得ることができる。

【００３０】図６に、実施例１の回路動作を説明するタ
イミングチャートを示す。フリップフロップ回路５０
で、時刻ｔ１にクロック信号ＣＫがハイレベルになる
と、ＴＧ５００はオフ状態に、ＴＧ５０１はオン状態に
なる。この時すでに、データ信号Ｄは、ｔ１よりセット
アップタイム（ｔｓ）以前（≧ｔｓ）に確定しているDa
ta１がＴＧ５００の出力端（ノードＡ）への遷移を完了
している。したがって、ノードＡのData１はＴＧ５０１
とバッファ１４を介して出力端子Ｑに出力される。ここ
で、時刻ｔ１以前の出力Ｑはロウレベルとしている。

【００３１】もし、Data１の確定がｔ１より前のｔｓ以
降（＜ｔｓ）ならば、ｔ１にクロック信号ＣＫがハイレ
ベルになっても、Data１がまだノードＡに遷移されてい
ないので、Data１が出力端子Ｑに出力されない。これは
フリップフロップ回路の誤動作となる。

【００３２】次に、ＣＫがハイレベルの期間はＴＧ５０
０がオフ状態にあるので、ノードＡにデータの取り込み
が行なわれない。よって、出力端子ＱにはData１が出力
され続ける。図６には、時刻ｔ１からホールドタイムｔ
ｈの経過後に入力信号ＤがData１からData２に遷移して
いる様子が示されている。もし、ｔｈ経過以前に、Ｄが
Data１からData２に遷移すると、Data２がノードＡに遷
移してしまい、そのまま出力端子Ｑに出力されてしま
う。これもフリップフロップ回路の誤動作となる。この
期間、ＰＭＯＳ５０８とＮＭＯＳ５０９はカットオフ状
態となっており、ＩＮＶ５０４とＣＩＮＶ５０５の正帰
還ループが形成されないので、第２記憶回路１３は動作
しない。

【００３３】また、ＣＫがハイレベルの期間はデータの
保持機能を、ノードＡのキャパシタＣｍの電荷の有無に
よって実現しているため、この電荷はトランジスタのオ
フリーク電流や、ｐｎ接合の逆バイアスリーク電流等に
より減少していき、キャパシタＣｍの端子電圧が変化し
て誤動作する恐れがある。ノードＡに寄生するＣｍの値
にもよるが、例えばＩＣ内のノードであれば、１ＭＨｚ
程度が下限動作周波数となる。また、近年のＲＩＳＣプ
ロセッサ等に代表される論理ＬＳＩは、数百ＭＨｚのク
ロック周波数で動作するものが主流で、今後もクロック
周波数は高くなっていくと予想され、現状ではクロック
が下限動作周波数の周期を超えて誤動作する危険は少な
い。

【００３４】次にＣＫがロウレベルになると、ＴＧ５０
０はオン状態に、ＴＧ５０１はオフ状態になる。この時
は上述した動作と逆に、ＰＭＯＳ５０８とＮＭＯＳ５０
９がオン状態になり、ＩＮＶ８０４とＣＩＮＶ８０５の
正帰還ループが形成される。すなわち第２記憶回路１３
が動作する。従って、キャパシタＣｍが保持していたDa
ta１は第２記憶回路１３に遷移され、正帰還ループによ
って永久的な保持も可能になる。

【００３５】ＣＫがロウレベルの期間はＴＧ５００がオ
ン状態にあるので、ホールドタイムｔｈの経過後に変化
したData２の取込みが行なわれ、Data２はノードＡのＣ
ｍに電荷として遷移する。このとき、ＴＧ５０１はオフ
状態にあるので、出力端子Ｑには引き続きData１が出力
される。

【００３６】時刻ｔ２においても基本的に同様の動作と
なる。図示の時刻ｔ２以降で、ＣＫが最初にロウレベル
になった時から時刻ｔｎまではＣＫがロウレベルであ
る。これはクロック信号の停止状態を示している。この
ような状態は、ＬＳＩの機能の診断や命令のチェックを
実行したい場合などに発生する。クロック信号を長期に
わたりオフさせた場合でも、ＰＭＯＳ５０８とＮＭＯＳ
５０９はオン状態にあり、ＩＮＶ５０４とＣＩＮＶ５０
５が正帰還ループを形成しているので、Data２はスタテ
ィックに保持を続けるので、上述した下限動作周波数の
問題を生じることはない。

【００３７】時刻ｔｎに再びＣＫがハイレベルとなり、
フリップフロップ回路５０が動作を開始すると、時刻ｔ
１において説明しと同様の動作を繰り返すことになる。
このようにして、本実施例のフリップフロップ回路は、
クロック信号の半サイクル（データの取込みを行わない
期間：この例ではＣＫハイの期間）だけダイナミックな
記憶動作を行い、もう半サイクル（データの取込みを行
う期間：この例ではＣＫロウの期間、またはＣＫが長時
間停止する期間）はスタティックな記憶動作を行う。

【００３８】本実施例のフリップフロップ回路は、従来
のスタティック型のフリップフロップ回路に比較して、
セットアップタイムｔｓが小さい。すなわち、図２に示
したスタティック型フリップフロップ回路は、前段に第
１記憶回路２３を有しており、ＣＫがハイレベルになり
ＴＧ２００がオフになると同時にＰＭＯＳ２０９とＮＭ
ＯＳ２１１がオンし、ＣＩＮＶ２０６の出力データとＴ
Ｇ２００が取込むデータとの競合が起きる。これに対
し、本実施例のフリップフロップ回路５０では、回路の
前段において上記のようなデータの競合が起きないため
である。

【００３９】もちろん、本実施例のフリップフロップ回
路は記憶回路２３を持たない分、構成トランジスタ数が
少なくてすみ、ＬＳＩの高集積化あるいは面積削減の点
で有利である。また、バッファ回路１４を設けることに
より、第２記憶回路１４が出力端子Ｑに直接接続され
ず、出力負荷の変動に対する第２記憶回路１４の安定性
を確保することができる。

【００４０】〔実施例２〕図７に、実施例２によるフリ
ップフロップ回路を示す。実施例２のフリップフロップ
回路７０が実施例１（図５）と相違する点は、第１スイ
ッチ回路１１と第２スイッチ回路をそれぞれトライステ
ートバッファ回路であるＣＩＮＶ７００、ＣＩＮＶ７０
１で実現したことにある。なお、実施例２の変形とし
て、一方のスイッチ回路をトライステートバッファ回
路、他方のスイッチ回路をトランスファーゲート回路で
構成することもできる。

【００４１】スイッチ回路１１、１２をトライステート
バッファで構成したフリップフロップ回路７０は、トラ
ンスファーゲート回路で構成した実施例１に比べて、ク
ロックスキューに強いという特徴がある。クロックスキ
ューとは、スイッチ制御回路１５がＩＮＶ５０２とＩＮ
Ｖ５０３の直列接続で構成されている場合に、図５のＴ
Ｇ５００とＴＧ５０１は相補動作を行うが、ＩＮＶ５０
３の遅延時間だけＴＧ５００あるいはＴＧ５０１のオン
オフ動作が遅れることをいう。クロックスキューがある
と、クロック信号が入力されるＮＭＯＳトランジスタ、
あるいはＰＭＯＳトランジスタが全てオンしてしまう期
間が発生し、例えばフリップフロップ回路５０の入力側
から出力側へとデータが突き抜ける誤動作が生じる。

【００４２】一方、スイッチ回路１１、１２をトライス
テートバッファで構成したフリップフロップ回路７０で
は、クロック信号が入力されるＮＭＯＳトランジスタ、
あるいはＰＭＯＳトランジスタが全てオンしてしまう期
間が生じても、フリップフロップ回路７０の前段もしく
は後段のどちらかでデータの突き抜けが止まるために、
クロックスキューがある場合にも誤動作しない。

【００４３】例えばＮＭＯＳ７１１、７１３が同時にオ
ンしている期間に（この期間は必ずＰＭＯＳ７１０、７
１２はオフ）データ信号Ｄがハイレベルであると、ＮＭ
ＯＳ７１４がオンしてＣＩＮＶ７００の出力にロウが出
力される。そして、ＰＭＯＳ７１７はオンするがＰＭＯ
Ｓ７１２はオフなので、ＣＩＮＶ７０１の出力にはデー
タ信号Ｄのハイレベルのデータが伝播しない。つまり、
この場合は後段でデータの突き抜けが止まることにな
る。一方、データ信号Ｄがロウレベルであると、ＰＭＯ
Ｓ７１６はオンするがＰＭＯＳ７１０はオフなので、Ｃ
ＩＮＶ７００の出力にデータ信号Ｄのロウレベルのデー
タが伝播しない。つまり、この場合は前段でデータの突
き抜けが止まることになる。ＰＭＯＳ７１０、７１２が
同時にオンしている期間についても、上記と同様に説明
できる。

【００４４】また、第２スイッチ回路１２をトライステ
ートバッファ回路で構成したフリップフロップ回路７０
は、トランスファーゲート回路ＴＧ５０１で構成したフ
リップフロップ回路５０に比べて、回路誤動作の要因と
なる電荷分配（ｃｈａｒｇｅｓｈａｒｉｎｇ）を考慮し
なくても良いという利点がある。なお、記載は省略する
が、実施例１で述べた効果を併せ持つことは言うまでも
ない。

【００４５】〔実施例３〕図８に、実施例３のフリップ
フロップ回路を示す。実施例１との相違は、第２スイッ
チ回路１２をインバータ回路（ＩＮＶ）８０１とトラン
スファーゲート回路（ＴＧ）８０２の直列接続によって
構成した点にある。このフリップフロップ回路８０は、
第２スイッチ回路１２にトランスファーゲートを使用し
た実施例１に比べて、回路誤動作の要因となる電荷分配
（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）を考慮しなくてもよ
い利点がある。

【００４６】すなわち、クロック信号がハイになり、Ｔ
Ｇ５００がオフ、ＴＧ５０１がオンすると、図５の実施
例ではＴＧ５０１の入力端ノードＡの電荷をＴＧ５０１
の出力端へと移す。この時、ＴＧ５０１の出力単に寄生
する容量をＣｍ’、その端子電圧をＶ２、ノードＡの端
子電圧をＶ１とすると、Ｖ２＝Ｖ１×Ｃｍ／（Ｃｍ＋Ｃ
ｍ’）で表される電圧ロスが発生する。しかし、図８の
実施例ではＴＧ８０２の出力端はＩＮＶ８０１によっ
て、プルアップ／プルダウンさる状態となるので、上記
の電圧ロスが発生しない。

【００４７】〔実施例４〕図９に、実施例４のフリップ
フロップ回路を示す。実施例１との相違は、第１スイッ
チ回路１１をクロックドインバータ回路（ＣＩＮＶ）９
００で構成した点にある。ＣＩＮＶ９００は、データＤ
の取込み口にＮＭＯＳパストランジスタ９０１を接続し
てその出力端ノードＡに寄生するキャパシタＣｍでダイ
ナミックノードを構成し、ＰＭＯＳ９０５とＮＭＯＳ９
０２及びスイッチ制御１５からの制御信号をゲートとす
るＮＭＯＳ９０２を直列接続し、かつゲートと第２スイ
ッチ１２の入力端ノード９０６を接続し、ドレインをノ
ードＡに接続した期間ＰＭＯＳ９０４から構成されてい
る。

【００４８】帰還ＰＭＯＳ９０４は、ノードＡのハイレ
ベルの電圧を補償する働きがある。すなわち、ＮＭＯＳ
パストランジスタ９０１からハイのデータを取り込むと
き、ノードＡの電圧レベルがＮＭＯＳ９０１のしきい値
電圧Ｖｔｈ分だけ落ちるのを補償している。なお、ＮＭ
ＯＳパストランジスタ９０１の代わりに、ＰＭＯＳとＮ
ＭＯＳを抱き合わせにしたトランスファーゲート回路を
用いてもよい。

【００４９】ところで、実施例１〜３のフリップフロッ
プ回路（図５、図７、図８）におけるクロック信号ＣＫ
がハイの期間、すなわち第１スイッチ回路１１がオフ、
第２スイッチ回路１２がオンのときは、第１スイッチ出
力端Ａがダイナミックノードとなる。このとき、ダイナ
ミックノードＡに次段の回路（図５ではバッファ１４、
図７ではＣＩＮＶ７０１、図８ではＩＮＶ８０１）のし
きい値を超える量のノイズが載ると、次段の回路の出力
が直ちに反転して、出力端Ｑに誤ったデータを出す恐れ
がある。

【００５０】一方、本実施例のフリップフロップ回路９
０におけるクロック信号ＣＫがハイの期間、すなわち第
１スイッチのＣＩＮＶ９００がオフ（ＮＭＯＳ９０１、
９０２がオフ）、第２スイッチのＴＧ５０１がオンの状
態にあるときの動作は以下のようになる。

【００５１】ノードＡにロウのデータを記憶している場
合（ＰＭＯＳ９０５がオンして、ノード９０６が高電源
側（ハイレベル）にプルアップされた状態、帰還ＰＭＯ
Ｓ９０４はオフ）、ダイナミックノードとなるノードＡ
のデータがノイズの重畳でハイに変化したとする。この
結果、ＮＭＯＳ９０３がオンするが、クロック信号ＣＫ
によりＮＭＯＳ９０２がカットオフしているので、出力
ノード９０６は変化せず、ハイのデータは失われない。
よって、本実施例のダイナミックノードＡはノイズに対
して強い特性を与えられる。

【００５２】逆に、ノードＡにハイのデータを記憶して
いる場合（出力ノード９０６はロウ、帰還ＰＭＯＳ９０
４はオン、ノードＡはハイレベルにプルアップされた状
態）、クロック信号ＣＫにより、ＮＭＯＳ９０２がカッ
トオフ状態にあるのでノード９０６がダイナミックノー
ドとなる。この場合のダイナミックノード９０６はノイ
ズに弱い。

【００５３】つまり、本実施例のフリップフロップ回路
９０は第１スイッチ回路１１のＣＩＮＶ９００が取込ん
だデータのハイ／ロウの状態に応じて、ノードＡとノー
ド９０６の一方をダイナミックノードに切り替えること
により、実施例１、２、３のダイナミックノードＡがハ
イとロウの何れかのノイズに弱い特性であったのを、本
実施例では唯一ノードＡにハイのデータを記憶している
ときだけ、ダイナミックノード９０６はハイ側のノイズ
に弱い構成としている。これにより、全体的にフリップ
フロップ回路のノイズ耐性を向上できる。

【００５４】〔実施例５〕以上説明してきた実施例１〜
４で、第２記憶回路１３はインバータ回路（ＩＮＶ）５
０４と、クロックドインバータ回路（ＣＩＮＶ）５０５
からなる正帰還ループにより実現してきた。本実施例で
は、クロックドインバータ回路を用いないで正帰還ルー
プを実現している。

【００５５】図１０に、本実施例による正帰還ループの
構成を示す。すなわち、２個のインバータ回路、ＩＮＶ
１０００、１００１を直列接続したループにより形成さ
れる。この正帰還ループを実施例１〜４の第２記憶回路
１３に適用する場合、スイッチ制御回路１５から第２記
憶回路１３３への制御信号は取り除かれる。

【００５６】クロックドインバータ回路を含む正帰還ル
ープを用いた記憶回路１３の場合、第２スイッチ回路１
２がオンしているときは正帰還ループが形成されない。
すなわち、第２記憶回路１３は動作しないので、ノード
Ａなどに形成されるダイナミックがノイズに対して弱
い。

【００５７】一方、本実施例による正帰還ループで第２
記憶回路１３を構成した場合は、第２スイッチ回路１２
がオンしている時にも正帰還ループは維持されており、
ＩＮＶ１００１によって、ダイナミックノードはプルア
ップあるいはプルダウンされた状態となるので、ノイズ
に対して強い特性を持つことができる。なお、第２スイ
ッチ回路１２を介して第２記憶回路１３にデータを書き
込むスピードあるいは信頼性を確保するために、ＩＮＶ
１００１のＭＯＳ寸法はできるだけ小さい値にするのが
望ましい。

【００５８】

【発明の効果】本発明のフリップフロップは、回路の前
段すなわちデータの取込みを行う第１スイッチをダイナ
ミック型で構成するため、セットアップタイムｔｓが小
さい。また、従来のスタティック型フリップフロップに
付加される第１記憶回路を必要としないので、回路全体
として高速に動作する。かつ素子数が少なくなり、ＬＳ
Ｉの高集積化ないし小型化と、低消費電力化が図れる。

【００５９】また、ダイナミックノードに寄生する容量
は、少なくとも第１スイッチ回路がオフしている期間だ
けデータを保持していればよいので、ダイナミックノー
ドのノイズ耐性を向上することができる。そして、クロ
ックが長期にわたり停止した場合でも、回路の後段のス
タティック型の第２記憶回路がデータを保持するので、
回路動作の確実性が得られる。

【００６０】さらに、フリップフロップ回路の出力と第
２記憶回路をバッファ回路によって切り離すことによ
り、出力負荷の変動に対する第２記憶回路の安定性を確
保することができる。

【図面の簡単な説明】

【図１】本発明の基本的な実施形態を示すフリップフロ
ップのブロック構成図。

【図２】従来のスタティック型のフリップフロップ回路
の構成図。

【図３】図２のフリップフロップ回路の動作を説明する
タイミングチャート。

【図４】従来のダイナミック型のフリップフロップ回路
の構成図。

【図５】図１の構成を具体化した、実施例１のフリップ
フロップ回路の構成図。

【図６】実施例１の動作を説明するタイミングチャー
ト。

【図７】実施例２のフリップフロップ回路の構成図。

【図８】実施例３のフリップフロップ回路の構成図。

【図９】実施例４のフリップフロップ回路の構成図。

【図１０】実施例１〜３の第２記憶回路の他の実施例を
示す概略回路図。

【符号の説明】

１…ダイナミック型ラッチ回路、２…スタティック型ラ
ッチ回路、１１…第１スイッチ回路、１２…第２スイッ
チ回路、１３…第２記憶回路、１４…バッファ回路、１
５…スイッチ制御回路、５００，５０１…トランスファ
ーゲート回路（ＴＧ）、５０２，５０３，５０４…イン
バータ回路（ＩＮＶ）、５０５…クロックドインバータ
回路（ＣＩＮＶ）、５０８…ＰＭＯＳ、５０９…ＮＭＯ
Ｓ、７００，７０１…ＣＩＮＶ、８０１…ＩＮＶ、８０
２…ＴＧ、９００…ＣＩＮＶ、９０１…ＮＭＯＳパスト
ランジスタ、９０２，９０３…ＮＭＯＳ、９０４…帰還
ＰＭＯＳ、９０５…ＰＭＯＳ、９０６…ノード（スタテ
ィックノード）、１０００，１００１…ＩＮＶ、Ａ…ノ
ード（ダイナミックノード）、Ｄ…データ入力端子、Ｑ
…データ出力端子、ＣＫ…クロック信号入力端子、Ｃｍ
…寄生容量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 辰美 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山縣 良 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 Ｆターム(参考） 5J034 AB03 AB04 AB05 AB07 CB01 CB02 DB08 5J043 AA03 AA04 AA05 AA25 BB04 DD02 DD07 HH01 HH02 JJ10 KK01 KK02 KK04 KK07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の構成要素となるＣＭＯ
   Ｓで構成されたフリップフロップ回路であって、 データの取込みを行うダイナミック型の第一ラッチ回路
   と、データの記憶保持及び出力を行うスタティック型の
   第二ラッチ回路を直列に接続し、この両回路をクロック
   信号により相補動作させる制御回路及び前記第二ラッチ
   回路と出力端の間に介在させるバッファ回路を設けたこ
   とを特徴とするフリップフロップ回路。
2. 【請求項２】 請求項１において、 前記第一ラッチ回路は第１スイッチ回路、前記第二ラッ
   チ回路は第２スイッチ回路と第２記憶回路からなり、第
   １スイッチと第２スイッチ間のノードに寄生するキャパ
   シタにより前記第１スイッチ回路がオフしている期間だ
   けデータを保持するダイナミックノードを形成すること
   を特徴とするフリップフロップ回路。
3. 【請求項３】 請求項２において、 前記第１スイッチ回路及び第２スイッチ回路は、トラン
   スファーゲートまたはトライステートバッファからなる
   ことを特徴とするフリップフロップ回路。
4. 【請求項４】 請求項２または３において、 前記第１スイッチ回路は、データを取り込むＮＭＯＳパ
   ストランジスタまたはトランスファーゲートと、その出
   力ノードと前記第２スイッチ回路の入力ノードとの間に
   データのハイまたはロウに応じて、前記入力ノードをハ
   イレベルにまたは前記出力ノードをハイレベルにプルア
   ップするダイナミックノード切替回路からなることを特
   徴とするフリップフロップ回路。
5. 【請求項５】 請求項２または３において、 前記第１スイッチ回路はトランスファーゲートで、前記
   第２スイッチ回路はインバータとトランスファーゲート
   の直列接続でなることを特徴とするフリップフロップ回
   路。
6. 【請求項６】 請求項２〜５のいずれかにおいて、 前記第２記憶回路は、インバータとトライステートバッ
   ファ（クロックドインバータ）を前記クロック信号で制
   御して正帰還ループを構成し、または２つのインバータ
   を直列接続して正帰還ループを構成してなることを特徴
   とするフリップフロップ回路。