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JP2713167B2 - 比較器 - Google Patents

比較器

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Publication number
JP2713167B2
JP2713167B2 JP6131730A JP13173094A JP2713167B2 JP 2713167 B2 JP2713167 B2 JP 2713167B2 JP 6131730 A JP6131730 A JP 6131730A JP 13173094 A JP13173094 A JP 13173094A JP 2713167 B2 JP2713167 B2 JP 2713167B2
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JP
Japan
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differential
comparator
circuit
motomeko
transistors
Prior art date
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JP6131730A
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English (en)
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JPH07336199A (ja
Inventor
一也 曽根
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US08/490,174 priority patent/US5510734A/en
Priority to DE69521844T priority patent/DE69521844T2/de
Priority to EP95109180A priority patent/EP0688100B1/en
Publication of JPH07336199A publication Critical patent/JPH07336199A/ja
Application granted granted Critical
Publication of JP2713167B2 publication Critical patent/JP2713167B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は比較器に関し、特にラッ
チ付きの高速動作する比較器に関する。
【０００２】
【従来の技術】従来、この種の比較器として図７に示す
ような回路がある。本回路は、例えば、山方他「昭和５
６年度電子通信学会総合全国大会予稿３７８」に開示さ
れている。
【０００３】図７を参照すると、この従来の比較器は、
エミッタが共通に接続されベースがそれぞれ入力端子１
および２に接続されたトランジスタＱ１およびＱ２のそ
れぞれからなる差動トランジスタ対と、一端がトランジ
スタ（Ｑ１，Ｑ２）のコレクタにそれぞれ接続され他端
が高位側電源端子７に接続された抵抗（Ｒ１，Ｒ２）
と、一端がトランジスタ（Ｑ１，Ｑ２）の共通エミッタ
に接続され他端が低位側電源端子８に接続された定電流
源Ｉ１とからなる差動前置増幅回路と、エミッタが共通
に接続されベースがそれぞれトランジスタＱ２およびＱ
１のそれぞれのコレクタに接続されたトランジスタＱ３
およびＱ４からなる差動トランジスタ対と、一端がトラ
ンジスタ（Ｑ３，Ｑ４）のコレクタにそれぞれ接続され
他端が高位側電源端子７に接続された抵抗（Ｒ３，Ｒ
４）と、コレクタがトランジスタＱ３のコレクタと出力
端子６とに接続されベースがトランジスタＱ４のコレク
タに接続されエミッタがトランジスタＱ６に接続された
トランジスタＱ５と、コレクタがＱ４のコレクタと出力
端子５とに接続されベースがトランジスタＱ３のコレク
タに接続されたトランジスタＱ６とからなる正帰還回路
と、エミッタが共通に接続されベースがそれぞれ制御入
力端子３および４に接続されコレクタがそれぞれランジ
スタＱ３およびＱ４の共通エミッタならびにトランジス
タＱ５およびＱ６の共通エミッタに接続されたトランジ
スタＱ７およびＱ８と、一端がトランジスタＱ７および
Ｑ８の共通エミッタに接続され他端が低位側電源端子８
に接続された定電流源Ｉ２とからなる差動スイッチとを
有している。
【０００４】次に、この従来の比較器の動作について説
明する。
【０００５】トランジスタ（Ｑ１，Ｑ２）、抵抗（Ｒ
１，Ｒ２）および定電流源Ｉ１からなる差動前置増幅回
路は、入力端子１および２間に印加される信号電圧（Ｖ
ｉｎ+−Ｖｉｎ- ）を増幅する。制御入力端子３および
４には、通常、相補クロック信号φ，および反転φが入
力されるが、まず、制御入力端子３の入力がハイレベル
状態“Ｈ”にあり、制御入力端子４の入力がローレベル
状態“Ｌ”（以下、単に“Ｈ”および“Ｌ”と称す）に
ある場合には、トランジスタＱ３，Ｑ４およびＱ７のそ
れぞれが動作し（比較動作）、トランジスタＱ５，Ｑ６
およびＱ８は遮断する。この時、差動前置増幅回路の出
力電圧は差動トランジスタ対Ｑ３，Ｑ４のベース間に入
力され、更に増幅される。
【０００６】次に、制御入力端子３の入力が“Ｌ”にな
り、制御入力端子４の入力が“Ｈ”になると、トランジ
スタＱ３，Ｑ４およびＱ７は遮断し、トランジスタＱ
５，Ｑ６およびＱ８が動作する（ラッチ動作）。トラン
ジスタＱ５およびＱ６は正帰還作用により、先にトラン
ジスタＱ３およびＱ４により増幅された出力電圧を急激
に増幅し、出力端子（５，６）の状態、即ち出力電圧Ｖ
ｏｕｔおよび逆相出力電圧反転Ｖｏｕｔを“Ｈ”あるい
は“Ｌ”に定める。
【０００７】従って、図８（ａ）ないし（ｃ）に示すよ
うに、制御入力端子（３，４）から入力される相補クロ
ック信号φ，反転φにより比較動作、ラッチの動作状態
を制御されながら、入力端子１および２間に印加される
信号電圧（Ｖｉｎ+ −Ｖｉｎ- ）が零より大きいか小さ
いかにより、出力端子５および６の状態、即ち出力電圧
Ｖｏｕｔ、逆相出力電圧反転Ｖｏｕｔが“Ｈ”あるいは
“Ｌ”に定まる、という比較器を提供することができ
る。
【０００８】
【発明が解決しようとする課題】上述した従来の比較器
は、動作を高速化する、即ち、相補クロック信号のφお
よび反転φの周波数を上げると、図８（ｃ）のラッチ動
作に要する時間ｔ０が問題となる。
【０００９】即ち、出力電圧の“Ｈ”あるいは“Ｌ”の
状態があいまいになり、“Ｈ”，“Ｌ”の状態でのしき
い値から測った振幅が減少し、ついには、数段の回路が
出力電圧の“Ｈ”あるいは“Ｌ”の状態を判別できなく
なるという問題点があった。この問題点を解決するため
に、定電流源Ｉ２の電流値を大きくするなどの対策を採
っても、回路の消費電力が大きくなるという新たな問題
点を生じていた。
【００１０】
【課題を解決するための手段】本発明の比較器は、入力
信号の真および偽のそれぞれの信号を受けて前記入力信
号を増幅して前記入力信号の真または偽のそれぞれの信
号に対応する偽または真の第１の出力信号を出力する差
動前置増幅回路と、この差動前置増幅回路の前記真およ
び偽のそれぞれの第１の出力信号を受け前記第１の出力
信号を増幅し前記第１の出力信号の真または偽のそれぞ
れの信号に対応する偽または真の第２の出力信号を出力
する差動増幅回路と、前記第２の出力信号のそれぞれを
互に正帰還して前記第２の出力信号のそれぞれを保持す
る正帰還回路と、制御入力信号を受けて前記差動増幅回
路を駆動する差動増幅回路電流と前記正帰還回路を駆動
する正帰還回路電流とを交互に切り換える第１の差動ス
イッチ回路とからなる比較器において、前記制御入力信
号を受けて前記差動前置増幅回路を駆動する差動前置増
幅回路電流を前記正帰還回路を駆動する正帰還回路電流
に加えるよう前記差動前置増幅回路電流と前記正帰還回
路電流とを切り換える第２の差動スイッチ回路を備える
構成である。
【００１１】また、本発明の比較器の前記差動増幅回路
は差動トランジスタ対と負荷抵抗体とから構成される。
【００１２】さらに、本発明の比較器の前記正帰還回路
は差動トランジスタ対で構成される。
【００１３】さらにまた、本発明の比較器の前記第１の
差動スイッチは差動トランジスタ対と定電流源とから構
成される。
【００１４】またさらに、本発明の比較器の前記差動前
置増幅回路は差動トランジスタ対と負荷抵抗体とから構
成される。
【００１５】さらに、本発明の比較器の前記第２の差動
スイッチは差動トランジスタ対と定電流源とから構成さ
れる。
【００１６】さらに本発明の比較器の前記第１および第
２の差動スイッチは前記電流スイッチの通路を共通接続
された第１および第２の差動トランジスタ対と１個の定
電流源とから構成される。
【００１７】さらにまた、本発明の比較器の前記第１お
よび第２の差動スイッチは前記電流スイッチの通路を共
通接続された第１，第２および第３のトランジスタと１
個の定電流源とから構成される。
【００１８】さらに、本発明の比較器の前記正帰還回路
は差動トランジスタ対とバッファとから構成される。
【００１９】
【実施例】以下、本発明について図面を参照して説明す
る。
【００２０】図１は本発明の第１の実施例の比較器の回
路構成を示す図である。
【００２１】本発明の第１の実施例の比較器は、エミッ
タが共通に接続されベースがそれぞれ入力端子１および
２に接続された遮断周波数（ｆT ）１０ＧＨｚ程度のト
ランジスタＱ１およびＱ２からなる差動トランジスタ対
と、一端がトランジスタＱ１およびＱ２のコレクタにそ
れぞれ接続され他端が高位側電源端子７に接続された抵
抗値が４０ｋΩの抵抗Ｒ１およびＲ２とからなる差動前
置増幅回路と、エミッタが共通に接続されベースがそれ
ぞれトランジスタ（Ｑ２，Ｑ１）のコレクタに接続され
遮断周波数（ｆT ）１０ＧＨｚのトランジスタＱ３およ
びＱ４のそれぞれからなる差動トランジスタ対と、一端
がトランジスタＱ３およびＱ４のコレクタにそれぞれ接
続され他端が高位側電源端子７に接続された抵抗値が４
０ｋΩの抵抗Ｒ３，Ｒ４とからなる差動増幅回路と、コ
レクタがトランジスタＱ３のコレクタと出力端子６とに
接続されベースがトランジスタＱ４のコレクタに接続さ
れエミッタがトランジスタＱ６のエミッタに接続された
トランジスタＱ５と、コレクタがトランジスタＱ４のコ
レクタと出力端子５とに接続されベースがトランジスタ
Ｑ３のコレクタに接続されたトランジスタＱ６とからな
る正帰還回路と、エミッタが共通に接続されベースがそ
れぞれ制御入力端子３および４に接続されコレクタがそ
れぞれトランジスタＱ３およびＱ４の共通エミッタなら
びにトランジスタＱ５およびＱ６の共通エミッタに接続
されたトランジスタＱ７およびＱ８と、一端がトランジ
スタＱ７およびＱ８の共通エミッタに接続され他端が低
位側電源端子８に接続された電流値が１０μＡ〜１００
μＡ程度の定電流源Ｉ２とからなる差動スイッチと、エ
ミッタが共通に接続されベースがそれぞれ制御入力端子
３および４に接続されコレクタがそれぞれトランジスタ
Ｑ１およびＱ２の共通エミッタならびにトランジスタＱ
５およびＱ６の共通エミッタに接続されたトランジスタ
Ｑ９およびＱ１０と、一端がトランジスタＱ９およびＱ
１０の共通エミッタに接続され他端が低位側電源端子８
に接続された電流値が１０μＡ〜１００μＡ程度の定電
流源Ｉ１とからなる差動スイッチとを有している。
【００２２】次に、本発明の第１の実施例の比較器の動
作について説明する。
【００２３】制御入力端子３および４の入力クロック信
号φおよび反転がそれぞれ“Ｈ”および“Ｌ”にある場
合には、トランジスタＱ１ないしＱ４ならびにＱ７およ
びＱ９が動作し（比較動作）、トランジスタＱ５，Ｑ
６，Ｑ８およびＱ１０のそれぞれは遮断する。入力端子
１，２間に印加される信号電圧（Ｖｉｎ+ −Ｖｉｎ- ）
は、差動トランジスタ対（Ｑ１，Ｑ２）のベース間に入
力され、増幅される。トランジスタ（Ｑ１，Ｑ２）、抵
抗（Ｒ１，Ｒ２）からなる差動前置増幅回路の出力電圧
は差動トランジスタ対（Ｑ３，Ｑ４）のベース間に入力
され、更に増幅される。
【００２４】次に、制御入力端子３および４のそれぞれ
に供給される入力信号がそれぞれ“Ｌ”，“Ｈ”になる
と、トランジスタＱ１ないしＱ４ならびにＱ７およびＱ
９は遮断し、トランジスタＱ５，Ｑ６，Ｑ８およびＱ１
０のそれぞれが動作する（ラッチ動作）。
【００２５】トランジスタ（Ｑ５，Ｑ６）は正帰還作用
により、先にトランジスタ（Ｑ３，４）により増幅され
た出力電圧を急激に増幅し、出力端子５および６の状
態、即ち出力電圧Ｖｏｕｔ、出力電圧反転Ｖｏｕｔを
“Ｈ”あるいは“Ｌ”に定める。この時、トランジスタ
Ｑ５およびＱ６の動作電流は定電流源Ｉ１およびＩ２に
よって、それぞれトランジスタＱ１０およびＱ８を介し
て供給される。
【００２６】従って、正帰還作用をするトランジスタの
動作電流が（Ｉ１＋Ｉ２）となり、図７に示す従来例の
比較器の動作電流Ｉ２に比較して、電流Ｉ１の分だけ大
きくなる。これは、比較器のラッチ動作を、動作電流の
拡大分だけ高速化できることを意味している。この時の
出力端子５の電圧Ｖｏｕｔを図８（ｄ）に示す。
【００２７】この比較器のラッチ動作に要する時間はト
ランジスタのコレクタ応答時間が支配的であるので、ラ
ッチ動作に要する時間ｔ１は従来例の比較器のラッチ動
作に要する時間ｔ０に比較して、例えばＩ１＝Ｉ２と仮
定すると、その時間の１／２程度にできる。
【００２８】上述のように、本発明の第１の実施例の比
較器は、制御入力端子３および４から入力される相補ク
ロック信号φおよび反転φにより比較動作およびラッチ
動作状態を制御されながら、入力端子１および２間に印
加される信号電圧（Ｖｉｎ+−Ｖｉｎ- ）が零より大き
いか小さいかにより、出力端子５，６の状態、即ち、出
力電圧Ｖｏｕｔ、出力電圧反転Ｖｏｕｔが“Ｈ”あるい
は“Ｌ”に定まる、という比較器を提供でき、同一消費
電力条件下のラッチ動作に要する時間で比較して、従来
例の回路に対して約１／２に短縮でき、高速化に好適な
比較器を提供できる。換言すると、要求される動作速度
を達成するために必要な回路の消費電力が小さくて済
む。
【００２９】次に、本発明の第２の実施例の比較器につ
いて説明する。
【００３０】図２を参照すると、この実施例の比較器
は、第１の実施例の比較器の正帰還回路において、トラ
ンジスタＱ５を、トランジスタＱ５５と、トランジスタ
Ｑ１２と定電流源Ｉ４とからなるエミッタフォロワとに
置き換え、トランジスタＱ６を、トランジスタＱ６６
と、トランジスタＱ１１と定電流源Ｉ３とからなるエミ
ッタフォロワとに置き換えている以外は第１の実施例の
比較器と同一構成でその構成要素には同一参照符号を付
し、構成の詳細な説明と動作の詳細な説明は省略する。
【００３１】トランジスタＱ５５およびＱ６６のそれぞ
れのコレクタ・エミッタ間電圧が、トランジスタＱ１２
あるいはＱ１１のベース・エミッタ間電圧分だけ大きく
なるため、図１に示す第１の実施例の比較器に比較して
ラッチ動作に要する時間を、より小さくできる。
【００３２】次に、本発明の第３の実施例の比較器の回
路構成を示す図３を参照すると、この実施例の比較器
は、第１の実施例の比較器の２個の差動スイッチの構成
要素のうちのトランジスタＱ７ないしＱ１０のエミッタ
をすべて共通接続し、２個の定電流源Ｉ１，Ｉ２を１個
の定電流源Ｉ１１にする以外は、第１の実施例の比較器
と同一構成で、その構成要素には同一参照符号を付して
図示するにとどめ、その構成および動作についての詳細
な説明は省略する。
【００３３】この実施例の比較器は、第１の実施例に比
較して、定電流源Ｉ２を構成する素子を削減できる。
【００３４】次に、本発明の第４の実施例の比較器につ
いて説明する。
【００３５】図４を参照すると、この実施例は、図３に
示す第３の実施例の比較器の差動スイッチのトランジス
タＱ７ないしＱ１０のうちのトランジスタＱ８およびＱ
１０をトランジスタＱ８８に置き換えた以外は第３の実
施例の比較器と同一構成である。この実施例は第３の実
施例に比較して、さらなる素子削減効果がある。また、
制御入力端子３，４間での、負荷となるトランジスタ数
の不平衡が問題となる場合には、例えば、Ｑ７，Ｑ８，
Ｑ９のエミッタ面積を１：２：１にすることで問題解決
できる。
【００３６】また、図５を参照して本発明の第５の実施
例の比較器を説明する。
【００３７】この実施例の比較器は、図２に示す第２の
実施例の比較器の２個の差動スイッチの構成要素のうち
のトランジスタＱ７ないしＱ１０のエミッタをすべて共
通接続し、２個の定電流源Ｉ１およびＩ２を１個の定電
流源Ｉ５１にまとめる構成以外は第２の実施例の比較器
と同一構成であり、その構成および動作の詳細な説明は
省略する。この実施例の比較器は、第２の実施例の比較
器に比較して、定電流源Ｉ２を構成する素子を削減でき
る。
【００３８】最後に、本発明の第６の実施例の比較器の
回路構成を示す図６を参照すると、この第６の実施例の
比較器は、第５の実施例の比較器の差動スイッチのトラ
ンジスタＱ７ないしＱ１０のうちのトランジスタＱ８お
よびＱ１０をトランジスタＱ８６に置き換えた以外は第
５の実施例の比較器と同一構成である。
【００３９】この実施例は第５の実施例に比較して、さ
らなる素子削減効果がある。制御入力端子３，４間で
の、負荷となるトランジスタ数の不平衡が問題となる場
合の解決法も、第４の実施例の比較器で述べたと同様な
方法を採ることが可能である。
【００４０】なお、以上の実施例では、構成要素のトラ
ンジスタをバイポーラトランジスタとして述べてきた
が、電界効果トランジスタを用いても同様な効果を有し
ているのは言うまでもない。また、トランジスタおよび
定電流源の極性を説明の際と逆極性にした場合も同様で
ある。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
同一消費電力条件下でのラッチ動作速度を、従来の回路
に対して約１／２に短縮可能であり、換言すると、所望
の動作速度を達成するために必要な回路の消費電力を低
減できるという効果を有する。
【００４２】
【図面の簡単な説明】
【図１】本発明の第１の実施例の比較器の回路構成を示
す回路図である。
【図２】本発明の第２の実施例の比較器の回路構成を示
す回路図である。
【図３】本発明の第３の実施例の比較器の回路構成を示
す回路図である。
【図４】本発明の第４の実施例の比較器の回路構成を示
す回路図である。
【図５】本発明の第５の実施例の比較器の回路構成を示
す回路図である。
【図６】本発明の第６の実施例の比較器の回路構成を示
す回路図である。
【図７】従来例の比較器の回路構成を示す回路図であ
る。
【図８】回路の動作を説明するための各信号の波形図で
ある。
【符号の説明】
１，２ 入力端子 ３，４ 制御入力端子 ５，６ 出力端子 ７ 高位側電源端子 ８ 低位側電源端子 Ｑ１〜Ｑ１２，Ｑ５５，Ｑ６６，Ｑ８６，Ｑ８８ バ
イポーラトランジスタ Ｒ１〜Ｒ４ 抵抗 Ｉ１〜Ｉ４，Ｉ１１，Ｉ５１ 定電流源

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号の真および偽のそれぞれの信号
    を受けて前記入力信号を増幅して前記入力信号の真また
    は偽のそれぞれの信号に対応する偽または真の第１の出
    力信号を出力する差動前置増幅回路と、この差動前置増
    幅回路の前記真および偽のそれぞれの第１の出力信号を
    受け前記第１の出力信号を増幅し前記第１の出力信号の
    真または偽のそれぞれの信号に対応する偽または真の第
    ２の出力信号を出力する差動増幅回路と、前記第２の出
    力信号のそれぞれを互に正帰還して前記第２の出力信号
    のそれぞれを保持する正帰還回路と、制御入力信号を受
    けて前記差動増幅回路を駆動する差動増幅回路電流と前
    記正帰還回路を駆動する正帰還回路電流とを交互に切り
    換える第１の差動スイッチ回路とからなる比較器におい
    て、前記制御入力信号を受けて前記差動前置増幅回路を
    駆動する差動前置増幅回路電流を前記正帰還回路を駆動
    する正帰還回路電流に加えるよう前記差動前置増幅回路
    電流と前記正帰還回路電流とを切り換える第２の差動ス
    イッチ回路を備えることを特徴とする比較器。
  2. 【請求項２】 前記差動増幅回路は差動トランジスタ対
    と負荷抵抗体とから構成される請求項１記載の比較器。
  3. 【請求項３】 前記正帰還回路は差動トランジスタ対で
    構成される請求項１または２記載の比較器。
  4. 【請求項４】 前記第１の差動スイッチは差動トランジ
    スタ対と定電流源とから構成される請求項１，２または
    ３記載の比較器。
  5. 【請求項５】 前記差動前置増幅回路は差動トランジス
    タ対と負荷抵抗体とから構成される請求項１，２，３ま
    たは４記載の比較器。
  6. 【請求項６】 前記第２の差動スイッチは差動トランジ
    スタ対と定電流源とから構成される請求項１，２，３，
    ４または５記載の比較器。
  7. 【請求項７】 前記第１および第２の差動スイッチは前
    記電流スイッチの通路を共通接続された第１および第２
    の差動トランジスタ対と１個の定電流源とから構成され
    る請求項１，２，３または５記載の比較器。
  8. 【請求項８】 前記第１および第２の差動スイッチは前
    記電流スイッチの通路を共通接続された第１，第２およ
    び第３のトランジスタと１個の定電流源とから構成され
    る請求項１，２，３または５記載の比較器。
  9. 【請求項９】 前記正帰還回路は差動トランジスタ対と
    バッファとから構成される請求項１，２，３，４，５，
    ６，７，または８記載の比較器。
JP6131730A 1994-06-14 1994-06-14 比較器 Expired - Lifetime JP2713167B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP6131730A JP2713167B2 (ja) 1994-06-14 1994-06-14 比較器
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