JP3584596B2 - Ｄ−ラッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光ファイバ通信システムにおける受信部の識別回路や高速ＡＤ（アナログ・デジタル）コンバータのコンパレータに適用して好適なＤ−ラッチ回路に関する。
【０００２】
【従来の技術】
図７は、従来のＤ−ラッチ回路の一例を示す回路図である。図７中、１、２は差動増幅回路であり、３、４は相補関係にある入力信号ＩＮ、／ＩＮに対して差動動作を行うエンハンスメント形のＭＥＳ ＦＥＴ、５、６は相補関係にある出力信号ＯＵＴ、／ＯＵＴに対して差動動作を行うエンハンスメント形のＭＥＳ ＦＥＴである。
【０００３】
また、７はＭＥＳ ＦＥＴ３、５の負荷抵抗、８はＭＥＳ ＦＥＴ４、６の負荷抵抗、９はトランスファ信号ＴＲにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるエンハンスメント形のＭＥＳ ＦＥＴ、１０はラッチ信号ＬＴによりＯＮ、ＯＦＦが制御されるエンハンスメント形のＭＥＳ ＦＥＴ、１１は定電流源をなすデプレッション形のＭＥＳ ＦＥＴである。
【０００４】
また、１２はソースホロア回路からなる出力回路であり、１３、１４は出力トランジスタをなすエンハンスメント形のＭＥＳ ＦＥＴ、１５、１６は定電流源をなすデプレッション形のＭＥＳ ＦＥＴである。
【０００５】
図８は、このＤ−ラッチ回路の動作を示す波形図であり、入力信号ＩＮ、／ＩＮ、出力信号ＯＵＴ、／ＯＵＴ、トランスファ信号ＴＲ及びラッチ信号ＬＴを示している。
【０００６】
即ち、トランスファ信号ＴＲ＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、このＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【０００７】
この場合において、例えば、入力信号ＩＮ＝Ｌレベル、入力信号／ＩＮ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ４＝ＯＮ状態、ノード１７のレベル＝Ｈレベル、ノード１８のレベル＝Ｌレベル、ＭＥＳ ＦＥＴ１３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１４＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、出力信号／ＯＵＴ＝Ｈレベルとなる。
【０００８】
この状態からトランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、このＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮがラッチされる。
【０００９】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移する場合、出力信号ＯＵＴ、／ＯＵＴは、差動増幅回路１、出力回路１２による遅延時間ｔSU−Ａだけ遅延して遷移することになる。
【００１０】
したがって、このＤ−ラッチ回路においては、遷移した入力信号ＩＮ、／ＩＮをラッチする場合には、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ａだけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げる必要がある。
【００１１】
【発明が解決しようとする課題】
このように、このＤ−ラッチ回路は、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ａだけ経過した後でなければ、遷移した入力信号ＩＮ、／ＩＮをラッチすることができず、高速動作が要求される光ファイバ通信システムにおける受信部の識別回路や、高速動作が要求されるＡＤコンバータのコンパレータが要求する動作速度を満足させることができないという問題点を有していた。
【００１２】
また、このＤ−ラッチ回路においては、入力のしきい値に製造上のバラツキがある場合、動作上において、この入力のしきい値のバラツキを小さくすることができないという問題点もあった。
【００１３】
本発明は、かかる点に鑑み、入力信号の遷移から出力信号の遷移までの遅延時間を短縮し、ラッチ動作の高速化を図ると共に、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができるようにしたＤ−ラッチ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第７のトランジスタと、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第８のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる負帰還回路を備えているものである。
【００１５】
本発明中、第２の発明は、制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、一端を前記第１のトランジスタの制御端に接続し、他端に前記第１の入力信号が印加される第１の抵抗素子と、一端を前記第１のトランジスタの制御端に接続し、他端に前記第２の出力信号が印加される第２の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第２の入力信号が印加される第３の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第１の出力信号が印加される第４の抵抗素子を含む負帰還回路を備え、前記第１のトランジスタの制御端には前記第１の抵抗素子を介して前記第１の入力信号が印加され、前記第２の制御端には前記第３の抵抗素子を介して前記第２の入力信号が印加されるものである。
【００１６】
本発明においては、第１、第２の出力信号を負帰還させるようにしているので、第１、第２の入力信号が遷移した場合、第１、第２の出力信号は、従来の場合よりも早く遷移することになる。
【００１７】
即ち、本発明によれば、第１、第２の入力信号の遷移から第１、第２の出力信号の遷移までの遅延時間を短縮することができ、遷移した第１、第２の入力信号をラッチする場合、第１、第２の入力信号の遷移時から従来の場合よりも短い遅延時間が経過した後に、ラッチ動作を開始することができるので、ラッチ動作の高速化を図ることができる。
【００１８】
また、第１、第２の出力信号を負帰還させるようにしているので、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００１９】
また、第１、第２の出力信号の負帰還をトランスファ時にのみ行うように構成する場合には、ラッチ時に、充分な振幅の第１、第２の出力信号を得ることができる。
【００２０】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の実施の第１形態〜第３形態及び本発明の実施の第３形態の第１使用例、第２使用例について説明する。なお、図１、図３及び図４において、図７と同一部分には同一符号を付し、その重複説明は省略する。
【００２１】
（第１形態・・図１、図２）
図１は本発明の実施の第１形態を示す回路図であり、本発明の実施の第１形態は、トランスファ時に出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還する負帰還回路２０を設け、その他については、図７に示す従来のＤ−ラッチ回路と同様に構成したものである。
【００２２】
この負帰還回路２０において、２１はゲートに出力信号ＯＵＴが印加されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２１は、ドレインをＭＥＳ ＦＥＴ１３のゲートに接続されている。
【００２３】
また、２２はゲートに出力信号／ＯＵＴが印加されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２２は、ドレインをＭＥＳ ＦＥＴ１４のゲートに接続され、ソースをＭＥＳ ＦＥＴ２１のソースに接続されている。
【００２４】
また、２３はトランスファ信号ＴＲによりＯＮ、ＯＦＦが制御されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２３は、ドレインをＭＥＳ ＦＥＴ２１のソースとＭＥＳ ＦＥＴ２２のソースとの接続点に接続され、ソースをＭＥＳ ＦＥＴ１１のドレインに接続されている。
【００２５】
図２は、本発明の実施の第１形態の動作を示す波形図であり、入力信号ＩＮ、／ＩＮ、出力信号ＯＵＴ、／ＯＵＴ、トランスファ信号ＴＲ及びラッチ信号ＬＴを示している。
【００２６】
ここに、トランスファ信号ＴＲ＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第１形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００２７】
この場合において、入力信号ＩＮ＝Ｌレベル、入力信号／ＩＮ＝Ｈレベルの場合、ＭＥＳ ＦＥＴ３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ４＝ＯＮ状態、ノード１７のレベル＝Ｈレベル、ノード１８のレベル＝Ｌレベル、ＭＥＳ ＦＥＴ１３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１４＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、出力信号／ＯＵＴ＝Ｈレベルとなる。
【００２８】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＮ状態、負帰還回路２０＝活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還することになる。
【００２９】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第１形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮをラッチする。
【００３０】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＦＦ状態、負帰還回路２０＝非活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴの出力回路１２に対する負帰還を中止する。
【００３１】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第１形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、負帰還回路２０により出力回路１２に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間ｔSU−Ｂで遷移することになる。
【００３２】
なお、図２において、破線２４、２５、２６、２７は、それぞれ、図７に示す従来例の場合における出力信号ＯＵＴ、出力信号／ＯＵＴ、トランスファ信号ＴＲ、ラッチ信号ＬＴを示している。
【００３３】
したがって、本発明の実施の第１形態によれば、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ｂだけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００３４】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００３５】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００３６】
（第２形態・・図３）
図３は本発明の実施の第２形態を示す回路図であり、本発明の実施の第２形態は、トランスファ時に出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを差動増幅回路１に負帰還する抵抗２９〜３２からなる負帰還回路を設け、その他については、図７に示す従来のＤ−ラッチ回路と同様に構成したものである。
【００３７】
この第２形態のＤ−ラッチ回路においても、トランスファ信号＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第２形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００３８】
また、この場合には、出力信号ＯＵＴ、／ＯＵＴは、抵抗２９〜３２からなる負帰還回路により差動増幅回路１に負帰還されている。
【００３９】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第２形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮがラッチされる。
【００４０】
なお、この場合には、差動増幅回路１は非活性状態とされているので、出力信号ＯＵＴ、／ＯＵＴの負帰還は行われないことになる。
【００４１】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第２形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、抵抗２９〜３２からなる負帰還回路により差動増幅回路１に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間で遷移することになる。
【００４２】
したがって、本発明の実施の第２形態のＤ−ラッチ回路によっても、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から従来例の場合よりも短い遅延時間だけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００４３】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００４４】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００４５】
（第３形態・・図４）
図４は本発明の実施の第３形態を示す回路図であり、本発明の実施の第３形態においては、図１に示す負荷抵抗７、８の代わりに、デプレッション形のＭＥＳ ＦＥＴ３４、３５が設けられている。
【００４６】
また、差動増幅回路１に、差動増幅回路１の出力の振幅を制限するためのエンハンスメント形のＭＥＳ ＦＥＴ３６、３７からなるクリップ回路が設けられている。
【００４７】
また、動作点を最適点に制御するためのコモンモード・フィードバック回路３８が設けられており、３９、４０は抵抗、４１〜４５はエンハンスメント形のＭＥＳ ＦＥＴである。
【００４８】
また、図１に示すデプレッション形のＭＥＳ ＦＥＴ１１の代わりに、ＭＥＳ ＦＥＴ４５とともにカレントミラー回路を構成するエンハンスメント形のＭＥＳ ＦＥＴ４６が設けられている。その他については、図１に示す本発明の実施の第１形態と同様に構成されている。
【００４９】
この第３形態のＤ−ラッチ回路においても、トランスファ信号＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第３形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００５０】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＮ状態、負帰還回路２０＝活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還することになる。
【００５１】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第３形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮをラッチする。
【００５２】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＦＦ状態、負帰還回路２０＝非活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴの出力回路１２に対する負帰還を中止する。
【００５３】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経て差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第３形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、負帰還回路２０により出力回路１２に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間で遷移することになる。
【００５４】
したがって、本発明の実施の第３形態のＤ−ラッチ回路によっても、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から従来例の場合よりも短い遅延時間だけ経過した後に、トランスファ信号ＴＲを立ち下げ、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００５５】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００５６】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００５７】
（第３形態の第１使用例・・図５）
図５は光ファイバ通信システムの受信部を示す回路図である。図５中、４７は光電変換回路（ＰＥ）、４８はローノイズアンプ（ＬＮＡ）、４９はゲインコントロールアンプ（ＧＣＡ）、５０はクロック再生回路、５１は識別回路であり、５２〜５４は本発明の実施の第３形態のＤ−ラッチ回路である。
【００５８】
この光ファイバ通信システムの受信部によれば、識別回路５１を本発明の実施の第３形態のＤ−ラッチ回路５２〜５４で構成しているので、高ゲインを得るようにしても、ヒステリシス（前サイクルにおいてラッチした論理値と反転関係にある論理値をラッチする場合のドライブ分）を小さくし、データ伝送の高速化を図ることができる。
【００５９】
（第３形態の第２使用例・・図６）
図６はΣΔ（シグマ・デルタ）ＡＤコンバータを示す回路図である。図６中、５６、５７は差動増幅回路、５８〜６５は抵抗、６６〜６９はキャパシタ、７０はコンパレータであり、７１〜７３は本発明の実施の第３形態のＤ−ラッチ回路である。
【００６０】
このΣΔ・ＡＤコンバータによれば、コンパレータ７０を本発明の実施の第３形態のＤ−ラッチ回路７１〜７３で構成しているので、高ゲインを得るようにしても、ヒステリシスを小さくし、アナログ・デジタル変換の高速化を図ることができる。
【００６１】
なお、本発明の実施の第１形態〜第３形態においては、トランジスタとして、ＭＥＳ ＦＥＴを使用して構成した場合について説明したが、ＭＥＳ ＦＥＴの代わりに、ＨＥＭＴ、バイポーラトランジスタ、ＨＢＴ、ＭＯＳトランジスタ等を使用して構成することもできる。
【００６２】
【発明の効果】
以上のように、本発明によれば、出力信号を負帰還させる負帰還回路を備えるという構成を採用したことにより、入力信号の遷移から出力信号の遷移までの遅延時間を短縮することができ、遷移した入力信号をラッチする場合、入力信号の遷移から従来の場合よりも短い遅延時間が経過した後に、ラッチ動作を開始することができるので、ラッチ動作の高速化を図ると共に、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態を示す回路図である。
【図２】本発明の実施の第１形態の動作を示す波形図である。
【図３】本発明の実施の第２形態を示す回路図である。
【図４】本発明の実施の第３形態を示す回路図である。
【図５】本発明の実施の第３形態の第１使用例を示す回路図である。
【図６】本発明の実施の第３形態の第２使用例を示す回路図である。
【図７】従来のＤ−ラッチ回路の一例を示す回路図である。
【図８】図７に示す従来のＤ−ラッチ回路の動作を示す波形図である。
【符号の説明】
ＩＮ、／ＩＮ 入力信号
ＯＵＴ、／ＯＵＴ 出力信号
ＴＲ トランスファ信号
ＬＴ ラッチ信号
【発明の属する技術分野】
本発明は、光ファイバ通信システムにおける受信部の識別回路や高速ＡＤ（アナログ・デジタル）コンバータのコンパレータに適用して好適なＤ−ラッチ回路に関する。
【０００２】
【従来の技術】
図７は、従来のＤ−ラッチ回路の一例を示す回路図である。図７中、１、２は差動増幅回路であり、３、４は相補関係にある入力信号ＩＮ、／ＩＮに対して差動動作を行うエンハンスメント形のＭＥＳ ＦＥＴ、５、６は相補関係にある出力信号ＯＵＴ、／ＯＵＴに対して差動動作を行うエンハンスメント形のＭＥＳ ＦＥＴである。
【０００３】
また、７はＭＥＳ ＦＥＴ３、５の負荷抵抗、８はＭＥＳ ＦＥＴ４、６の負荷抵抗、９はトランスファ信号ＴＲにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるエンハンスメント形のＭＥＳ ＦＥＴ、１０はラッチ信号ＬＴによりＯＮ、ＯＦＦが制御されるエンハンスメント形のＭＥＳ ＦＥＴ、１１は定電流源をなすデプレッション形のＭＥＳ ＦＥＴである。
【０００４】
また、１２はソースホロア回路からなる出力回路であり、１３、１４は出力トランジスタをなすエンハンスメント形のＭＥＳ ＦＥＴ、１５、１６は定電流源をなすデプレッション形のＭＥＳ ＦＥＴである。
【０００５】
図８は、このＤ−ラッチ回路の動作を示す波形図であり、入力信号ＩＮ、／ＩＮ、出力信号ＯＵＴ、／ＯＵＴ、トランスファ信号ＴＲ及びラッチ信号ＬＴを示している。
【０００６】
即ち、トランスファ信号ＴＲ＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、このＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【０００７】
この場合において、例えば、入力信号ＩＮ＝Ｌレベル、入力信号／ＩＮ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ４＝ＯＮ状態、ノード１７のレベル＝Ｈレベル、ノード１８のレベル＝Ｌレベル、ＭＥＳ ＦＥＴ１３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１４＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、出力信号／ＯＵＴ＝Ｈレベルとなる。
【０００８】
この状態からトランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、このＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮがラッチされる。
【０００９】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移する場合、出力信号ＯＵＴ、／ＯＵＴは、差動増幅回路１、出力回路１２による遅延時間ｔSU−Ａだけ遅延して遷移することになる。
【００１０】
したがって、このＤ−ラッチ回路においては、遷移した入力信号ＩＮ、／ＩＮをラッチする場合には、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ａだけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げる必要がある。
【００１１】
【発明が解決しようとする課題】
このように、このＤ−ラッチ回路は、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ａだけ経過した後でなければ、遷移した入力信号ＩＮ、／ＩＮをラッチすることができず、高速動作が要求される光ファイバ通信システムにおける受信部の識別回路や、高速動作が要求されるＡＤコンバータのコンパレータが要求する動作速度を満足させることができないという問題点を有していた。
【００１２】
また、このＤ−ラッチ回路においては、入力のしきい値に製造上のバラツキがある場合、動作上において、この入力のしきい値のバラツキを小さくすることができないという問題点もあった。
【００１３】
本発明は、かかる点に鑑み、入力信号の遷移から出力信号の遷移までの遅延時間を短縮し、ラッチ動作の高速化を図ると共に、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができるようにしたＤ−ラッチ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第７のトランジスタと、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第８のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる負帰還回路を備えているものである。
【００１５】
本発明中、第２の発明は、制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、一端を前記第１のトランジスタの制御端に接続し、他端に前記第１の入力信号が印加される第１の抵抗素子と、一端を前記第１のトランジスタの制御端に接続し、他端に前記第２の出力信号が印加される第２の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第２の入力信号が印加される第３の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第１の出力信号が印加される第４の抵抗素子を含む負帰還回路を備え、前記第１のトランジスタの制御端には前記第１の抵抗素子を介して前記第１の入力信号が印加され、前記第２の制御端には前記第３の抵抗素子を介して前記第２の入力信号が印加されるものである。
【００１６】
本発明においては、第１、第２の出力信号を負帰還させるようにしているので、第１、第２の入力信号が遷移した場合、第１、第２の出力信号は、従来の場合よりも早く遷移することになる。
【００１７】
即ち、本発明によれば、第１、第２の入力信号の遷移から第１、第２の出力信号の遷移までの遅延時間を短縮することができ、遷移した第１、第２の入力信号をラッチする場合、第１、第２の入力信号の遷移時から従来の場合よりも短い遅延時間が経過した後に、ラッチ動作を開始することができるので、ラッチ動作の高速化を図ることができる。
【００１８】
また、第１、第２の出力信号を負帰還させるようにしているので、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００１９】
また、第１、第２の出力信号の負帰還をトランスファ時にのみ行うように構成する場合には、ラッチ時に、充分な振幅の第１、第２の出力信号を得ることができる。
【００２０】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の実施の第１形態〜第３形態及び本発明の実施の第３形態の第１使用例、第２使用例について説明する。なお、図１、図３及び図４において、図７と同一部分には同一符号を付し、その重複説明は省略する。
【００２１】
（第１形態・・図１、図２）
図１は本発明の実施の第１形態を示す回路図であり、本発明の実施の第１形態は、トランスファ時に出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還する負帰還回路２０を設け、その他については、図７に示す従来のＤ−ラッチ回路と同様に構成したものである。
【００２２】
この負帰還回路２０において、２１はゲートに出力信号ＯＵＴが印加されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２１は、ドレインをＭＥＳ ＦＥＴ１３のゲートに接続されている。
【００２３】
また、２２はゲートに出力信号／ＯＵＴが印加されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２２は、ドレインをＭＥＳ ＦＥＴ１４のゲートに接続され、ソースをＭＥＳ ＦＥＴ２１のソースに接続されている。
【００２４】
また、２３はトランスファ信号ＴＲによりＯＮ、ＯＦＦが制御されるエンハンスメント形のＭＥＳ ＦＥＴであり、このＭＥＳ ＦＥＴ２３は、ドレインをＭＥＳ ＦＥＴ２１のソースとＭＥＳ ＦＥＴ２２のソースとの接続点に接続され、ソースをＭＥＳ ＦＥＴ１１のドレインに接続されている。
【００２５】
図２は、本発明の実施の第１形態の動作を示す波形図であり、入力信号ＩＮ、／ＩＮ、出力信号ＯＵＴ、／ＯＵＴ、トランスファ信号ＴＲ及びラッチ信号ＬＴを示している。
【００２６】
ここに、トランスファ信号ＴＲ＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第１形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００２７】
この場合において、入力信号ＩＮ＝Ｌレベル、入力信号／ＩＮ＝Ｈレベルの場合、ＭＥＳ ＦＥＴ３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ４＝ＯＮ状態、ノード１７のレベル＝Ｈレベル、ノード１８のレベル＝Ｌレベル、ＭＥＳ ＦＥＴ１３＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１４＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、出力信号／ＯＵＴ＝Ｈレベルとなる。
【００２８】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＮ状態、負帰還回路２０＝活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還することになる。
【００２９】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第１形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮをラッチする。
【００３０】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＦＦ状態、負帰還回路２０＝非活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴの出力回路１２に対する負帰還を中止する。
【００３１】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第１形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、負帰還回路２０により出力回路１２に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間ｔSU−Ｂで遷移することになる。
【００３２】
なお、図２において、破線２４、２５、２６、２７は、それぞれ、図７に示す従来例の場合における出力信号ＯＵＴ、出力信号／ＯＵＴ、トランスファ信号ＴＲ、ラッチ信号ＬＴを示している。
【００３３】
したがって、本発明の実施の第１形態によれば、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から遅延時間ｔSU−Ｂだけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００３４】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００３５】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００３６】
（第２形態・・図３）
図３は本発明の実施の第２形態を示す回路図であり、本発明の実施の第２形態は、トランスファ時に出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを差動増幅回路１に負帰還する抵抗２９〜３２からなる負帰還回路を設け、その他については、図７に示す従来のＤ−ラッチ回路と同様に構成したものである。
【００３７】
この第２形態のＤ−ラッチ回路においても、トランスファ信号＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第２形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００３８】
また、この場合には、出力信号ＯＵＴ、／ＯＵＴは、抵抗２９〜３２からなる負帰還回路により差動増幅回路１に負帰還されている。
【００３９】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第２形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮがラッチされる。
【００４０】
なお、この場合には、差動増幅回路１は非活性状態とされているので、出力信号ＯＵＴ、／ＯＵＴの負帰還は行われないことになる。
【００４１】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経由して差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第２形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、抵抗２９〜３２からなる負帰還回路により差動増幅回路１に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間で遷移することになる。
【００４２】
したがって、本発明の実施の第２形態のＤ−ラッチ回路によっても、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から従来例の場合よりも短い遅延時間だけ経過した後に、トランスファ信号ＴＲを立ち下げると共に、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００４３】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００４４】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００４５】
（第３形態・・図４）
図４は本発明の実施の第３形態を示す回路図であり、本発明の実施の第３形態においては、図１に示す負荷抵抗７、８の代わりに、デプレッション形のＭＥＳ ＦＥＴ３４、３５が設けられている。
【００４６】
また、差動増幅回路１に、差動増幅回路１の出力の振幅を制限するためのエンハンスメント形のＭＥＳ ＦＥＴ３６、３７からなるクリップ回路が設けられている。
【００４７】
また、動作点を最適点に制御するためのコモンモード・フィードバック回路３８が設けられており、３９、４０は抵抗、４１〜４５はエンハンスメント形のＭＥＳ ＦＥＴである。
【００４８】
また、図１に示すデプレッション形のＭＥＳ ＦＥＴ１１の代わりに、ＭＥＳ ＦＥＴ４５とともにカレントミラー回路を構成するエンハンスメント形のＭＥＳ ＦＥＴ４６が設けられている。その他については、図１に示す本発明の実施の第１形態と同様に構成されている。
【００４９】
この第３形態のＤ−ラッチ回路においても、トランスファ信号＝Ｈレベル、ラッチ信号ＬＴ＝Ｌレベルにある場合には、ＭＥＳ ＦＥＴ９＝ＯＮ状態、ＭＥＳ ＦＥＴ１０＝ＯＦＦ状態、差動増幅回路１＝活性状態、差動増幅回路２＝非活性状態となり、この第３形態のＤ−ラッチ回路は、差動増幅回路１と出力回路１２とで入力信号ＩＮ、／ＩＮに対してトランスファ動作を行うことになる。
【００５０】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＮ状態、負帰還回路２０＝活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴを出力回路１２に負帰還することになる。
【００５１】
この状態から、トランスファ信号ＴＲ＝Ｌレベル、ラッチ信号ＬＴ＝Ｈレベルになると、ＭＥＳ ＦＥＴ９＝ＯＦＦ状態、ＭＥＳ ＦＥＴ１０＝ＯＮ状態、差動増幅回路１＝非活性状態、差動増幅回路２＝活性状態となり、この第３形態のＤ−ラッチ回路は、出力回路１２と差動増幅回路２とでラッチ動作を行い、入力信号ＩＮ、／ＩＮをラッチする。
【００５２】
また、この場合には、ＭＥＳ ＦＥＴ２３＝ＯＦＦ状態、負帰還回路２０＝非活性状態となり、負帰還回路２０は、出力回路１２から出力される出力信号ＯＵＴ、／ＯＵＴの出力回路１２に対する負帰還を中止する。
【００５３】
ここに、入力信号ＩＮ、／ＩＮは、差動増幅回路１から出力回路１２を経て差動増幅回路２に伝わるので、入力信号ＩＮ、／ＩＮが遷移すると、出力信号ＯＵＴ、／ＯＵＴは、一定時間遅延して遷移することになるが、この第３形態のＤ−ラッチ回路においては、トランスファ時、出力信号ＯＵＴ、／ＯＵＴは、負帰還回路２０により出力回路１２に負帰還されているので、従来例の場合の遅延時間ｔSU−Ａよりも短い遅延時間で遷移することになる。
【００５４】
したがって、本発明の実施の第３形態のＤ−ラッチ回路によっても、遷移した入力信号ＩＮ、／ＩＮをラッチする場合、入力信号ＩＮ、／ＩＮの遷移から従来例の場合よりも短い遅延時間だけ経過した後に、トランスファ信号ＴＲを立ち下げ、ラッチ信号ＬＴを立ち上げれば足りるので、ラッチ動作の高速化を図ることができる。
【００５５】
また、出力信号ＯＵＴ、／ＯＵＴの負帰還をトランスファ時においてのみ行うようにしているので、ラッチ時には充分な振幅の出力信号ＯＵＴ、／ＯＵＴを得ることができる。
【００５６】
また、トランスファ時に出力信号ＯＵＴ、／ＯＵＴを負帰還させるようにしたことにより、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【００５７】
（第３形態の第１使用例・・図５）
図５は光ファイバ通信システムの受信部を示す回路図である。図５中、４７は光電変換回路（ＰＥ）、４８はローノイズアンプ（ＬＮＡ）、４９はゲインコントロールアンプ（ＧＣＡ）、５０はクロック再生回路、５１は識別回路であり、５２〜５４は本発明の実施の第３形態のＤ−ラッチ回路である。
【００５８】
この光ファイバ通信システムの受信部によれば、識別回路５１を本発明の実施の第３形態のＤ−ラッチ回路５２〜５４で構成しているので、高ゲインを得るようにしても、ヒステリシス（前サイクルにおいてラッチした論理値と反転関係にある論理値をラッチする場合のドライブ分）を小さくし、データ伝送の高速化を図ることができる。
【００５９】
（第３形態の第２使用例・・図６）
図６はΣΔ（シグマ・デルタ）ＡＤコンバータを示す回路図である。図６中、５６、５７は差動増幅回路、５８〜６５は抵抗、６６〜６９はキャパシタ、７０はコンパレータであり、７１〜７３は本発明の実施の第３形態のＤ−ラッチ回路である。
【００６０】
このΣΔ・ＡＤコンバータによれば、コンパレータ７０を本発明の実施の第３形態のＤ−ラッチ回路７１〜７３で構成しているので、高ゲインを得るようにしても、ヒステリシスを小さくし、アナログ・デジタル変換の高速化を図ることができる。
【００６１】
なお、本発明の実施の第１形態〜第３形態においては、トランジスタとして、ＭＥＳ ＦＥＴを使用して構成した場合について説明したが、ＭＥＳ ＦＥＴの代わりに、ＨＥＭＴ、バイポーラトランジスタ、ＨＢＴ、ＭＯＳトランジスタ等を使用して構成することもできる。
【００６２】
【発明の効果】
以上のように、本発明によれば、出力信号を負帰還させる負帰還回路を備えるという構成を採用したことにより、入力信号の遷移から出力信号の遷移までの遅延時間を短縮することができ、遷移した入力信号をラッチする場合、入力信号の遷移から従来の場合よりも短い遅延時間が経過した後に、ラッチ動作を開始することができるので、ラッチ動作の高速化を図ると共に、入力のしきい値に製造上のバラツキがある場合においても、動作上、入力のしきい値のバラツキを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態を示す回路図である。
【図２】本発明の実施の第１形態の動作を示す波形図である。
【図３】本発明の実施の第２形態を示す回路図である。
【図４】本発明の実施の第３形態を示す回路図である。
【図５】本発明の実施の第３形態の第１使用例を示す回路図である。
【図６】本発明の実施の第３形態の第２使用例を示す回路図である。
【図７】従来のＤ−ラッチ回路の一例を示す回路図である。
【図８】図７に示す従来のＤ−ラッチ回路の動作を示す波形図である。
【符号の説明】
ＩＮ、／ＩＮ 入力信号
ＯＵＴ、／ＯＵＴ 出力信号
ＴＲ トランスファ信号
ＬＴ ラッチ信号
Claims (4)
- 制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、
制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、
電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、
電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第７のトランジスタと、電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第８のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる負帰還回路を備えていることを特徴とするＤ−ラッチ回路。 - 制御端に第１の入力信号が印加される第１のトランジスタと、制御端に前記第１の入力信号と相補関係にある第２の入力信号が印加される第２のトランジスタを有し、トランスファ時に活性状態、ラッチ時に非活性状態とされる第１の差動増幅回路と、
制御端を前記第２のトランジスタの電流入力端に接続し、電流出力端に第１の出力信号を出力する第３のトランジスタと、制御端を前記第１のトランジスタの電流出力端に接続し、電流出力端に第２の出力信号を出力する第４のトランジスタを有する出力回路と、
電流入力端を前記第４のトランジスタの制御端に接続し、制御端に前記第１の出力信号が印加される第５のトランジスタと、電流入力端を前記第３のトランジスタの制御端に接続し、制御端に前記第２の出力信号が印加される第６のトランジスタを有し、トランスファ時に非活性状態、ラッチ時に活性状態とされる第２の差動増幅回路を備えてなるＤ−ラッチ回路において、
一端を前記第１のトランジスタの制御端に接続し、他端に前記第１の入力信号が印加される第１の抵抗素子と、一端を前記第１のトランジスタの制御端に接続し、他端に前記第２の出力信号が印加される第２の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第２の入力信号が印加される第３の抵抗素子と、一端を前記第２のトランジスタの制御端に接続し、他端に前記第１の出力信号が印加される第４の抵抗素子を含む負帰還回路を備え、
前記第１のトランジスタの制御端には前記第１の抵抗素子を介して前記第１の入力信号が印加され、前記第２の制御端には前記第３の抵抗素子を介して前記第２の入力信号が印加されることを特徴とするＤ−ラッチ回路。 - 前記第１のトランジスタの電流入力端と前記第２のトランジスタの電流入力端との間に出力振幅を制限するクリップ回路を接続していることを特徴とする請求項１又は２記載のＤ−ラッチ回路。
- 前記第１、第２の出力信号の大きさに基づいて、動作点を最適点に制御するコモンモード・フィードバック回路を有することを特徴とする請求項１、２又は３記載のＤ−ラッチ回路。
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