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JP2712295B2 - 混成集積回路 - Google Patents

混成集積回路

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Publication number
JP2712295B2
JP2712295B2 JP63129372A JP12937288A JP2712295B2 JP 2712295 B2 JP2712295 B2 JP 2712295B2 JP 63129372 A JP63129372 A JP 63129372A JP 12937288 A JP12937288 A JP 12937288A JP 2712295 B2 JP2712295 B2 JP 2712295B2
Authority
JP
Japan
Prior art keywords
integrated circuit
hybrid integrated
substrate
resistor
paste
Prior art date
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Expired - Lifetime
Application number
JP63129372A
Other languages
English (en)
Other versions
JPH01298796A (ja
Inventor
祐司 大谷
長坂　　崇
豊 福田
英樹 中川原
秀樹 谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP63129372A priority Critical patent/JP2712295B2/ja
Publication of JPH01298796A publication Critical patent/JPH01298796A/ja
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Publication of JP2712295B2 publication Critical patent/JP2712295B2/ja
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Expired - Lifetime legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
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    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は混成集積回路に関するものである。
［従来技術及び課題］ 従来の多層混成集積回路（多層ハイブリッドIC）にお
いては、第２図に示すように受動素子である厚膜抵抗体
１は多層よりなる基板２の表面においてターミナルとな
る導体3,4間に形成される。ところが、この厚膜抵抗体
１の占有面積は導体3,4を含めて1.6mm□程度必要となっ
ている。従って、このような厚膜抵抗体１を使用する場
合において抵抗体の数が多いときには基板サイズの小型
化（高密度化）に対応できないという問題があった。
この発明の目的は、上記課題に鑑み抵抗体等の受動素
子の占有面積を少なくし基板の小型化を図ることができ
る混成集積回路を提供することにある。
［課題を解決するための手段］ この発明は、上層基板と下層基板との間に中間基板が
積層された３層以上よりなる混成集積回路であって、層
間の配線接続を施すために開けられた、少なくとも前記
中間層基板のホール部に対して抵抗体を組込んだことを
特徴とする混成集積回路をその要旨としている。
［作用］ 中間層の配線接続を行うためのホール部に抵抗体が組
込まれ、層の表面においてはその抵抗体の占有面積は
“0"となる。
［実施例］ 以下、この発明を具体化した一実施例を図面に従って
説明する。
第１図は本実施例の混成集積回路基板の断面図であ
り、この実施例では３層構造とされている。
この混成集積回路において、中間層に抵抗体を配置す
る場合について以下述べる。この実施例は、導体ペース
トと絶縁ペーストを交互に印刷する方法により多層化し
たものである。
１枚の焼成したアルミナグリーンシート25上に導体ペ
ースト26のパターンを形成し、次に、そのアルミナ基板
25上に導体ペースト26に連通するホール部としてのビア
ホール27を有する絶縁ペースト（ガラスペーストあるい
はガラスセラミックペースト）28を印刷する。
その後、ビアホール27に導体ペースト29や抵抗体30を
スクリーン印刷法により充填する。さらに、絶縁ペース
ト28上において、前記導体ペースト29や抵抗体30に接続
するように導体ペースト32のパターンを印刷にて形成す
る。次に、絶縁ペースト28上に導体ペースト32に連通す
るビアホール33を有する絶縁ペースト31を印刷する。そ
して、前記ビアホール33に導体ペースト34をスクリーン
印刷法により充填する。その後、焼成することにより混
成集積回路が形成される。
この混成集積回路においては、通常の層間配線接続を
行うビアホール27に抵抗体30が組込まれ、絶縁ペースト
（基板）31の表面においては、その抵抗体の占有面積は
“0"となり、抵抗体の数が多くてもその占有面積を少な
くし基板の小型化を図ることができる。
又、ビアホールの抵抗体形成プロセスは従来のビアホ
ールへの導体充填工程を抵抗体充填工程に置き換えるだ
けでよくなるため、従来の工程に特別の工程を付加する
ことなく容易に行うことができる。
なお、この発明は上記実施例に限定されるものではな
く、抵抗体の代わりに誘電体を受動素子としてスクリー
ン印刷法で組込んでもよい。
多層の基板を全部アルミナにしてもよく、又、アルミ
ナ以外に基板材料として、例えば、ガラスセラミック
や、あるいはガラスエポキシ等の樹脂材料であってもよ
い。
又、この発明の構造は両面スルーホール基板における
スルーホール部にも適用できる。
［発明の効果］ 以上詳述したようにこの発明によれば、回路基板が３
層以上であって、少なくともその中間層に設けられたホ
ール部が抵抗体等の受動素子として効率良く利用される
ため、層上の抵抗体等の受動素子の占有面積を少なく
し、十分な回路基板の小型化を図ることができる優れた
効果を発揮する。
特に、回路規模が大きくなる反面、基板の小型化（高
密度化）が益々要求されるこの分野においては、この発
明によれば基板が高密度化すればするほど有利となる効
果がある。
【図面の簡単な説明】
第１図は、この発明を具体化した混成集積回路の断面
図。第２図は、従来の混成集積回路の断面図。 25はアルミナ基板、27はビアホール、28は絶縁ペース
ト、30は抵抗体ペースト、31は絶縁ペースト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川原 英樹 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 谷川 秀樹 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭58−21390（ＪＰ，Ａ) 特開 昭64−64394（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】上層基板と下層基板との間に中間基板が積
    層された３層以上よりなる混成集積回路であって、 層間の配線接続を施すために開けられた、少なくとも前
    記中間層基板のホール部に対して抵抗体を組込んだこと
    を特徴とする混成集積回路。
JP63129372A 1988-05-26 1988-05-26 混成集積回路 Expired - Lifetime JP2712295B2 (ja)

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JP9193475A Division JPH1065342A (ja) 1997-07-18 1997-07-18 多層回路基板およびその製造方法

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JPH01298796A JPH01298796A (ja) 1989-12-01
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JPH01298796A (ja) 1989-12-01

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