JP2683919B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2683919B2 JP2683919B2 JP63191381A JP19138188A JP2683919B2 JP 2683919 B2 JP2683919 B2 JP 2683919B2 JP 63191381 A JP63191381 A JP 63191381A JP 19138188 A JP19138188 A JP 19138188A JP 2683919 B2 JP2683919 B2 JP 2683919B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各メモリセルが書込ポートと読出ポートを有
する半導体記憶装置に関し、特に、その占有面積の減縮
と動作速度の高速化に関するものである。
する半導体記憶装置に関し、特に、その占有面積の減縮
と動作速度の高速化に関するものである。
［従来の技術］ 第３図は、シリアルアクセスメモリの一般的な構成を
示すブロック図である。
示すブロック図である。
第３図において、メモリセルアレイ61は、ｌ行×ｍ列
に配列された複数のたとえば３トランジスタ型メモリセ
ルからなる。データを書込むべきメモリセルの選択は、
書込行選択リングポインタ62および書込列選択リングポ
インタ64によって行なわれる。また、データを読出すべ
きメモリセルの選択は、読出行選択リングポインタ63お
よび読出列選択リングポインタ65によって行なわれる。
なお、書込列選択リングポインタ64には書込制御回路が
含まれ、読出列選択リングポインタ65には読出制御回路
が含まれる。
に配列された複数のたとえば３トランジスタ型メモリセ
ルからなる。データを書込むべきメモリセルの選択は、
書込行選択リングポインタ62および書込列選択リングポ
インタ64によって行なわれる。また、データを読出すべ
きメモリセルの選択は、読出行選択リングポインタ63お
よび読出列選択リングポインタ65によって行なわれる。
なお、書込列選択リングポインタ64には書込制御回路が
含まれ、読出列選択リングポインタ65には読出制御回路
が含まれる。
シリアルアクセスメモリとは、一般に、メモリアレイ
中のメモリセルをアクセスする順序が決定されているも
のをいう。このシリアルアクセスメモリにおいては、第
４図に示すような順にアクセスが行なわれる。すなわ
ち、まず第１列第１行のメモリセルから第１列第ｌ行の
メモリセルまでが順にアクセスされる。次に、第２列第
１行のメモリセルから第２列第ｌ行のメモリセルまで順
にアクセスされる。このようにして、第ｍ列第ｌ行のメ
モリセルまでアクセスされれば、以下同様にして第１列
第１行のメモリセルから順にアクセスが繰返される。
中のメモリセルをアクセスする順序が決定されているも
のをいう。このシリアルアクセスメモリにおいては、第
４図に示すような順にアクセスが行なわれる。すなわ
ち、まず第１列第１行のメモリセルから第１列第ｌ行の
メモリセルまでが順にアクセスされる。次に、第２列第
１行のメモリセルから第２列第ｌ行のメモリセルまで順
にアクセスされる。このようにして、第ｍ列第ｌ行のメ
モリセルまでアクセスされれば、以下同様にして第１列
第１行のメモリセルから順にアクセスが繰返される。
最初に、外部から与えられる書込リセット信号▲
▲および読出リセット信号▲▲に応答して
それぞれ書込行選択リングポインタ62、書込列選択リン
グポインタ64、読出行選択リングポインタ63および読出
列選択リングポインタ65がイニシャライズされる。これ
により、まず、メモリセルアレイ61の第１列の第１行が
指定される。以後、外部から与えられる書込クロックWC
LKおよび読出クロックRCLKにそれぞれ同期して、第１列
の第２行、第３行、…、第ｌ行が順に指定され、さら
に、第２列の第１行、第２行、…、第ｌ行が順に指定さ
れる。そして、第ｍ列の第ｌ行まで指定された後は、第
１列の第１行に戻り、以後、それぞれ書込リセット信号
▲▲および読出リセット信号▲▲が入
力されるまで同様のアドレス指定が繰返される。書込行
選択リングポインタ62および書込列選択リングポインタ
64により指定されたメモリセルに入力データDIが書込制
御回路により書込まれ、読出行選択リングポインタ63お
よび読出列選択リングポインタ65により指定されたメモ
リセル内の情報が読出制御回路から出力データDOとして
読出される。書込と読出とは互いに独立に行なわれる。
▲および読出リセット信号▲▲に応答して
それぞれ書込行選択リングポインタ62、書込列選択リン
グポインタ64、読出行選択リングポインタ63および読出
列選択リングポインタ65がイニシャライズされる。これ
により、まず、メモリセルアレイ61の第１列の第１行が
指定される。以後、外部から与えられる書込クロックWC
LKおよび読出クロックRCLKにそれぞれ同期して、第１列
の第２行、第３行、…、第ｌ行が順に指定され、さら
に、第２列の第１行、第２行、…、第ｌ行が順に指定さ
れる。そして、第ｍ列の第ｌ行まで指定された後は、第
１列の第１行に戻り、以後、それぞれ書込リセット信号
▲▲および読出リセット信号▲▲が入
力されるまで同様のアドレス指定が繰返される。書込行
選択リングポインタ62および書込列選択リングポインタ
64により指定されたメモリセルに入力データDIが書込制
御回路により書込まれ、読出行選択リングポインタ63お
よび読出列選択リングポインタ65により指定されたメモ
リセル内の情報が読出制御回路から出力データDOとして
読出される。書込と読出とは互いに独立に行なわれる。
第５図は、第３図のシリアルアクセスメモリの主要部
の構成を示す回路図である。
の構成を示す回路図である。
メモリセルアレイ61の各列に対応して書込用ビット線
WBkおよび読出用ビット線RBkが設けられている。ここで
ｋは１〜ｍの整数である。各書込用ビット線WBkには書
込ドライバ11が接続され、各読出用ビット線RBkには読
出回路13が接続されている。また、メモリセルアレイ61
の各行に対応して、書込用ワード線WWLnおよび読出用ワ
ード線RWLnが設けられている。ここでｎは１〜ｌの整数
である。各メモリセル10に対応してANDゲートからなる
書込選択ゲート12が設けられている。第５図には、メモ
リセルアレイ61の第ｋ列および第ｋ＋１列における第ｎ
行、第ｎ＋１行および第ｎ＋２行のメモリセル10が示さ
れている。各メモリセル10は、トランジスタ１、トラン
ジスタ２およびトランジスタ３からなる３トランジスタ
型メモリセルである。各トランジスタ1,2,3はＮチャネ
ルMOS電界効果トランジスタからなる。４は記憶容量で
ある。
WBkおよび読出用ビット線RBkが設けられている。ここで
ｋは１〜ｍの整数である。各書込用ビット線WBkには書
込ドライバ11が接続され、各読出用ビット線RBkには読
出回路13が接続されている。また、メモリセルアレイ61
の各行に対応して、書込用ワード線WWLnおよび読出用ワ
ード線RWLnが設けられている。ここでｎは１〜ｌの整数
である。各メモリセル10に対応してANDゲートからなる
書込選択ゲート12が設けられている。第５図には、メモ
リセルアレイ61の第ｋ列および第ｋ＋１列における第ｎ
行、第ｎ＋１行および第ｎ＋２行のメモリセル10が示さ
れている。各メモリセル10は、トランジスタ１、トラン
ジスタ２およびトランジスタ３からなる３トランジスタ
型メモリセルである。各トランジスタ1,2,3はＮチャネ
ルMOS電界効果トランジスタからなる。４は記憶容量で
ある。
ここで、第ｋ列の第ｎ行のメモリセル10に注目する
と、トランジスタ３のゲートはトランジスタ１を介して
書込用ビット線WBkに接続され、ドレインはトランジス
タ２を介して読出用ビット線RBkに接続され、ソースは
接地されている。トランジスタ１のゲートは書込選択ゲ
ート12の出力に接続され、トランジスタ２のゲートは読
出用ワード線RWLnに接続されている。書込選択ゲート12
の一方の入力端子は書込用ワード線WWLnに接続されてい
る。書込用ワード線WWLnは、第３図に示した書込行選択
リングポインタ62に接続され、各読出用ワード線RWL
nは、読出行選択リングポインタ63に接続されている。
と、トランジスタ３のゲートはトランジスタ１を介して
書込用ビット線WBkに接続され、ドレインはトランジス
タ２を介して読出用ビット線RBkに接続され、ソースは
接地されている。トランジスタ１のゲートは書込選択ゲ
ート12の出力に接続され、トランジスタ２のゲートは読
出用ワード線RWLnに接続されている。書込選択ゲート12
の一方の入力端子は書込用ワード線WWLnに接続されてい
る。書込用ワード線WWLnは、第３図に示した書込行選択
リングポインタ62に接続され、各読出用ワード線RWL
nは、読出行選択リングポインタ63に接続されている。
各列の書込選択ゲート12の他方の入力端子には、書込
列選択リングポインタ64により書込列選択信号WBSkが共
通に与えられる。また、各列の読出回路13には、読出列
選択リングポインタ65により読出列選択信号RBSkが与え
られる。
列選択リングポインタ64により書込列選択信号WBSkが共
通に与えられる。また、各列の読出回路13には、読出列
選択リングポインタ65により読出列選択信号RBSkが与え
られる。
次に、このシリアルアクセスメモリの書込動作を説明
する。
する。
たとえば、第３図に示した書込行選択リングポインタ
62および書込列選択リングポインタ64により第ｋ＋１列
の第ｎ行のメモリセル10が選択される場合は、書込用ワ
ード線WWLnの電位が「Ｈ」レベルに立上がり、かつ、書
込列選択信号WBSk+1が「Ｈ」レベルに立上がる。これに
より、第ｋ＋１列の第ｎ行の書込選択ゲート12の出力が
「Ｈ」レベルとなり、トランジスタ１がオンする。その
結果、書込ドライバ11によってバッファされた入力デー
タDIが書込用ビット線WBk+1を介してメモリセル10の記
憶容量４に書込まれる。
62および書込列選択リングポインタ64により第ｋ＋１列
の第ｎ行のメモリセル10が選択される場合は、書込用ワ
ード線WWLnの電位が「Ｈ」レベルに立上がり、かつ、書
込列選択信号WBSk+1が「Ｈ」レベルに立上がる。これに
より、第ｋ＋１列の第ｎ行の書込選択ゲート12の出力が
「Ｈ」レベルとなり、トランジスタ１がオンする。その
結果、書込ドライバ11によってバッファされた入力デー
タDIが書込用ビット線WBk+1を介してメモリセル10の記
憶容量４に書込まれる。
このとき、第ｋ＋１列以外の書込列選択信号WBSおよ
び第ｎ行以外の書込ワード線WWLの電位は「Ｌ」レベル
となっているので、第ｋ＋１列の第ｎ行の書込選択ゲー
ト12以外の書込選択ゲート12の出力は「Ｌ」レベルとな
っている。したがって、第ｋ＋１列の第ｎ行以外のメモ
リセル10のトランジスタ１はすべてオフしており、その
メモリセル10に記憶されている情報は破壊されない。
び第ｎ行以外の書込ワード線WWLの電位は「Ｌ」レベル
となっているので、第ｋ＋１列の第ｎ行の書込選択ゲー
ト12以外の書込選択ゲート12の出力は「Ｌ」レベルとな
っている。したがって、第ｋ＋１列の第ｎ行以外のメモ
リセル10のトランジスタ１はすべてオフしており、その
メモリセル10に記憶されている情報は破壊されない。
次に、このシリアルアクセスメモリの読出動作を説明
する。
する。
たとえば、第３図に示した読出行選択リングポインタ
63および読出列選択リングポインタ65により第ｋ＋１列
の第ｎ行のメモリセル10が選択される場合は、読出用ワ
ード線RWLnの電位が「Ｈ」レベルに立上がる。このと
き、第ｎ行のメモリセル10に記憶された情報はすべて読
出用ビット線RBl〜RBmに読出されるが、読出列選択信号
RBSk+1により選択された第ｋ＋１列の読出回路13のみか
ら情報が出力される。
63および読出列選択リングポインタ65により第ｋ＋１列
の第ｎ行のメモリセル10が選択される場合は、読出用ワ
ード線RWLnの電位が「Ｈ」レベルに立上がる。このと
き、第ｎ行のメモリセル10に記憶された情報はすべて読
出用ビット線RBl〜RBmに読出されるが、読出列選択信号
RBSk+1により選択された第ｋ＋１列の読出回路13のみか
ら情報が出力される。
なお、３トランジスタ型メモリセルを用いたFIFO（fi
rst in first out）メモリについては、1986年にPRENTI
CE−HALL社から出版されたAmar Mukherjee編によるIntr
oduction to NMOS and CMOS VLSI System Designのp.26
8〜273に記載されている。
rst in first out）メモリについては、1986年にPRENTI
CE−HALL社から出版されたAmar Mukherjee編によるIntr
oduction to NMOS and CMOS VLSI System Designのp.26
8〜273に記載されている。
［発明が解決しようとする課題］ 各メモリセルが書込ポートと読出ポートを有するたと
えば３トランジスタ型メモリセルからなる上記の従来の
半導体記憶装置においては、情報を書込むメモリセルを
選択するために各メモリセル毎にゲート回路が必要であ
るので、このゲート回路により回路規模が大きくなり、
占有面積が増大するという課題があった。
えば３トランジスタ型メモリセルからなる上記の従来の
半導体記憶装置においては、情報を書込むメモリセルを
選択するために各メモリセル毎にゲート回路が必要であ
るので、このゲート回路により回路規模が大きくなり、
占有面積が増大するという課題があった。
この発明の主たる目的は、書込ポートと読出ポートを
有する各メモリセル毎にはゲート回路を用いることなく
書込動作や読出動作が高速かつ正常に行なわれ、占有面
積が小さく大容量化が可能な半導体記憶装置を得ること
である。
有する各メモリセル毎にはゲート回路を用いることなく
書込動作や読出動作が高速かつ正常に行なわれ、占有面
積が小さく大容量化が可能な半導体記憶装置を得ること
である。
［課題を解決するための手段］ 本発明の１つの態様による半導体記憶装置は、書込専
用ポートとこの書込専用ポートとは異なる読出専用ポー
トを有するメモリセルが複数行と複数列のマトリックス
状に配置されたメモリセルアレイと；複数のメモリセル
ブロックのそれぞれにおける複数の列に配設され、それ
ぞれが対応したメモリセルブロックの対応した列に配設
された複数のメモリセルの書込専用ポートに接続される
複数の書込専用ビット線と；複数のメモリセルブロック
のそれぞれにおける複数の列に配設され、それぞれが対
応したメモリセルブロックの対応した列に配設された複
数のメモリセルの読出専用ポートに接続される複数の読
出専用ビット線と；複数のメモリセルブロックのそれぞ
れに対応して設けられ、それぞれが対応したメモリセル
ブロックの選択または非選択を示す書込用ブロック選択
信号を伝達するための複数の書込専用ブロック選択線
と；それぞれが複数のメモリセルブロックすべての対応
した行に対して設けられ、対応した行の選択または非選
択を示す書込用行選択信号を伝達するための複数の書込
専用行選択線と；複数のメモリセルブロックのそれぞれ
における複数の行に配設され、それぞれが対応したメモ
リセルブロックの対応した行に配設された複数のメモリ
セルに接続される複数の分割書込専用ワード線と；これ
ら複数の分割書込専用ワード線に対応して設けられ、そ
れぞれが、対応した分割書込専用ワード線に対するメモ
リセルブロックに対応した書込専用ブロック選択線にて
伝達される書込用ブロック選択信号と、対応した分割書
込専用ワード線に対する行に対応した書込専用行選択線
にて伝達される書込用行選択信号とを受けて対応した分
割書込専用ワード線の活性化または非活性化を示す信号
を対応した分割書込専用ワード線に出力するための分割
書込専用ワード線選択手段を備えている。
用ポートとこの書込専用ポートとは異なる読出専用ポー
トを有するメモリセルが複数行と複数列のマトリックス
状に配置されたメモリセルアレイと；複数のメモリセル
ブロックのそれぞれにおける複数の列に配設され、それ
ぞれが対応したメモリセルブロックの対応した列に配設
された複数のメモリセルの書込専用ポートに接続される
複数の書込専用ビット線と；複数のメモリセルブロック
のそれぞれにおける複数の列に配設され、それぞれが対
応したメモリセルブロックの対応した列に配設された複
数のメモリセルの読出専用ポートに接続される複数の読
出専用ビット線と；複数のメモリセルブロックのそれぞ
れに対応して設けられ、それぞれが対応したメモリセル
ブロックの選択または非選択を示す書込用ブロック選択
信号を伝達するための複数の書込専用ブロック選択線
と；それぞれが複数のメモリセルブロックすべての対応
した行に対して設けられ、対応した行の選択または非選
択を示す書込用行選択信号を伝達するための複数の書込
専用行選択線と；複数のメモリセルブロックのそれぞれ
における複数の行に配設され、それぞれが対応したメモ
リセルブロックの対応した行に配設された複数のメモリ
セルに接続される複数の分割書込専用ワード線と；これ
ら複数の分割書込専用ワード線に対応して設けられ、そ
れぞれが、対応した分割書込専用ワード線に対するメモ
リセルブロックに対応した書込専用ブロック選択線にて
伝達される書込用ブロック選択信号と、対応した分割書
込専用ワード線に対する行に対応した書込専用行選択線
にて伝達される書込用行選択信号とを受けて対応した分
割書込専用ワード線の活性化または非活性化を示す信号
を対応した分割書込専用ワード線に出力するための分割
書込専用ワード線選択手段を備えている。
本発明のもう１つの態様による半導体記憶装置は、書
込専用ポートとこの書込専用ポートとは異なる読出専用
ポートを有するメモリセルが複数行と複数列のマトリッ
クス状に配置されたメモリセルブロックを複数含むメモ
リセルアレイと；複数のメモリセルブロックのそれぞれ
における複数の列に配設され、それぞれが対応したメモ
リセルブロックの対応した列に配設された複数のメモリ
セルの書込専用ポートに接続される複数の書込専用ビッ
ト線と；複数のメモリセルブロックのそれぞれにおける
複数の列に配設され、それぞれが対応したメモリセルブ
ロックの対応した列に配設された複数のメモリセルの読
出専用ポートに接続される複数の読出専用ビット線と；
複数のメモリセルブロックのそれぞれに対応して設けら
れ、それぞれが対応したメモリセルブロックの選択また
は非選択を示す読出用ブロック選択信号を伝達するため
の複数の読出専用ブロック選択線と；それぞれが複数の
メモリセルブロックすべての対応した行に対して設けら
れ、対応した行の選択または非選択を示す読出用行選択
信号を伝達するための複数の読出専用行選択線と；複数
のメモリセルブロックのそれぞれにおける複数の行に配
設され、それぞれが対応したメモリセルブロックの対応
した行に配設された複数のメモリセルに接続される複数
の分割読出専用ワード線と；これら複数の分割読出専用
ワード線に対応して設けられ、それぞれが、対応した分
割読出専用ワード線に対するメモリセルブロックに対応
した読出専用ブロック選択線にて伝達される読出用ブロ
ック選択信号と、対応した分割読出専用ワード線に対す
る行に対応した読出専用行選択線にて伝達される読出用
行選択信号とを受けて対応した分割読出専用ワード線の
活性化または非活性化を示す信号を対応した分割読出専
用ワード線に出力するための分割読出専用ワード線選択
手段を備えている。
込専用ポートとこの書込専用ポートとは異なる読出専用
ポートを有するメモリセルが複数行と複数列のマトリッ
クス状に配置されたメモリセルブロックを複数含むメモ
リセルアレイと；複数のメモリセルブロックのそれぞれ
における複数の列に配設され、それぞれが対応したメモ
リセルブロックの対応した列に配設された複数のメモリ
セルの書込専用ポートに接続される複数の書込専用ビッ
ト線と；複数のメモリセルブロックのそれぞれにおける
複数の列に配設され、それぞれが対応したメモリセルブ
ロックの対応した列に配設された複数のメモリセルの読
出専用ポートに接続される複数の読出専用ビット線と；
複数のメモリセルブロックのそれぞれに対応して設けら
れ、それぞれが対応したメモリセルブロックの選択また
は非選択を示す読出用ブロック選択信号を伝達するため
の複数の読出専用ブロック選択線と；それぞれが複数の
メモリセルブロックすべての対応した行に対して設けら
れ、対応した行の選択または非選択を示す読出用行選択
信号を伝達するための複数の読出専用行選択線と；複数
のメモリセルブロックのそれぞれにおける複数の行に配
設され、それぞれが対応したメモリセルブロックの対応
した行に配設された複数のメモリセルに接続される複数
の分割読出専用ワード線と；これら複数の分割読出専用
ワード線に対応して設けられ、それぞれが、対応した分
割読出専用ワード線に対するメモリセルブロックに対応
した読出専用ブロック選択線にて伝達される読出用ブロ
ック選択信号と、対応した分割読出専用ワード線に対す
る行に対応した読出専用行選択線にて伝達される読出用
行選択信号とを受けて対応した分割読出専用ワード線の
活性化または非活性化を示す信号を対応した分割読出専
用ワード線に出力するための分割読出専用ワード線選択
手段を備えている。
本発明のさらにもう１つの態様による半導体記憶装置
は、書込専用ポートとこの書込専用ポートとは異なる読
出専用ポートを有するメモリセルが複数行と複数列のマ
トリックス状に配置され、列方向に分割配列された複数
のメモリセルブロックからなるメモリセルアレイと；複
数列に配設され、それぞれが対応した列に配設された複
数のメモリセルの書込専用ポートに接続される複数の書
込専用ビット線と；複数列に配設され、それぞれが対応
した列に配設された複数のメモリセルの読出専用ポート
に接続される複数の読出専用ビット線と；複数の書込専
用ビット線に書込データを出力するためのデータ書込手
段と；複数の読出専用ビット線に現われた読出データを
受けるデータ読出手段と；メモリセルアレイの複数のメ
モリセルブロックのそれぞれに対応して設けられ、それ
ぞれが対応したメモリセルブロックの選択または非選択
を示す書込用ブロック選択信号を伝達するための複数の
書込専用ブロック選択線と；複数行に、メモリセルアレ
イの複数のメモリセルブロックにわたって配置され、そ
れぞれが対応した行の選択または非選択を示す書込用行
選択信号を伝達するための複数の書込専用行選択線と；
メモリセルアレイの複数のメモリセルブロックのそれぞ
れに対応して複数行に配設され、それぞれが対応したメ
モリセルブロックの対応した行に配設された複数のメモ
リセルに接続される複数の分割書込専用ワード線と；こ
れら複数の分割書込専用ワード線に対応して設けられ、
それぞれが、対応した分割書込専用ワード線に対するメ
モリセルブロックに対応した書込専用ブロック選択線に
て伝達される書込用ブロック選択信号と、対応した分割
書込専用ワード線に対する行に対応した書込専用行選択
線にて伝達される書込用行選択信号とを受けて対応した
分割書込専用ワード線の活性化または非活性化を示す信
号を対応した分割書込専用ワード線に出力するための分
割書込専用ワード線選択手段を備えている。
は、書込専用ポートとこの書込専用ポートとは異なる読
出専用ポートを有するメモリセルが複数行と複数列のマ
トリックス状に配置され、列方向に分割配列された複数
のメモリセルブロックからなるメモリセルアレイと；複
数列に配設され、それぞれが対応した列に配設された複
数のメモリセルの書込専用ポートに接続される複数の書
込専用ビット線と；複数列に配設され、それぞれが対応
した列に配設された複数のメモリセルの読出専用ポート
に接続される複数の読出専用ビット線と；複数の書込専
用ビット線に書込データを出力するためのデータ書込手
段と；複数の読出専用ビット線に現われた読出データを
受けるデータ読出手段と；メモリセルアレイの複数のメ
モリセルブロックのそれぞれに対応して設けられ、それ
ぞれが対応したメモリセルブロックの選択または非選択
を示す書込用ブロック選択信号を伝達するための複数の
書込専用ブロック選択線と；複数行に、メモリセルアレ
イの複数のメモリセルブロックにわたって配置され、そ
れぞれが対応した行の選択または非選択を示す書込用行
選択信号を伝達するための複数の書込専用行選択線と；
メモリセルアレイの複数のメモリセルブロックのそれぞ
れに対応して複数行に配設され、それぞれが対応したメ
モリセルブロックの対応した行に配設された複数のメモ
リセルに接続される複数の分割書込専用ワード線と；こ
れら複数の分割書込専用ワード線に対応して設けられ、
それぞれが、対応した分割書込専用ワード線に対するメ
モリセルブロックに対応した書込専用ブロック選択線に
て伝達される書込用ブロック選択信号と、対応した分割
書込専用ワード線に対する行に対応した書込専用行選択
線にて伝達される書込用行選択信号とを受けて対応した
分割書込専用ワード線の活性化または非活性化を示す信
号を対応した分割書込専用ワード線に出力するための分
割書込専用ワード線選択手段を備えている。
［作用］ 本発明における半導体記憶装置は、たとえば１ワード
に相当する複数のメモリセルごとに１つの書込専用また
は読出専用のゲート回路を必要とするだけなので、その
占有面積を減縮することができ、また、それらの複数の
メモリセルごとに同時に書込または読出することができ
るので、その動作速度を高めることができる。
に相当する複数のメモリセルごとに１つの書込専用また
は読出専用のゲート回路を必要とするだけなので、その
占有面積を減縮することができ、また、それらの複数の
メモリセルごとに同時に書込または読出することができ
るので、その動作速度を高めることができる。
［実施例］ 第１図を参照して、本発明の一実施例によるFIFO半導
体記憶装置を概略的に図解するブロック図が示されてい
る。この図において、マルチポートを有するメモリセル
10のアレイは列方向に４つに分割されたメモリセルグル
ープ30a,30b,30c,30dを含んでいる。各メモリセルグル
ープはメモリセル10の１ワードの幅を有するようにグル
ープ分けされるのが好ましい。その場合、もし１ワード
が４ビットで構成されるならば、各メモリセルグループ
は４列のメモリセルを含んでいる。（もちろん、１ワー
ドが８ビットで構成されるならば、各メモリセルグルー
プは８列のメモリセルを含んでいる）。
体記憶装置を概略的に図解するブロック図が示されてい
る。この図において、マルチポートを有するメモリセル
10のアレイは列方向に４つに分割されたメモリセルグル
ープ30a,30b,30c,30dを含んでいる。各メモリセルグル
ープはメモリセル10の１ワードの幅を有するようにグル
ープ分けされるのが好ましい。その場合、もし１ワード
が４ビットで構成されるならば、各メモリセルグループ
は４列のメモリセルを含んでいる。（もちろん、１ワー
ドが８ビットで構成されるならば、各メモリセルグルー
プは８列のメモリセルを含んでいる）。
書込ブロック選択線24a,24b,24c,24dは書込ブロック
選択リングポインタ31の出力端子に接続されており、メ
モリセルグループ30a,30b,30c,30dの任意の１つを選択
するために用いられる。分割書込ワード線22a,22b,22c,
22dに沿って配置された書込行選択線25は、書込行選択
リングポインタ37の出力端子に接続されている。
選択リングポインタ31の出力端子に接続されており、メ
モリセルグループ30a,30b,30c,30dの任意の１つを選択
するために用いられる。分割書込ワード線22a,22b,22c,
22dに沿って配置された書込行選択線25は、書込行選択
リングポインタ37の出力端子に接続されている。
書込ブロック選択線24a,24b,24c,24dはそれぞれ書込
用アンドゲート21a,21b,21c,21dの一方入力端子に接続
されており、書込行選択線25はそれらのアンドゲートの
他方入力端子に接続されている。アンドゲート21a,21b,
21c,21dの出力端子にそれぞれ接続された分割書込ワー
ド線22a,22b,22c,22dの各々は、たとえば１ワードに相
当する複数のメモリセル10へ並列に接続されている。
用アンドゲート21a,21b,21c,21dの一方入力端子に接続
されており、書込行選択線25はそれらのアンドゲートの
他方入力端子に接続されている。アンドゲート21a,21b,
21c,21dの出力端子にそれぞれ接続された分割書込ワー
ド線22a,22b,22c,22dの各々は、たとえば１ワードに相
当する複数のメモリセル10へ並列に接続されている。
これらのメモリセル10として、たとえば第５図に示さ
れたような３トランジスタ型メモリセルを用いることが
できる。メモリセル10内のトランジスタ１のドレインす
なわち書込ポートは、書込回路28a,28b,28c,28dにそれ
ぞれ接続された書込ビット線26a,26b,26c,26dの１つに
接続される。メモリセル10内のトランジスタ２のドレイ
ンすなわち読出ポートは、読出回路29a,29b,29c,29dに
それぞれ接続された読出ビット線27a,27b,27c,27dの１
つに接続される。メモリセル10内のトランジスタ１のゲ
ートは分割書込ワード線22a,22b,22c,22dの１つに接続
され、トランジスタ２のゲートは読出行選択リングポイ
ンタ38の出力端子に接続された読出ワード線23の１つに
接続される。
れたような３トランジスタ型メモリセルを用いることが
できる。メモリセル10内のトランジスタ１のドレインす
なわち書込ポートは、書込回路28a,28b,28c,28dにそれ
ぞれ接続された書込ビット線26a,26b,26c,26dの１つに
接続される。メモリセル10内のトランジスタ２のドレイ
ンすなわち読出ポートは、読出回路29a,29b,29c,29dに
それぞれ接続された読出ビット線27a,27b,27c,27dの１
つに接続される。メモリセル10内のトランジスタ１のゲ
ートは分割書込ワード線22a,22b,22c,22dの１つに接続
され、トランジスタ２のゲートは読出行選択リングポイ
ンタ38の出力端子に接続された読出ワード線23の１つに
接続される。
第５図に示されたような書込ドライバ11を含む書込回
路28a,28b,28c,28dは、それぞれ書込ブロック選択線24
a,24b,24c,24dによって活性化され、対応する書込ビッ
ト線26a,26b,26c,26dに書込データを出力する。読出回
路29a,29b,29c,29dは、読出ブロック選択リングポイン
タ32の出力端子に接続された読出ブロック選択線34a,34
b,34c,34dによって順次活性化され、読出ビット線27a,2
7b,27c,27dに読出されたデータをそれぞれ増幅して出力
する。
路28a,28b,28c,28dは、それぞれ書込ブロック選択線24
a,24b,24c,24dによって活性化され、対応する書込ビッ
ト線26a,26b,26c,26dに書込データを出力する。読出回
路29a,29b,29c,29dは、読出ブロック選択リングポイン
タ32の出力端子に接続された読出ブロック選択線34a,34
b,34c,34dによって順次活性化され、読出ビット線27a,2
7b,27c,27dに読出されたデータをそれぞれ増幅して出力
する。
動作において、たとえばメモリセルグループ30a内の
メモリセルにたとえば１ワードに相当するデータを書込
む場合、まず書込ブロック選択リングポインタ31が書込
ブロック選択線24aを「Ｈ」レベルにしてメモリセルグ
ループ30aを選択するとともに、書込回路28aを活性化す
る。このとき、書込行選択リングポインタ37は書込行選
択線25の１つを「Ｈ」レベルとし、対応する１つのアン
ドゲート21aが開かれる。その開かれたアンドゲートの
「Ｈ」レベルにある出力端子に接続された分割書込ワー
ド線22aは、対応する複数のメモリセル10内の書込ポー
トのゲートを開く。したがって、書込回路28aから出力
されているたとえば１ワードに相当するデータが書込ビ
ット線26aを介して複数のメモリセルに同時に書込まれ
ることになり、書込動作速度を高めることができるとと
もに消費電力を削減できる。また、書込行選択線25をAl
などの低抵抗材料で形成しておけば、仮に分割書込ワー
ド線22a,22b,22c,22dの比抵抗がいくぶん大きくても長
さが短いので高速動作が阻害されない。
メモリセルにたとえば１ワードに相当するデータを書込
む場合、まず書込ブロック選択リングポインタ31が書込
ブロック選択線24aを「Ｈ」レベルにしてメモリセルグ
ループ30aを選択するとともに、書込回路28aを活性化す
る。このとき、書込行選択リングポインタ37は書込行選
択線25の１つを「Ｈ」レベルとし、対応する１つのアン
ドゲート21aが開かれる。その開かれたアンドゲートの
「Ｈ」レベルにある出力端子に接続された分割書込ワー
ド線22aは、対応する複数のメモリセル10内の書込ポー
トのゲートを開く。したがって、書込回路28aから出力
されているたとえば１ワードに相当するデータが書込ビ
ット線26aを介して複数のメモリセルに同時に書込まれ
ることになり、書込動作速度を高めることができるとと
もに消費電力を削減できる。また、書込行選択線25をAl
などの低抵抗材料で形成しておけば、仮に分割書込ワー
ド線22a,22b,22c,22dの比抵抗がいくぶん大きくても長
さが短いので高速動作が阻害されない。
１ワードのデータの書込動作において、書込ブロック
選択線24a,24b,24c,24dは１つだけが「Ｈ」レベルにさ
れ、書込行選択線25も１つだけが「Ｈ」レベルにされる
ので、選択されたメモリセルグループ内の選択されたそ
の１ワードに相当する複数のメモリセルにのみデータが
書込まれ、非選択のメモリセルへの誤書込が生じること
がない。
選択線24a,24b,24c,24dは１つだけが「Ｈ」レベルにさ
れ、書込行選択線25も１つだけが「Ｈ」レベルにされる
ので、選択されたメモリセルグループ内の選択されたそ
の１ワードに相当する複数のメモリセルにのみデータが
書込まれ、非選択のメモリセルへの誤書込が生じること
がない。
また、第１図の記憶装置においては、書込用アンドゲ
ート21a,21b,21c,21dはたとえば１ワードに相当する複
数のメモリセルに対して１つ設ければよいので、１つの
メモリセルに対して１つのアンドゲートを必要とした従
来の記憶装置に比べて占有面積を減縮することができ
る。
ート21a,21b,21c,21dはたとえば１ワードに相当する複
数のメモリセルに対して１つ設ければよいので、１つの
メモリセルに対して１つのアンドゲートを必要とした従
来の記憶装置に比べて占有面積を減縮することができ
る。
第２図を参照して、本発明のもう１つの実施例を概略
的に図解するブロック図が示されている。第２図のFIFO
記憶装置は第１図のものと類似しているが、読出のため
の回路構成が一部変更されている。読出ブロック選択線
34a,34b,34c,34dは読出ブロック選択リングポインタ32
の出力端子に接続されており、メモリセルグループ30a,
30b,30c,30dの１つを選択するために用いられる。分割
読出ワード線35a,35b,35c,35dに沿って配置された読出
行選択線33は、読出行選択リングポインタ38の出力端子
に接続されている。
的に図解するブロック図が示されている。第２図のFIFO
記憶装置は第１図のものと類似しているが、読出のため
の回路構成が一部変更されている。読出ブロック選択線
34a,34b,34c,34dは読出ブロック選択リングポインタ32
の出力端子に接続されており、メモリセルグループ30a,
30b,30c,30dの１つを選択するために用いられる。分割
読出ワード線35a,35b,35c,35dに沿って配置された読出
行選択線33は、読出行選択リングポインタ38の出力端子
に接続されている。
読出ブロック選択線34a,34b,34c,34dはそれぞれ読出
用のアンドゲート36a,36b,36c,36dの一方入力端子に接
続されており、読出行選択線33はそれらのアンドゲート
の他方入力端子に接続されている。アンドゲート36a,36
b,36c,36dの出力端子にそれぞれ接続された分割読出ワ
ード線35a,35b,35c,35dの各々は、たとえば１ワードに
相当する複数のメモリセル10へ並列に接続されている。
第５図に示されたようなメモリセル10内のトランジスタ
２のゲートがこれらの分割読出ワード線35a,35b,35c,35
dの１つに接続されるのである。
用のアンドゲート36a,36b,36c,36dの一方入力端子に接
続されており、読出行選択線33はそれらのアンドゲート
の他方入力端子に接続されている。アンドゲート36a,36
b,36c,36dの出力端子にそれぞれ接続された分割読出ワ
ード線35a,35b,35c,35dの各々は、たとえば１ワードに
相当する複数のメモリセル10へ並列に接続されている。
第５図に示されたようなメモリセル10内のトランジスタ
２のゲートがこれらの分割読出ワード線35a,35b,35c,35
dの１つに接続されるのである。
動作において、たとえばメモリセルグループ30a内の
たとえば１ワードに相当する複数のメモリセルのデータ
を読出す場合、まず読出ブロック選択リングポインタ32
が読出ブロック選択線34aを「Ｈ」レベルにしてメモリ
セルグループ30aを選択するとともに読出回路29aを活性
化する。ことき、読出行選択リングポインタ38は読出行
選択線33の１つを「Ｈ」レベルとし、対応する１つの読
出用アンドゲート36aが開かれる。その開かれたアンド
ゲートの「Ｈ」レベルにある出力端子に接続された分割
読出ワード線35aは対応するたとえば１ワードに相当す
る複数のメモリセル10内の読出ポートのードゲートを開
く。したがって、選択されたたとえば１ワードに相当す
る複数のメモリセル10から読出ビット線27aに読出され
たデータは、読出回路29aによって増幅されて出力され
る。すなわち、たとえば１ワードに相当するデータが一
時に読出されることになり、読出動作速度を高めること
ができるとともに消費電力を削減できる。また、読出行
選択線33をAlなどの低抵抗材料で形成しておけば、仮に
分割読出ワード線35a,35b,35c,35dの比抵抗がいくぶん
大きくても長さが短いので高速動作が阻害されない。
たとえば１ワードに相当する複数のメモリセルのデータ
を読出す場合、まず読出ブロック選択リングポインタ32
が読出ブロック選択線34aを「Ｈ」レベルにしてメモリ
セルグループ30aを選択するとともに読出回路29aを活性
化する。ことき、読出行選択リングポインタ38は読出行
選択線33の１つを「Ｈ」レベルとし、対応する１つの読
出用アンドゲート36aが開かれる。その開かれたアンド
ゲートの「Ｈ」レベルにある出力端子に接続された分割
読出ワード線35aは対応するたとえば１ワードに相当す
る複数のメモリセル10内の読出ポートのードゲートを開
く。したがって、選択されたたとえば１ワードに相当す
る複数のメモリセル10から読出ビット線27aに読出され
たデータは、読出回路29aによって増幅されて出力され
る。すなわち、たとえば１ワードに相当するデータが一
時に読出されることになり、読出動作速度を高めること
ができるとともに消費電力を削減できる。また、読出行
選択線33をAlなどの低抵抗材料で形成しておけば、仮に
分割読出ワード線35a,35b,35c,35dの比抵抗がいくぶん
大きくても長さが短いので高速動作が阻害されない。
また、たとえば１ワードに相当するデータの読出動作
において、読出ブロック選択線34a,34b,34c,34dは１つ
だけが「Ｈ」レベルにされ、読出行選択線33も１つだけ
が「Ｈ」レベルにされるので、選択されたメモリセルグ
ループ内の選択されたたとえば１ワードに相当する複数
のメモリセルからのみデータが読出される。
において、読出ブロック選択線34a,34b,34c,34dは１つ
だけが「Ｈ」レベルにされ、読出行選択線33も１つだけ
が「Ｈ」レベルにされるので、選択されたメモリセルグ
ループ内の選択されたたとえば１ワードに相当する複数
のメモリセルからのみデータが読出される。
なお、以上の実施例において、図面の明瞭化のために
４つのメモリセルグループを含む記憶装置が説明された
が、さらに多くのメモリセルグループが含まれ得ること
は言うまでもない。
４つのメモリセルグループを含む記憶装置が説明された
が、さらに多くのメモリセルグループが含まれ得ること
は言うまでもない。
また、以上の実施例は、３トランジスタ型メモリセル
を用いて説明されたが、１以上の書込ポートとそれから
分離された１以上の読出ポートとを有する多ポートメモ
リであれば同様に用いることができる。
を用いて説明されたが、１以上の書込ポートとそれから
分離された１以上の読出ポートとを有する多ポートメモ
リであれば同様に用いることができる。
さらに、本発明は、FIFO記憶装置のみならずランダム
アクセス記憶装置にも適用することができる。その場
合、リングポインタをデコーダで置換えればよいことが
当業者にとって明らかであろう。
アクセス記憶装置にも適用することができる。その場
合、リングポインタをデコーダで置換えればよいことが
当業者にとって明らかであろう。
［発明の効果］ 以上のように、本発明によれば、各メモリセルが書込
ポートと読出ポートを有する半導体記憶装置は、たとえ
ば１ワードに相当する複数のメモリセルごとに１つの書
込用ゲート回路や１つの読出用ゲート回路を必要とする
だけなので、その占有面積を減縮することができ、ま
た、それらの複数のメモリセルに同時に書込みまたはそ
こから読出すことができるので、その動作速度を高める
ことができる。
ポートと読出ポートを有する半導体記憶装置は、たとえ
ば１ワードに相当する複数のメモリセルごとに１つの書
込用ゲート回路や１つの読出用ゲート回路を必要とする
だけなので、その占有面積を減縮することができ、ま
た、それらの複数のメモリセルに同時に書込みまたはそ
こから読出すことができるので、その動作速度を高める
ことができる。
第１図は本発明の一実施例による半導体記憶装置を概略
的に示すブロック図である。 第２図は本発明のもう１つの実施例による半導体記憶装
置を概略的に示すブロック図である。 第３図は従来のFIFO半導体記憶装置を示すブロック図で
ある。 第４図はメモリアレイのシリアルアクセスを説明するた
めの図である。 第５図は第３図におけるメモリセルアレイの詳細を示す
ブロック図である。 図において、1,2,3はＮチャネルMOSトランジスタ、４は
記憶容量、10はメモリセル、11は書込ドライバ、21a,21
b,21c,21dは書込用アンドゲート、22a,22b,22c,22dは分
割書込ワード線、23は読出ワード線、24a,24b,24c,24d
は書込ブロック選択線、25は書込行選択線、26a,26b,26
c,26dは書込ビット線、27a,27b,27c,27dは読出ビット
線、28a,28b,28c,28dは書込回路、29a,29b,29c,29dは読
出回路、30a,30b,30c,30dはメモリセルグループ、31は
書込ブロック選択リングポインタ、32は読出ブロック選
択リングポインタ、33は読出行選択線、34a,34b,34c,34
dは読出ブロック選択線、35a,35b,35c,35dは分割読出ワ
ード線、36a,36b,36c,36dは読出用アンドゲート、37は
書込行選択リングポインタ、38は読出行選択リングポイ
ンタを示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。
的に示すブロック図である。 第２図は本発明のもう１つの実施例による半導体記憶装
置を概略的に示すブロック図である。 第３図は従来のFIFO半導体記憶装置を示すブロック図で
ある。 第４図はメモリアレイのシリアルアクセスを説明するた
めの図である。 第５図は第３図におけるメモリセルアレイの詳細を示す
ブロック図である。 図において、1,2,3はＮチャネルMOSトランジスタ、４は
記憶容量、10はメモリセル、11は書込ドライバ、21a,21
b,21c,21dは書込用アンドゲート、22a,22b,22c,22dは分
割書込ワード線、23は読出ワード線、24a,24b,24c,24d
は書込ブロック選択線、25は書込行選択線、26a,26b,26
c,26dは書込ビット線、27a,27b,27c,27dは読出ビット
線、28a,28b,28c,28dは書込回路、29a,29b,29c,29dは読
出回路、30a,30b,30c,30dはメモリセルグループ、31は
書込ブロック選択リングポインタ、32は読出ブロック選
択リングポインタ、33は読出行選択線、34a,34b,34c,34
dは読出ブロック選択線、35a,35b,35c,35dは分割読出ワ
ード線、36a,36b,36c,36dは読出用アンドゲート、37は
書込行選択リングポインタ、38は読出行選択リングポイ
ンタを示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。
Claims (12)
- 【請求項１】書込専用ポートとこの書込専用ポートとは
異なる読出専用ポートを有するメモリセルが複数行と複
数列のマトリックス状に配置されたメモリセルブロック
を複数含むメモリセルアレイ、 前記複数のメモリセルブロックのそれぞれにおける複数
の列に配設され、それぞれが対応したメモリセルブロッ
クの対応した列に配設された複数のメモリセルの書込専
用ポートに接続される複数の書込専用ビット線、 前記複数のメモリセルブロックのそれぞれにおける複数
の列に配設され、それぞれが対応したメモリセルブロッ
クの対応した列に配設された複数のメモリセルの読出専
用ポートに接続される複数の読出専用ビット線、 前記複数のメモリセルブロックのそれぞれに対応して設
けられ、それぞれが対応したメモリセルブロックの選択
または非選択を示す書込用ブロック選択信号を伝達する
ための複数の書込専用ブロック選択線、 それぞれが前記複数のメモリセルブロックすべての対応
した行に対して設けられ、対応した行の選択または非選
択を示す書込用行選択信号を伝達するための複数の書込
専用行選択線、 前記複数のメモリセルブロックのそれぞれにおける複数
の行に配設され、それぞれが対応したメモリセルブロッ
クの対応した行に配設された複数のメモリセルに接続さ
れる複数の分割書込専用ワード線、 これら複数の分割書込専用ワード線に対応して設けら
れ、それぞれが、対応した分割書込専用ワード線に対す
るメモリセルブロックに対応した書込専用ブロック選択
線にて伝達される書込用ブロック選択信号と、対応した
分割書込専用ワード線に対する行に対応した書込専用行
選択線にて伝達される書込用行選択信号とを受けて対応
した分割書込専用ワード線の活性化または非活性化を示
す信号を対応した分割書込専用ワード線に出力するため
の分割書込専用ワード線選択手段を備えた半導体記憶装
置。 - 【請求項２】書込専用ポートとこの書込専用ポートとは
異なる読出専用ポートを有するメモリセルが複数行と複
数列のマトリックス状に配置されたメモリセルブロック
を複数含むメモリセルアレイ、 前記複数のメモリセルブロックのそれぞれにおける複数
の列に配設され、それぞれが対応したメモリセルブロッ
クの対応した列に配設された複数のメモリセルの書込専
用ポートに接続される複数の書込専用ビット線、 前記複数のメモリセルブロックのそれぞれにおける複数
の列に配設され、それぞれが対応したメモリセルブロッ
クの対応した列に配設された複数のメモリセルの読出専
用ポートに接続される複数の読出専用ビット線、 前記複数のメモリセルブロックのそれぞれに対応して設
けられ、それぞれが対応したメモリセルブロックの選択
または非選択を示す読出用ブロック選択信号を伝達する
ための複数の読出専用ブロック選択線、 それぞれが前記複数のメモリセルブロックすべての対応
した行に対して設けられ、対応した行の選択または非選
択を示す読出用行選択信号を伝達するための複数の読出
専用行選択線、 前記複数のメモリセルブロックのそれぞれにおける複数
の行に配設され、それぞれが対応したメモリセルブロッ
クの対応した行に配設された複数のメモリセルに接続さ
れる複数の分割読出専用ワード線、 これら複数の分割読出専用ワード線に対応して設けら
れ、それぞれが、対応した分割読出専用ワード線に対す
るメモリセルブロックに対応した読出専用ブロック選択
線にて伝達される読出用ブロック選択信号と、対応した
分割読出専用ワード線に対する行に対応した読出専用行
選択線にて伝達される読出用行選択信号とを受けて対応
した分割読出専用ワード線の活性化または非活性化を示
す信号を対応した分割読出専用ワード線に出力するため
の分割読出専用ワード線選択手段を備えた半導体記憶装
置。 - 【請求項３】前記複数のメモリセルブロックのそれぞれ
に対応して設けられ、それぞれが対応したメモリセルブ
ロックの選択または非選択を示す読出用ブロック選択信
号を伝達するための複数の読出専用ブロック選択線、 それぞれが前記複数のメモリセルブロックすべての対応
した行に対して設けられ、対応した行の選択または非選
択を示す読出用行選択信号を伝達するための複数の読出
専用行選択線、 前記複数のメモリセルブロックのそれぞれにおける複数
の行に配設され、それぞれが対応したメモリセルブロッ
クの対応した行に配設された複数のメモリセルに接続さ
れる複数の分割読出専用ワード線、 これら複数の分割読出専用ワード線に対応して設けら
れ、それぞれが、対応した分割読出専用ワード線に対す
るメモリセルブロックに対応した読出専用ブロック選択
線にて伝達される読出用ブロック選択信号と、対応した
分割読出専用ワード線に対する行に対応した読出専用行
選択線にて伝達される読出用行選択信号とを受けて対応
した分割読出専用ワード線の活性化または非活性化を示
す信号を対応した分割読出専用ワード線に出力するため
の分割読出専用ワード線選択手段を備えた請求項１に記
載の半導体記憶装置。 - 【請求項４】前記複数のメモリセルブロックのそれぞれ
に対応して設けられ、それぞれが対応したメモリセルブ
ロックに対する書込専用ブロック選択線にて伝達される
書込用ブロック選択信号を受け、この書込用ブロック選
択信号が非選択を示すときに非活性化され、前記書込用
ブロック選択信号が選択を示すときに活性化されて対応
したメモリセルブロックに対する複数の書込専用ビット
線に書込データを出力するための複数のデータ書込回路
を備えた請求項１または３に記載の半導体記憶装置。 - 【請求項５】前記複数のメモリセルブロックのそれぞれ
に対応して設けられ、それぞれが対応したメモリセルブ
ロックに対する読出専用ブロック選択線にて伝達される
読出用ブロック選択信号を受け、この読出用ブロック選
択信号が非選択を示すときに非活性化され、前記読出用
ブロック選択信号が選択を示すときに活性化されて対応
したメモリセルブロックに対する読出専用ビット線に現
われた読出データを受ける複数のデータ読出回路を備え
た請求項２または３に記載の半導体記憶装置。 - 【請求項６】前記書込専用行選択線の比抵抗は前記分割
書込専用ワード線の比抵抗より小さいものである請求項
1,3または４のいずれかに記載された半導体記憶装置。 - 【請求項７】書込専用ポートとこの書込専用ポートとは
異なる読出専用ポートを有するメモリセルが複数行と複
数列のマトリックス状に配置され、列方向に分割配列さ
れた複数のメモリセルブロックからなるメモリセルアレ
イ、 前記複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの書込専用ポートに接続される複
数の書込専用ビット線、 前記複数列に配設され、それぞれが対応した列に配設さ
れた複数のメモリセルの読出専用ポートに接続される複
数の読出専用ビット線、 前記複数の書込専用ビット線に書込データを出力するた
めのデータ書込手段、 前記複数の読出専用ビット線に現われた読出データを受
けるデータ読出手段、 前記メモリセルアレイの複数のメモリセルブロックのそ
れぞれに対応して設けられ、それぞれが対応したメモリ
セルブロックの選択または非選択を示す書込用ブロック
選択信号を伝達するための複数の書込専用ブロック選択
線、 前記複数行に、前記メモリセルアレイの複数のメモリセ
ルブロックにわたって配置され、それぞれが対応した行
の選択または非選択を示す書込用行選択信号を伝達する
ための複数の書込専用行選択線、 前記メモリセルアレイの複数のメモリセルブロックのそ
れぞれに対応して前記複数行に配設され、それぞれが対
応したメモリセルブロックの対応した行に配設された複
数のメモリセルに接続される複数の分割書込専用ワード
線、 これら複数の分割書込専用ワード線に対応して設けら
れ、それぞれが、対応した分割書込専用ワード線に対す
るメモリセルブロックに対応した書込専用ブロック選択
線にて伝達される書込用ブロック選択信号と、対応した
分割書込専用ワード線に対する行に対応した書込専用行
選択線にて伝達される書込用行選択信号とを受けて対応
した分割書込専用ワード線の活性化または非活性化を示
す信号を対応した分割書込専用ワード線に出力するため
の分割書込専用ワード線選択手段を備えた半導体記憶装
置。 - 【請求項８】前記データ書込手段は、前記メモリセルア
レイの複数のメモリセルブロックのそれぞれに対応して
設けられ、それぞれが対応したメモリセルブロックに対
する書込専用ブロック選択線にて伝達される書込用ブロ
ック選択信号を受け、この書込用ブロック選択信号が非
選択を示すときに非活性化され、前記書込用ブロック選
択信号が選択を示すときに活性化されて対応したメモリ
セルブロックに対する複数の書込専用ビット線に書込デ
ータを出力するための複数のデータ書込回路を備えた請
求項７に記載の半導体記憶装置。 - 【請求項９】前記複数行に、前記メモリセルアレイの複
数のメモリセルブロックにわたって配置され、それぞれ
が対応した行に配設された複数のメモリセルに直接接続
された複数の読出専用ワード線を備えた請求項７または
８に記載の半導体記憶装置。 - 【請求項１０】各メモリセルは、情報を記憶する記憶ノ
ードと、この記憶ノードと書込専用ポートとの間に接続
され、ゲート電極がそのメモリセルが位置するメモリセ
ルグループの行の分割書込専用ワード線に接続される第
１のトランジスタと、一方のソース／ドレイン領域が読
出専用ポートに接続され、ゲート電極がそのメモリセル
が位置する行の読出専用ワード線に接続される第２のト
ランジスタと、この第２のトランジスタの他方のソース
／ドレイン電極と所定電位ノードとの間に接続され、ゲ
ート電極が上記記憶ノードに接続される第３のトランジ
スタとを有したものである請求項９に記載の半導体記憶
装置。 - 【請求項１１】前記メモリセルアレイの複数のメモリセ
ルブロックのそれぞれに対応して設けられ、それぞれが
対応したメモリセルブロックの選択または非選択を示す
読出用ブロック選択信号を伝達するための複数の読出専
用ブロック選択線、 前記複数行に、前記メモリセルアレイの複数のメモリセ
ルブロックにわたって配置され、それぞれが対応した行
の選択または非選択を示す読出用行選択信号を伝達する
ための複数の読出専用行選択線、 前記メモリセルアレイの複数のメモリセルブロックのそ
れぞれに対応して前記複数行に配設され、それぞれが対
応したメモリセルブロックの対応した行に配設された複
数のメモリセルに接続される複数の分割読出専用ワード
線、 これら複数の分割読出専用ワードに対応して設けられ、
それぞれが、対応した分割読出専用ワード線に対するメ
モリセルブロックに対応した読出専用ブロック選択線に
て伝達される読出用ブロック選択信号と、対応した分割
読出専用ワード線に対する行に対応した読出専用行選択
線にて伝達される読出用行選択信号とを受けて対応した
分割読出専用ワード線に活性化または非活性化を示す信
号を対応した分割読出専用ワード線に出力するための分
割読出専用ワード線選択手段を備えた請求項７または８
に記載の半導体記憶装置。 - 【請求項１２】各メモリセルは、情報を記憶する記憶ノ
ードと、この記憶ノードと書込専用ポートとの間に接続
され、ゲート電極がそのメモリセルが位置するメモリセ
ルグループの行の分割書込専用ワード線に接続される第
１のトランジスタと、一方のソース／ドレイン電極が読
出専用ポートに接続され、ゲート電極がそのメモリセル
が位置するメモリセルグループの行の分割読出専用ワー
ド線に接続される第２のトランジスタと、この第２のト
ランジスタの他方のソース／ドレイン電極と所定の電位
ノードとの間に接続され、ゲート電極が上記記憶ノード
に接続される第３のトランジスタとを有したものである
請求項11に記載の半導体記憶装置。
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