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KR20070116896A - Ｙ먹스 분할 방식 - Google Patents

Ｙ먹스 분할 방식 Download PDF

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KR20070116896A
KR20070116896A KR1020077024167A KR20077024167A KR20070116896A KR 20070116896 A KR20070116896 A KR 20070116896A KR 1020077024167 A KR1020077024167 A KR 1020077024167A KR 20077024167 A KR20077024167 A KR 20077024167A KR 20070116896 A KR20070116896 A KR 20070116896A
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리키 왕
민 브이 리
필립 에스 옹
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Abstract

페이지 부분(210, 250)으로 구성된 메모리의 멀티플렉서 회로는 복수의 페이지 부분 글로벌 비트라인(214, 254)을 감지 증폭기(201) 입력부에 결합하도록 구성된 복수의 비트 선택 멀티플렉서들(216, 256)을 갖는다. 데이터 바이트로 조직되는 복수의 컬럼 어드레스 라인은 각각의 페이지 부분을 포함한다. 복수의 컬럼 멀티플렉서(212, 252)는, 데이터 바이트를 포함하는 어드레스 라인 각각이 페이지 부분 글로벌 비트라인(214, 254) 중 하나에 결합하도록 페이지 부분 글로벌 비트라인(214, 254)에 데이터 바이트를 결합한다.

Description

Ｙ먹스 분할 방식{Y-MUX SPLITTING SCHEME}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 다수의 컬럼 디코더 커넥션을 통합한 메모리 회로에 관한 것이다.
도 1에서, 종래의 비트 선택 회로는 각각 8비트로 구성된 다수의 어드레스 바이트를 포함한다. 반도체 메모리 칩은 일반적으로 행과 열의 메모리 어레이로 구성된다. 메모리 어레이 소자의 각 행은 일반적으로 워드라인으로 알려진 커넥션을 공유한다. 메모리 어레이 소자의 각 열은 일반적으로 비트라인(B7, B6, ..., BO)으로 알려진 커넥션을 공유한다. 메모리 셀에서 워드라인과 비트라인의 특정한 교차가 셀에 판독 능력 및 쓰기 능력을 제공하는데 이용된다. 통상, 8 비트라인은 1 바이트로서 구성되고, 이것은 메모리 어레이 내의 데이터를 다루는데에 있어서 편리한 단위 그룹을 제공한다.
메모리 어레이로부터의 모든 비트라인은 패스게이트 트랜지스터에 의해 어레이 외부의 주변 로직에 접속된다. 도 1은 비트 선택 멀티플렉서("먹스") 내에 포함된 8개의 패스게이트 트랜지스터들(3개만 도시되었음)을 포함한다. 메모리 판독 동작 중에, 동일한 바이트의 8개의 비트라인들을 주변 로직에 접속하는 8개의 패스게이트가 y-디코더 출력 신호에 의해 인에이블된다(예컨대, 디코더 신호 Y0는 BYTE 0 을 인에이블함). 데이터의 다음 8 비트가 판독되는 경우, 인접한 바이트의 8개의 비트라인을 접속시켜주는 8개의 패스게이트들이 다른 y-디코더 신호에 의해 인에이블 된다(즉, 디코더 신호 Y1은 BYTE 1을 인에이블함). 디코더 신호들(YO, Yl, ..., Y127)에 결합된 패스게이트 트랜지스터들은 총괄하여 y-멀티플렉서 또는 y-먹스로서 공지된다.
y-먹스를 통과하는 비트라인 신호들은 비트 선택 멀티플렉서에 통과되기 전에 유기적인 방법으로 결합된다. 바이트 0 내지 127로부터의 모든 B0 비트들은 글로벌 비트라인 GBLO에 접속된다. 유사하게, 바이트 0 내지 127로부터의 모든 B1 비트들은 글로벌 비트라인 GBL1에 접속된다. 유사한 접속들이 나머지 비트라인들에서 반복된다. 비트 선택 멀티플렉서는 감지하는 동안 한번에 한개의 글로벌 비트라인을 선택하고, 이 선택된 비트라인을 감지 증폭기(SA)에 결합한다.
그러나, 종래의 비트 선택 멀티플렉서는 메모리 사이즈가 증가함에 따라 결함이 발생하게 된다. 특히, 메모리 페이지의 바이트 수(또는 메모리 페이지 사이즈로서 언급됨)가 증가할수록, 글로벌 비트라인에 접속된 패스게이트의 수가 증가한다. 이것은 글로벌 비트라인 상에 전기 부하를 증가시켜, 감지 증폭기(SA)의 감지 속도를 감속시킨다. 그러므로, 필요한 것은 메모리 페이지의 바이트 수를 지속적으로 증가시키면서도 비트라인 상의 전기 부하를 증가시키지 않아서, 감지 증폭기의 감지 속도를 유지하는 방법이다.
본 발명은 메모리 어레이를 부분들로 나누는 것으로, 한 예시적인 실시예에서는 하위 페이지 부분과 상위 페이지 부분으로 메모리를 나눈다. 각 메모리 페이지는 전체 메모리 바이트 수의 절반의 어드레스를 지정하므로, 메모리 페이지 내의 글로벌 비트라인들의 길이를 줄일 수 있다. 별개의 메모리 페이지 멀티플렉서들은 하위 메모리 페이지 및 상위 메모리 페이지에서 사용되며, 각각의 멀티플렉서는 공통 감지 증폭기에 결합된다.
동작 중에는, 각 페이지 부분 마다 비트 선택 먹스가 존재한다. 예를 들어, 하위 비트 선택 먹스 또는 상위 비트 선택 먹스 중 어느 하나만이 제공된 시간에 동작하여 비트 라인을 선택하여 비트라인을 감지 증폭기에 결합한다. 이러한 방식으로 동작하고 오직 하나의 멀티플렉서만이 제공된 시간에 비트라인 신호를 결합하도록 함으로써, 하위 메모리 페이지와 연관된 판독 동작은 상위 메모리 페이지와 연관된 판독 동작과 충돌하지 않는다. 당업자는, 페이지가 두 부분으로 분리될 경우, 하위 글로벌 비트라인 및 상위 글로벌 비트라인은 도 1의 종래 기술의 글로벌 비트라인 길이의 절반이 된다는 것을 인식할 것이다. 따라서, 글로벌 비트라인의 전기 부하는 종래의 글로벌 비트라인의 전기 부하의 절반을 나타낸다. 본 발명의 축소된 글로벌 비트라인 길이 및 부하는 보다 빠른 고속 동작을 가능하게 한다.
도 1은 종래 기술로 알려진 비트 선택 회로의 개략도이다.
도 2는 본 발명의 예시적인 실시예에 따른 비트 선택 회로의 개략도이다.
도 2를 참조하면, 비트 선택 회로(200)의 예시적인 실시예는 하위 메모리 페 이지 부분(210)과 상위 메모리 페이지 부분(250)을 포함한다. 하위 페이지 y-먹스 부분(212)은 전체 64 바이트의 어드레스를 제공하는 하위 메모리 페이지 부분(210)의 어드레스 바이트 BYTE0 내지 BYTE63을 포함한다. 상위 페이지 y-먹스 부분(252)은 상위 페이지에서 전체 64 어드레스 바이트를 제공하며, 하위 메모리 페이지 및 상위 메모리 페이지를 조합하여 상정한 경우에 전체 128 어드레스 바이트를 제공하는 어드레스 바이트 BYTE64 내지 BYTE127을 포함한다. 어드레스 바이트 BYTE0 내지 BYTE127 각각은 8개의 비트라인 B0 내지 B7을 포함한다. 당업자는 도 2에서 사용된 표기가 일반적으로 이용되는 것임을 이해할 것이고, 예를 들어 어드레스 BYTE0의 비트라인 B0은 어드레스 BYTE1의 비트라인 B0과는 별개의 것으로 구별됨을 추가로 이해할 것이다.
하위 페이지 y-먹스 부분(212)의 패스게이트 트랜지스터들은 어드레스 바이트 BYTE0 내지 BYTE63을 포함하는 비트라인을 하위 글로벌 비트라인 LGBL0 내지 LGBL7을 포함하는 하위 글로벌 비트라인 그룹(214)에 결합한다. BYTE0 내지 BYTE63을 포함하는 비트라인 B0은 하위 글로벌 비트라인 LGBL0에 결합된다. BYTE0 내지 BYTE63을 포함하는 비트라인 B1은 하위 글로벌 비트라인 LGBL1에 결합된다. 이와 유사한 결합이 BYTE0 내지 BYTE63의 나머지 비트라인들에서 반복된다.
상위 페이지 y-먹스 부분(252)의 패스게이트 트랜지스터들은 어드레스 바이트 BYTE64 내지 BYTE127을 포함하는 비트라인을 상위 글로벌 비트라인 UGBL0 내지 UGBL7을 포함하는 상위 글로벌 비트라인 그룹(254)에 결합한다.
BYTE64 내지 BYTE127을 포함하는 비트라인 B0은 상위 글로벌 비트라인 UGBL0 에 결합된다. BYTE64 내지 BYTE127을 포함하는 비트라인 B1은 상위 글로벌 비트라인 UGBL1에 결합된다. 이와 유사한 결합이 BYTE64 내지 BYTE127의 나머지 비트라인들에서 반복된다.
하위 글로벌 비트라인 그룹(214)은 하위 비트 선택 먹스(216)에 의해 감지 증폭기(201)에 결합된다. 하위 비트 선택 먹스(216)는, 각각의 먹스 트랜지스터가 트랜지스터의 게이트 단자에 결합되는 8개의 하위 비트 선택 제어 신호들 중 하나를 갖는 8개의 먹스 트랜지스터로 구성된다. 하위 글로벌 비트라인 LGBL0는 하위 비트 선택 제어 신호 LBS0와 연관된 트랜지스터에 의해 감지 증폭기(201)에 결합된다. 하위 글로벌 비트라인 LGBL1은 하위 비트 선택 제어 신호 LBS1과 연관된 트랜지스터에 의해 감지 증폭기(201)에 결합된다. 나머지 하위 글로벌 비트라인 LGBL2 내지 LGBL7도 이와 유사한 방식으로 결합된다.
상위 글로벌 비트라인 그룹(254)은 상위 비트 선택 먹스(256)에 의해 감지 증폭기(201)에 결합된다. 상위 비트 선택 먹스(256)는, 각각의 먹스 트랜지스터가 트랜지스터의 게이트 단자에 결합되는 8개의 상위 비트 선택 제어 신호들 중 하나를 갖는 8개의 먹스 트랜지스터로 구성된다. 상위 글로벌 비트라인 UGBL0는 상위 비트 선택 제어 신호 UBS0와 연관된 트랜지스터에 의해 감지 증폭기(201)에 결합된다. 상위 글로벌 비트라인 UGBL1은 상위 비트 선택 제어 신호 UBS1과 연관된 트랜지스터에 의해 감지 증폭기(201)에 결합된다. 나머지 상위 글로벌 비트라인 UGBL2 내지 UGBL7도 이와 유사한 방식으로 결합된다.
동작 중에, 하위 비트 선택 먹스(216)와 상위 비트 선택 먹스(256) 중 하나 만이 제공된 시간에 동작하여 비트 라인을 선택하여 비트라인을 감지 증폭기(201)에 결합한다. 오직 하나의 멀티플렉서만이 제공된 시간에 비트라인 신호를 결합하도록 동작함으로써, 하위 메모리 페이지 부분(210)과 연관된 판독 동작은 상위 메모리 페이지 부분(250)과 연관된 판독 동작과 충돌하지 않는다.
당업자는, 전술한 바와 같이 하위 글로벌 비트라인 및 상위 글로벌 비트라인이 도 1의 종래 기술의 글로벌 비트라인 길이의 절반이 되므로, 종래의 글로벌 비트라인 전기 부하의 절반만을 나타냄을 인식할 것이다. 본 발명의 축소된 글로벌 비트라인 길이 및 부하는 감지 증폭기(201)의 보다 빠른 고속 동작을 가능하게 한다.
전술한 상세한 설명에서, 본 발명은 본 발명의 특정한 실시예를 참조하여 기술되었다. 그러나, 다양한 변형 및 변경이 첨부된 청구의 범위에 설명된 바와 같이 본 발명의 넓은 사상과 범위를 벗어남 없이 본 발명에 행해질 수 있음은 당연한 일이다. 예를 들어, 예시적인 실시예에서, 메모리 페이지 분할은 총합계 128 바이트의 어드레스를 갖는 상위 메모리 페이지와 하위 메모리 페이지로 나타난다. 그러나, 다른 실시예에서는 상이한 페이지 사이즈를 갖는 것이 가능하다. 보다 큰 메모리 페이지 사이즈가 요구되는 경우, 글로벌 비트라인 부하는 특정 비트 선택 먹스와 연관된 바이트 수를 제한하도록 전술한 바와 같은 분할 방식을 반복함으로써 일정한 값 아래로 유지될 수 있다. 더욱이, 부하 영향을 더욱 감소하기 위해서 8 비트보다 훨씬 작은 비트를 단일 비트 선택 먹스에 연관시키는 것도 가능하다. 보다 빠른 감지 증폭기 속도가 요구된다면, 비트 선택 먹스 당 8 바이트보다 작은 비트 를 구상하는 것이 바람직하다. 따라서, 상세한 설명 및 도면은 제한적인 관점이 아닌 예시적인 관점으로 고려될 수 있다.

Claims (7)

  1. 전자 회로로서,
    행과 열로 구성된 메모리 셀의 어레이를 갖는 메모리 회로로서, 감지 증폭기 입력부와 감지 증폭기 출력부를 갖는 감지 증폭기와, 복수의 제1 페이지 글로벌 비트라인 및 복수의 제2 페이지 글로벌 비트라인 중 하나를 상기 감지 증폭기 입력부에 결합하도록 구성된 제1 비트 선택 멀티플렉서 및 제2 비트 선택 멀티플렉서를 더 포함하는, 메모리 회로;
    복수의 제1 페이지 비트 어드레스 라인으로서, 복수의 제1 페이지 데이터 바이트 위치에 액세스할 수 있도록 구성되고, 상기 복수의 제1 페이지 데이터 바이트 위치 각각은 상기 복수의 제1 페이지 글로벌 비트라인의 수와 동일한 고유의 제1 페이지 비트 어드레스 라인의 수를 갖는 것인, 복수의 제1 페이지 비트 어드레스 라인과;
    복수의 제2 페이지 비트 어드레스 라인으로서, 복수의 제2 페이지 데이터 바이트 위치에 액세스할 수 있도록 구성되고, 상기 복수의 제2 페이지 데이터 바이트 위치 각각은 상기 복수의 제2 페이지 글로벌 비트라인의 수와 동일한 고유의 제2 페이지 비트 어드레스 라인 수를 갖는 것인, 복수의 제2 페이지 비트 어드레스 라인과;
    결합된 제1 페이지 데이터 바이트 위치를 포함하는 상기 복수의 제1 페이지 비트 어드레스 라인 각각이 상기 복수의 제1 페이지 글로벌 비트라인 중 하나에 결 합하도록, 상기 복수의 제1 페이지 데이터 바이트 위치 중 하나를 상기 복수의 제1 페이지 글로벌 비트라인 중 하나에 결합하도록 구성된 제1 페이지 컬럼 멀티플렉서와;
    결합된 제2 페이지 데이터 바이트 위치를 포함하는 상기 복수의 제2 페이지 비트 어드레스 라인 각각이 상기 복수의 제2 페이지 글로벌 비트라인 중 하나에 결합하도록, 상기 복수의 제2 페이지 데이터 바이트 위치 중 하나를 상기 복수의 제2 페이지 글로벌 비트라인 중 하나에 결합하도록 구성된 제2 페이지 컬럼 멀티플렉서
    를 포함하는 전자 회로.
  2. 제1항에 있어서,
    상기 복수의 제1 페이지 글로벌 비트라인은 8개의 제1 페이지 글로벌 비트라인을 포함하고, 상기 복수의 제2 페이지 글로벌 비트라인은 8개의 제2 페이지 글로벌 비트라인을 포함하며,
    상기 복수의 제1 페이지 데이터 바이트 위치는 64개의 제1 페이지 데이터 바이트 위치를 포함하고, 상기 복수의 제2 페이지 데이터 바이트 위치는 64개의 제2 페이지 데이터 바이트 위치를 포함하는 것인, 전자회로.
  3. 제1항에 있어서,
    상기 제1 비트 선택 멀티플렉서 및 상기 제2 비트 선택 멀티플렉서는 NMOS 트랜지스터를 더 포함하고,
    제1 페이지 컬럼 멀티플렉서 및 제2 페이지 컬럼 멀티플렉서는 NMOS 트랜지스터를 더 포함하는 것인, 전자회로.
  4. 멀티플렉서 회로를 분할하고 동작하기 위한 방법으로서,
    메모리 어레이를 복수의 페이지 부분들로 세분하는 단계로서, 상기 복수의 페이지 부분들 각각은 데이터 바이트 위치에 액세스하기위해 구성된 복수의 컬럼 비트라인을 갖는 것인, 세분 단계와;
    각각의 메모리 페이지 부분에 고유한 컬럼 비트라인 멀티플렉서, 고유한 비트 선택 멀티플렉서 및 메모리 페이지 글로벌 비트라인의 고유 세트를 제공하는 단계와;
    적어도 하나의 메모리 페이지 부분의 특정한 데이터 바이트 위치를 상기 메모리 페이지 글로벌 비트라인에 결합하도록 상기 컬럼 비트라인 멀티플렉서를 이용하고, 최대 하나의 메모리 페이지 글로벌 비트라인을 감지 증폭기 입력부에 결합하도록 상기 비트 선택 멀리플래서들 중 기껏해야 하나를 인에이블함으로써 상기 메모리를 판독하는 단계
    를 포함하는 멀티플렉서 회로 분할 및 동작 방법.
  5. 전자 회로로서,
    행과 열로 구성된 메모리 셀의 어레이를 갖는 메모리 회로로서, 상기 열은 페이지-부분들로 구성되고, 감지 증폭기 입력부와 감지 증폭기 출력부를 갖는 감지 증폭기와, 복수의 페이지 부분 글로벌 비트라인들 중 하나가 상기 감지 증폭기 입력부에 결합하도록 구성된 복수의 비트 선택 멀티플렉서를 더 포함하는, 메모리 회로;
    각각의 페이지 부분을 포함하는 복수의 컬럼 어드레스 라인으로서, 복수의 페이지 부분 데이터 바이트 위치에 액세스할 수 있도록 구성되고, 상기 복수의 페이지 부분 데이터 바이트 위치 각각은 상기 복수의 페이지 부분 글로벌 비트라인의 수와 동일한 고유의 컬럼 어드레스 라인 수를 갖는 것인, 복수의 컬럼 어드레스 라인과;
    상기 페이지 부분 데이터 바이트 위치를 포함하는 상기 복수의 컬럼 어드레스 라인 각각이 상기 복수의 페이지 부분 글로벌 비트라인 중 하나에 결합하도록, 상기 복수의 페이지 부분 데이터 바이트 위치 중 하나를 상기 복수의 페이지 부분 글로벌 비트라인 중 하나에 결합하도록 구성된 복수의 컬럼 멀티플렉서
    를 포함하는 전자 회로.
  6. 제5항에 있어서,
    상기 복수의 페이지 부분은 하위 메모리 페이지와 상위 메모리 페이지를 포함하고;
    상기 복수의 비트 선택 멀티플렉서는 하위 비트 선택 멀티플렉서와 상위 비트 선택 멀티플렉서를 포함하고;
    상기 페이지 부분 데이터 바이트 위치는 8개의 컬럼 어드레스 라인을 포함하 고;
    상기 복수의 컬럼 멀티플렉서는 하위 페이지 컬럼 멀티플렉서와 상위 페이지 컬럼 멀티플렉서를 포함하고;
    상기 페이지 부분 글로벌 비트라인은 하위 글로벌 비트라인과 상위 글로벌 비트라인을 포함하는 것인 전자 회로.
  7. 행과 열로 구성되어 바이너리 데이터를 수신하기 위한 저장 수단과;
    입력 신호를 수신하고 출력 신호를 제공하기 위한 증폭 수단과;
    상기 증폭 수단으로의 상기 입력 신호로서 복수의 제1 페이지 글로벌 비트라인 신호 중 하나 및 복수의 제2 페이지 글로벌 비트라인 신호 중 하나를 선택하기 위한 제1 비트 선택 수단 및 제2 비트 선택 수단과;
    상기 복수의 제1 페이지 글로벌 비트라인의 수와 동일한 고유의 제1 페이지 비트 컬럼 신호의 수를 전달하는 복수의 제1 페이지 바이트 위치 중 하나를 선택하기 위한 제1 페이지 바이트 어드레스 수단과;
    상기 복수의 제2 페이지 글로벌 비트라인의 수와 동일한 고유의 제2 페이지 비트 컬럼 신호의 수를 전달하는 복수의 제2 페이지 바이트 위치 중 하나를 선택하기 위한 제2 페이지 바이트 어드레스 수단과;
    상기 고유의 제1 페이지 컬럼 신호 각각이 상기 복수의 제1 페이지 글로벌 비트라인 신호 중 하나에 결합하도록 상기 복수의 제1 페이지 바이트 위치 중 하나를 복수의 제1 페이지 글로벌 비트라인 신호에 결합하기 위한 제1 페이지 컬럼 멀 티플렉서 수단과;
    상기 고유의 제2 페이지 컬럼 신호 각각이 상기 복수의 제2 페이지 글로벌 비트라인 신호 중 하나에 결합하도록 상기 복수의 제2 페이지 바이트 위치 중 하나를 복수의 제2 페이지 글로벌 비트라인 신호에 결합하기 위한 제2 페이지 컬럼 멀티플렉서 수단
    을 포함하는 기기.
KR1020077024167A 2005-04-08 2006-03-08 Ｙ먹스 분할 방식 Withdrawn KR20070116896A (ko)

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US11/102,906 2005-04-08
US11/102,906 US7099202B1 (en) 2005-04-08 2005-04-08 Y-mux splitting scheme

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